KR100324191B1 - 비휘발성반도체기억장치내에서의데이터소거방법 - Google Patents

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Abstract

본 발명의 데이터 소거 동작에서는 드레인 단자가 개방된다. 대략 -10 V의 네가티브 전압과 대략 5 V의 전압이 셀 게이트와 소스 단자에 각각 인가된다. 대략 1 - 2 V의 전압이 P 웰 단자와 N 웰 단자에 인가된다. 접지 전압이 기판에 제공된다. 소스 단자의 전압보다 낮고 기판 전압(접지 전압)보다 높은 전압이 소스 확산층과 상기 기판 사이의 P 웰과 N 웰에 인가된다. 따라서, 소스와 플로팅 게이트 사이에서 발생되는 전계가 F-N 터널링에 의해 소거를 실현한다.

Description

비휘발성 반도체 기억 장치내에서의 데이터 소거 방법
본 발명은 비휘발성 반도체 기억 장치에 저장된 정보(데이터)를 소거하는 방법에 관한 것으로, 특히 플로팅 게이트를 포함하고 있는 EEPROM과 같은 비휘발성 반도체 기억 장치에 관한 것이다.
비휘발성 반도체 기억 장치는 전원이 턴오프된 경우에도 기록된 데이터가 손실되지 않는 반도체 메모리이다. 이 메모리는 다양하게 연구 및 개발되어 왔다. EPROM(Electrically Programmable Read Only Memory)와 플래시 메모리는 미세화에 유리한 메모리 셀 구조를 가지고 있기 때문에, 장치의 고집적화에 적합할 수 있다. 특히, 플래시 메모리는 데이터를 전기적으로 기록 및 소거할 수 있으므로, 자기 매체 등의 대체 수단으로서 주목을 받아 왔다. 데이터를 이 플래시 메모리에 기록하기 위해, 채널 핫 전자(channel hot electron) 방법 또는 F-N(Fowler-Nordheim) 터널링을 이용하여 플로팅 게이트에 전자를 주입하게 된다. 한편, 데이터를 소거하는 기존의 방법은 소스와 플로팅 게이트 사이에서 일어나는 F - N 터널 현상에 의해 상기 플로팅 게이트로부터 전자를 유출시킨다.
이와 같은 데이터 소거 방법으로는 이른바 소스 고전압 소거 방법을 들 수 있다. 이 방법에서는, 고전압(예컨대, 12 V)이 셀을 구성하고 있고 MOS 구조를 가지고 있는 셀 소스에 인가된 다음에, 셀 게이트(제어 게이트)가 접지되며, 이에 의해 높은 전계가 상기 소스와 플로팅 게이트 사이에 발생되며, 따라서 상기 F-N 터널링이 생성된다. 이 방법의 경우에는, 고전압 내성 구조를 가진 소스측 확산층을 형성해야 한다. 따라서, 이 방법은 한가지 문제, 즉 상기 셀을 미세하게 형성하는데에 어려움을 가지고 있다.
따라서, 소스 전위를 감소시키는 소거 방법이 제어되어 왔다. 도 1에는 미국 특허 제 5,077,691 호에 공지된 기술에 도시되어 있다. 이 도면에서, 메모리 셀은 이하에서 설명하는 구조를 가지고 있다. N 형 불순물 확산층, 즉 소스(2)와 드레인(3)이 P 형 실리콘 기판(1) 상에 형성되어 있다. 또한, 플로팅 게이트(5)가 게이트 산화막(4)을 통해 상기 소스와 상기 드레인 사이의 P 형 실리콘 기판(1) 상에 형성되어 있다. 또한, 제어 게이트(셀 게이트)(7)가 게이트간 산화막(6)을 통해 플로팅 게이트(5) 상에 형성되어 있다. 소스 확산층(2), 드레인 확산층(3), 셀 게이트(7) 및 P 형 실리콘 기판(1)은 전압 단자(VS,VD,VG,Vsub)에 각각 접속되어 있다.
이 플래시 메모리 셀의 경우에, 대략 5 V의 전압과 대략 -10 V의 네가티브 전압이 VS와 VG에 각각 인가된다. 따라서, 높은 전계가 상기 소스와 상기 플로팅 게이트 사이에서 발생된다. 이에 따라, 상기 F-N 터널링에 의해 소거가 실현된다. 도 2는 이 경우의 동작 전압을 나타낸 표이다. 이 소거 방법에서는, 위에서 설명한 소스 고전압 소거 방법에 비해, 고전압이 소스 단자에 인가되지 않는다. 따라서, 소스측 확산층은 고전압 내성 구조를 필요로 하지 않는다. 따라서, 미세한 셀이 쉽게 형성된다. 또한, 이 방법은 밴드간 터널링(inter-band tunneling)으로 인한 높은 에너지를 가지고 있는 정공의 발생을 감소시킬 수 있고, 상기 플로팅 게이트 아래의 게이트 산화막의 신뢰성을 개선시킬 수 있다.
이 개선된 소거 방법은 미세한 셀의 형성에 효과적인데, 그 이유는 소스 전압이 감소되기 때문이다. 하지만, 상기 소스와 상기 플로팅 게이트 사이의 전계가 높다. 따라서, 많은 전자가 상기 플로팅 게이트에 저장되면(즉, 데이터가 기록되면), 실리콘 밴드가 채널 근처의 소스 확산층의 표면 상에서 크게 만곡되며, 따라서 밴드간 터널링 전류가 증가될 수도 있다. 결과적으로, 상기 플로팅 게이트 아래의 게이트 산화막의 품질의 열화를 완전하게 방지하기가 어렵다. 이 경우에, 다음과 같은 해결책이 제안된다. 즉, 밴드간 터널링 전류를 감소시키기 위해, 상기 소스 확산층은 상기 소스측 확산층과 상기 기판 사이의 전계를 완화하기 위해 경사 접합부로 구성된다. 하지만, 이 해결책에서는, 상기 소스 확산층의 면적이 증가된다. 따라서, 이 해결책은 원래의 목적을 달성하는데, 즉 미세한 셀을 형성하는데 어려움이 있다.
본 발명의 목적은 소거 동안에 발생된 미소 밴드간 터널링 전류를 감소시킴으로써, 그리고 밴드간 터널링 전류로 인해 발생된 핫 캐리어가 플로팅 게이트 아래의 게이트 산화막을 열화시키는 것을 방지함으로써, 미세한 셀을 형성할 수 있는 비휘발성 반도체 기억 장치의 데이터 소거 방법을 제공하는데 있다.
도 1은 종래 소거 방법을 설명하기 위한 플래시 메모리의 개략적인 단면도.
도 2는 도 1의 데이터 소거 방법에서 각 부에 인가된 전압을 나타낸 도면.
도 3은 본 발명이 적용된 플래시 메모리의 개략적인 단면도.
도 4는 본 발명의 제 1 및 제 2 실시예에서 각 부에 인가된 전압을 나타낸 도면.
도 5는 본 발명의 제 1 실시예에서 인가된 전압의 타이밍도.
도 6은 본 발명의 제 2 실시예에서 인가된 전압의 타이밍도.
도 7은 본 발명이 적용된 플래시 메모리의 다른 구성의 개략적인 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소스 확산층
3 : 드레인 확산층 4 : 게이트 산화막
5 : 플로팅 게이트 6 : 게이트간 산화막
7 : 제어 게이트 8 : N 웰
9 : P 웰
본 발명의 한가지 측면에 따라, 제 1 전도형 반도체 기판 상에 제 2 전도형 소스 영역과 제 2 전도형 드레인 영역을 가지고 있고, 상기 소스 영역과 상기 드레인 영역 사이의 상기 제 1 전도형 반도체 기판 상에 제 1 절연막을 통해 플로팅 게이트를 가지고 있으며, 상기 플로팅 게이트 상에 제 2 절연막을 통해 제어 게이트를 가지고 있는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법이 제공되며, 이 방법은 접지 전위에 대해 한가지 극성을 가지고 있는 미리 정해진 전위를 상기 소스 영역에 제공하는 단계와; 상기 접지 전위에 대해 반대 극성을 가지고 있는 고전위를 상기 제어 게이트에 제공하는 단계와; 한가지 극성을 가지고 있는 상기 미리 정해진 전위와 상기 접지 전위 사이의 중간 전위를 상기 제 1 전도형 반도체 기판에 제공하는 단계를 포함하고 있다.
본 발명의 다른 측면에 따라, 제 1 전도형 반도체 기판 상에 제 2 전도형 웰 (well) 영역을 가지고 있고, 상기 제 2 전도형 웰 영역에 제 1 전도형 웰 영역을 가지고 있으며, 상기 제 1 전도형 웰 영역에 제 2 전도형 소스 영역과 제 2 전도형 드레인 영역을 가지고 있고, 상기 소스 영역과 상기 드레인 영역 사이의 상기 제 1 전도형 웰 영역 상에 제 1 절연막을 통해 플로팅 게이트를 가지고 있으며, 상기 플로팅 게이트 상에 제 2 절연막을 통해 제어 게이트를 가지고 있는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법이 제공되며, 이 방법은 접지 전위에 대해 한가지 극성을 가지고 있는 미리 정해진 전위를 상기 소스 영역에 제공하는 단계와; 상기 접지 전위에 대해 반대 극성을 가지고 있는 고전위를 상기 제어 게이트에 제공하는 단계와; 상기 접지 전위를 상기 제 1 전도형 반도체 기판에 제공하는 단계와; 한가지 극성을 가지고 있는 상기 미리 정해진 전위와 상기 접지 전위 사이의 중간 전위를 상기 제 2 전도형 웰과 상기 제 1 전도형 웰에 제공하는 단계를 포함하고 있다.
본 발명의 데이터 소거 방법에서는, 밴드간 터널링 전류가 채널 근처의 소스확산층의 표면 상에서 감소될 수 있다. 상기 밴드간 터널링 전류로 인한 보다 적은 핫 캐리어가 발생된다. 따라서, 상기 플로팅 게이트 아래의 게이트 산화막의 열화가 방지될 수 있다. 또한, 상기 밴드간 터널링 전류를 감소시키기 위해, 소스 접합부는 경사 접합부로 될 필요가 없다. 따라서, 상기 셀은 미세하게 형성될 수 있다.
본 발명 및 본 발명의 이점의 보다 완전한 이해를 위해, 이제, 첨부 도면과 더불어 행해진 이하의 설명을 참조한다.
이하에서, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 설명한다. 도 3은 본 발명의 소거 방법을 설명하기 위해 소거 동안의 전압을 나타낸 셀의 단면도이다. 이 도면에서, N 웰(8)은 P 형 실리콘 기판(1) 상에 형성되고, 또한, P 웰 (9)이 상기 N 웰(8)에 형성된다. N 형 불순물 확산층으로 구성된 소스 확산층(2)과 드레인 확산층(3)은 P 형 실리콘 기판(1) 상의 P 웰(9)에 형성된다. 대략 1000 - 2000 Å 두께의 폴리실리콘막으로 구성된 플로팅 게이트(5)가 대략 100 Å 두께의 게이트 산화막(4)을 통해 소스 확산층(2)과 드레인 확산층(3) 사이의 P 웰(9) 상에 형성된다. 또한, 제어 게이트(7)가 대략 150 - 250 Å의 막 두께를 가지고 있는 산화막 또는 산화막/질화막/산화막의 다층 구조로 구성된 게이트간 산화막(6)을 통해 플로팅 게이트(5) 상에 형성된다.
이하에서, 위에서 언급한 구성을 가지고 있는 셀에서의 데이터 판독, 기록 및 소거 동작에 대해 설명한다. 도 4는 동작시의 소스 전압(VS), 드레인 전압 (VD), 게이트 전압(VG), P 웰 전압(Vpw), N 웰 전압(Vnw) 및 실리콘 기판 전압(Vsub)을 나타낸 표이다. 데이터 판독 동작에서, 대략 1 V의 전압과 대략 5 V의 전압이 드레인 단자와 셀 게이트에 각각 인가된다. 이때, 접지 전위가 소스 단자, P 웰 단자, N 웰 단자 및 기판에 제공된다. 전자가 플로팅 게이트(5)에 저장되어 있지 않으면, 즉 데이터가 소거되어 있으면, 상기 셀의 임계 전압은 대략 2 V 정도로 낮으며, 따라서 드레인 전류가 흐른다. 이 드레인 전류는 데이터가 "0"인지를 결정하기 위해 디지트 라인(digit line)에 접속된 센스 증폭기에 의해 감지된다. 전자가 플로팅 게이트(5)에 저장되어 있으면, 즉 데이터가 기록되어 있으면, 상기 셀의 임계 전압은 대략 8 V 정도로 높으며, 따라서 상기 드레인 전류는 흐르지 않는다. 결과적으로, 데이터가 "1"인 것으로 결정된다.
상기 데이터 기록 동작에서는, 대략 5 V의 전압과 대략 10 V의 전압이 상기 드레인 단자와 상기 셀 게이트에 각각 인가된다. 상기 접지 단자는 상기 소스 단자, 상기 P 웰 단자, 상기 N 웰 단자 및 상기 기판에 제공된다. 이 전압 상태에서, 채널을 통해 흐르는 전자가 핫 상태로 된다. 상기 전자는 게이트 산화막(4)의 전위 장벽을 통과한다. 다음에, 상기 전자는 플로팅 게이트(5)에 주입된다. 따라서, 상기 셀의 임계 전압이 증가되어, 데이터가 기록된다.
본 발명의 특징인 데이터 소거 동작에서는, 상기 드레인 단자가 개방된다. 대략 -10 V의 네가티브 전압과 대략 5 V의 전압이 상기 셀 게이트와 소스 단자에 각각 인가된다. 대략 1 - 2 V의 전압이 상기 P 웰 단자와 N 웰 단자에 인가된다. 상기 접지 전위가 상기 기판에 제공된다. 즉, 상기 전압들이 위에서 설명한 US 특허에 공개된 기술과 동일한 방식으로 상기 셀 게이트와 상기 소스 단자에 인가된다. 하지만, 여기서는, 상기 소스 단자의 전압보다 낮고 상기 기판 전압(접지 전압)보다 높은 전압이 소스 확산층(2)과 기판(1) 사이의 P 웰(9)과 N 웰(8)에 인가된다. 따라서, 상기 소스와 상기 플로팅 게이트 사이에서 전계가 발생되어, F-N 터널링에 의해 소거가 달성된다.
이와 같은 소거 방법에서는, P 웰(9)과 N 웰(8)에 인가된 전압이 소스 확산층(2)과 상기 기판, 즉 반도체 층간의 전위차, 즉 소스(2)와 P 웰(9)간의 전위차를 감소시킨다. 따라서, 상기 소스측 채널 근처의 표면 상에서 전계가 약해지고, 밴드간 터널 전류가 감소될 수 있다. 이에 따라, 상기 밴드간 터널링 전류에 의해 발생된 핫 정공으로 인한 플로팅 게이트(5) 아래의 게이트 산화막(4)의 열화가 방지될 수 있고, 또한 신뢰성이 개선될 수 있다. 상기 밴드간 터널링 전류를 감소시키기 위하여, 소스 확산층(2)은 소스 확산층(2)과 기판(1) 사이의 전계를 완화시키기 위해 경사 접합부로 구성될 필요가 없다. 드레인 확산층(3)과 소스 확산층(2)은 이와 같이 대칭적으로 설계될 수 있으며, 따라서 미세한 셀이 상기 채널의 길이 방향으로 쉽게 형성된다.
또한, 상기 F-N 터널링으로 인한 상기 플로팅 게이트로부터 상기 소스 확산층으로의 전자 방출은 소스 확산층과 플로팅 게이트가 서로 중첩되어 있는 중첩 부분의 전계에 따라 좌우된다. 따라서, 상기 전자 방출은 상기 P형 웰 전압에 의해 약간 영향을 받는다. 하지만, F-N 터널링 속도, 즉 소거 속도는 크게 영향을 받지 않는다.
도 5는 소거 동안의 전압 인가, 즉 소스 전압(VS), P 웰 전압(Vpw), N 웰 전압(Vnw), 기판 전압(Vsub) 및 셀 게이트 전압(VG)의 인가의 타이밍도이다. 먼저, 대략 1 V의 전압(Vnw)이 상기 N 웰에 인가된다. 다음에, 대략 5 V의 전압(VS)이 N 웰 용량에 따른 N 웰 전압의 리딩(leading) 에지를 고려하여 특정 시간 간격(τs) 이후에 상기 소스에 인가된다. 다음에, 대략 1 V의 전압(Vpw)이 특정 시간 간격 (τpw) 이후에 상기 P 웰에 인가된다. 다음에, 대략 -10 V의 네가티브 전압(VG)이 P 웰 용량에 따른 P 웰 전압의 리딩 에지를 고려하여 특정 시간 간격(τg) 이후에 상기 셀 게이트에 인가된다. 이 상태에서, 상기 데이터는 상기 소스 확산층 및 상기 플로팅 게이트가 서로 중첩된 중첩 부분에서의 상기 F-N 터널링에 의해 소거된다. 상기 트레일링(trailing) 에지는 도 5에 도시된 상기 리딩 에지에 역순으로 상기 전위에 제공된다.
위에서 언급한 전압의 인가 타이밍은 도 6에 도시된 바와 같이 제어될 수도 있다. 이 제 2 실시예는 P 웰 전압(Vpw)의 트레일링 에지가 셀 게이트 전압(VG)의 트레일링 에지 이전에 제공된다는 특징이 있다. 즉, 제 2 실시예는 상기 제 1 실시예와 동일한 소거 동안의 리딩 에지의 타이밍을 가지고 있다. 한편, 상기 전압의 트레일링 에지는 다음과 같다. 먼저, 소스 전압(VS)과 셀 게이트 전압(VG)의 인가 동안에는, 트레일링 에지가 P 웰 전압(Vpw)에 제공된다. 다음에, 트레일링 에지가 N 웰 전압(Vnw)에 제공된다. 다음에, 트레일링 에지가 특정 시간 간격 (τg2') 이후에 셀 게이트 전압(VG)에 제공된다. 다음에, 상기 트레일링 에지가 특정 시간 간격(τs2') 이후에 소스 전압(VS)에 제공된다. 이들 트레일링 에지는 상기 N 웰 및 P 웰의 트레일링 에지로 인한 소거 시간의 증가를 방지할 수 있다.또한, 가장 높은 밴드간 터널링 전류가 상기 소거의 시작시에 발생된다. 따라서, 상기 소거가 어느 정도 진행된 때, 밴드간 터널링 전압은 상기 N 웰 전압과 P 웰 전압이 감소되더라도 발생되지 않는다. 이 경우에는, 물론, 소스 전압(VS) 또는 셀 게이트 전압(VG)의 트레일링 에지 이후에 N 웰 전압(Vnw)의 트레일링 에지가 제공되더라도 상기 효과가 충분히 얻어질 수 있다.
상기 실시예에서, 본 발명은 P형 반도체 기판이 N 웰과 P 웰을 가지고 있고 N형 소스 및 드레인 영역이 상기 P 웰에 형성되어 있는 반도체 기억 장치에 적용된다. 하지만, 본 발명은 도 7에 도시된 바와 같이 N 웰과 P 웰이 설치되어 있지 않고 소스 확산층(2)과 드레인 확산층(3)이 반도체 기판(1) 상에 형성되어 있는 반도체 기억 장치에도 인가될 수 있다. 이 경우에, 상기 접지 전위와 상기 소스 전위 사이의 중간 전위가 반도체 기판(1)에 인가될 수도 있다. 이때, 상기 반도체 기판 (1)에 전위를 인가하는 타이밍은 도 5 및 도 6에 도시된 N 웰에 전위를 인가하는 타이밍으로 대체될 수도 있다.
상세한 설명이 생략되었지만, 본 발명은 이하에서 설명되는 타이밍으로 전위를 인가할 수도 있다. 즉, 필요한 전위가 상기 P 형 반도체 기판에 인가된다. 다음에, 필요한 전위가 상기 N 형 소스 영역에 공급된다. 이상에서 언급된 전위는 특정 시간 간격 이후에 상기 N 웰에 공급된다. 다음에, 필요한 전위가 특정 시간 간격 이후에 상기 P 웰에 공급된다. 또한, 필요한 전위가 특정 시간 간격 이후에 상기 제어 게이트에 공급된다.
상기 실시예에서는, 본 발명이 N 채널 MOS 구조를 가지고 있는 플래시 메모리에 적용된다. 하지만, 본 발명은 P 채널 MOS 구조를 가지고 있는 플래시 메모리에도 유사하게 적용될 수 있다. 이 경우에는 물론, 소스, 게이트, 및 N 및 P 웰에 인가되는 전압의 극성은 위에서 설명한 실시예에서의 인가된 전압의 극성과 반대이다.
이상에서 설명한 바와 같이, 본 발명에 따라, 미리 정해진 전위가 소스와 게이트에 인가됨과 동시에, 상기 소스 전위와 상기 접지 전위의 중간 전위가 상기 반도체 기판 또는 웰에 인가된다. 이 방식으로, 밴드간 터널링 전류가 소스 확산층의 근처에서 감소될 수 있다. 따라서, 상기 밴드간 터널링 전류에 의해 발생된 핫 캐리어로 인한 플로팅 게이트 아래의 게이트 산화막의 열화를 방지할 수 있고 신뢰성을 개선할 수 있다. 밴드간 터널링 전류를 감소시키기 위하여, 상기 소스 확산층은 소스측 확산층과 상기 기판 사이의 전계를 완화시키기 위해 경사 접합부로 구성될 필요가 없다. 따라서, 상기 드레인 확산층과 소스 확산층은 대칭적으로 설계될 수 있으며, 이에 따라 미세한 셀이 상기 채널의 길이 방향으로 쉽게 형성된다.
본 발명의 바람직한 실시예에 대해 상세히 설명하였지만, 각종 변형, 대체, 및 변경이 특허 청구 범위에 의해 정의된 본 발명의 사상 및 범위로부터 이탈하지 않고 행해질 수 있음을 이해해야 한다.

Claims (8)

  1. 제 1 전도형 반도체 기판 상에 제 2 전도형 소스 영역과 제 2 전도형 드레인 영역을 가지고 있고, 상기 소스 영역과 상기 드레인 영역 사이의 상기 제 1 전도형 반도체 기판 상에 제 1 절연막을 통해 플로팅 게이트를 가지고 있으며, 상기 플로팅 게이트 상에 제 2 절연막을 통해 제어 게이트를 가지고 있는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법에 있어서,
    접지 전위에 대해 한 극성을 가지고 있는 미리 정해진 전위를 상기 소스 영역에 제공하는 단계와;
    상기 접지 전위에 대해 반대 극성을 가지고 있는 고전위를 상기 제어 게이트에 제공하는 단계와;
    한 극성을 가지고 있는 상기 미리 정해진 전위와 상기 접지 전위 사이의 중간 전위를 상기 제 1 전도형 반도체 기판에 제공하는 단계와;
    상기 전위를 상기 제 1 전도형 반도체 기판에 제공한 후 특정 시간 간격 이후에 상기 전위를 상기 소스 영역에 제공하는 단계와;
    미리 정해진 시간 간격 이후에 상기 전위를 상기 제어 게이트에 제공하는 단계를 포함하고 있는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법.
  2. 제 1 항에 있어서,
    상기 제 1 전도형은 P 전도형이고, 상기 제 2 전도형은 N 전도형이며,
    상기 방법은,
    상기 접지 전위보다 높은 포지티브 전위를 상기 소스 영역에 제공하는 단계와;
    상기 접지 전위보다 낮은 네가티브 전위를 상기 제어 게이트에 제공하는 단계와;
    상기 접지 전위보다 높고 상기 소스 영역에 제공된 전위보다 낮은 포지티브 전위를 상기 반도체 기판에 제공하는 단계를 포함하는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법.
  3. 제 1 전도형 반도체 기판 상에 제 2 전도형 웰 영역을 가지고 있고, 상기 제 2 전도형 웰 영역내에 제 1 전도형 웰 영역을 가지고 있으며, 상기 제 1 전도형 웰 영역내에 제 2 전도형 소스 영역과 제 2 전도형 드레인 영역을 가지고 있고, 상기 소스 영역과 상기 드레인 영역 사이의 상기 제 1 전도형 웰 영역에 제 1 절연막을 통해 플로팅 게이트를 가지고 있으며, 상기 플로팅 게이트 상에 제 2 절연막을 통해 제어 게이트를 가지고 있는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법에 있어서,
    접지 전위에 대해 한 극성을 가지고 있는 미리 정해진 전위를 상기 소스 영역에 제공하는 단계와;
    상기 접지 전위에 대해 반대 극성을 가지고 있는 고전위를 상기 제어 게이트에 제공하는 단계와;
    상기 접지 전위를 상기 제 1 전도형 반도체 기판에 제공하는 단계와;
    한 극성을 가지고 있는 상기 미리 정해진 전위와 상기 접지 전위 사이의 중간 전위를 상기 제 2 전도형 웰과 상기 제 1 전도형 웰에 제공하는 단계를 포함하고 있는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법.
  4. 제 3 항에 있어서,
    상기 제 1 전도형은 P 전도형이고, 상기 제 2 전도형은 N 전도형이며,
    상기 방법은,
    상기 접지 전위보다 높은 포지티브 전위를 상기 소스 영역에 제공하는 단계와;
    상기 접지 전위보다 낮은 네가티브 전위를 상기 제어 게이트에 제공하는 단계와;
    상기 접지 전위를 상기 반도체 기판에 제공하는 단계와;
    상기 접지 전위보다 높고 상기 소스 영역에 제공된 전위보다 낮은 포지티브 전위를 상기 P 전도형 웰과 상기 N 전도형 웰에 제공하는 단계를 포함하는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법.
  5. 제 3 항에 있어서,
    상기 전위를 상기 제 1 전도형 반도체 기판에 제공하고 상기 전위를 상기 제 2 전도형 웰에 제공한 후 특정 시간 간격 이후에 상기 전위를 상기 제 2 전도형 소스 영역에 제공하는 단계와;
    특정 시간 간격 이후에 상기 전위를 상기 제 1 전도형 웰에 제공하는 단계와;
    특정 시간 간격 이후에 상기 전위를 상기 제어 게이트에 제공하는 단계를 더 포함하고 있는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법.
  6. 제 4 항에 있어서,
    상기 전위를 상기 제 1 전도형 반도체 기판에 제공하고 상기 전위를 상기 제 2 전도형 웰에 제공한 후 특정 시간 간격 이후에 상기 전위를 상기 제 2 전도형 소스 영역에 제공하는 단계와;
    특정 시간 간격 이후에 상기 전위를 상기 제 1 전도형 웰에 제공하는 단계와;
    특정 시간 간격 이후에 상기 전위를 상기 제어 게이트에 제공하는 단계를 더 포함하는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법.
  7. 제 3 항에 있어서,
    상기 전위를 상기 제 1 전도형 반도체 기판에 제공하고 상기 전위를 상기 제 2 전도형 소스 영역에 제공한 후 특정 시간 간격 이후에 상기 전위를 상기 제 2 전도형 웰에 제공하는 단계와;
    특정 시간 간격 이후에 상기 전위를 상기 제 1 전도형 웰에 제공하는 단계와;
    특정 시간 간격 이후에 상기 전위를 상기 제어 게이트에 제공하는 단계를 더 포함하고 있는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법.
  8. 제 4 항에 있어서,
    상기 전위를 상기 제 1 전도형 반도체 기판에 제공하고 상기 전위를 상기 제 2 전도형 소스 영역에 제공한 후 특정 시간 간격 이후에 상기 전위를 상기 제 2 전도형 웰에 제공하는 단계와;
    특정 시간 간격 이후에 상기 전위를 상기 제 1 전도형 웰에 제공하는 단계와;
    특정 시간 간격 이후에 상기 전위를 상기 제어 게이트에 제공하는 단계를 더 포함하고 있는 비휘발성 반도체 기억 장치에서의 데이터 소거 방법.
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