KR100418718B1 - 플래쉬 메모리 셀의 소거 방법 - Google Patents

플래쉬 메모리 셀의 소거 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 셀의 소거 방법에 관한 것이다. 본 발명에 이용되는 플래쉬 메모리 셀은 웰이 형성된 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 이루어진 게이트와, 상기 게이트 양측부의 반도체 기판에 형성된 접합영역으로 이루어지며, 상기 플로팅 게이트에 핫 전자가 주입됨에 따라 프로그램되고, 상기 콘트롤 게이트에 인가된 바이어스 전압에 의해 유기된 전위를 갖는 플로팅 게이트와 반도체 기판간의 전위차에 따른 F-N 터널링에 의해 상기 플로팅 게이트에 주입된 전자가 방전되어 소거되도록 구성된다. 본 발명에 따른 플래쉬 메모리 셀의 소거 방법은 상기 콘트롤 게이트에 네가티브 바이어스 전압을 인가하며, 상기 웰에는 포지티브 바이어스 전압을 인가하고, 상기 접합영역은 플로팅시키는 단계와, 상기 단계로부터 상기 웰, 콘트롤 게이트 및 접합영역에 순차적으로 접지전압를 인가하는 단계로 이루어진다.

Description

플래쉬 메모리 셀의 소거 방법 {Method for erasing a flash memory cell}
본 발명은 플래쉬 메모리 셀의 소거 방법에 관한 것으로, 특히 적층 구조의 게이트를 갖는 플래쉬 메모리 셀의 소거 속도 및 데이터 보존 능력이 향상될 수 있도록 한 플래쉬 메모리 셀의 소거 방법에 관한 것이다.
일반적으로 플래쉬 메모리 셀은 도 1에 도시된 바와 같이 반도체 기판(1)의 채널영역 상부에 터널 산화막(2), 플로팅 게이트(3), 유전체막(4) 및 콘트롤 게이트(5)가 적층되어 이루어진 게이트와, 상기 게이트 양측부의 반도체 기판(1)에 형성된 소오스(6) 및 드레인(7)으로 이루어진다.
상기와 같이 이루어진 플래쉬 메모리 셀은 반도체 기판(1), 콘트롤게이트(5), 소오스(6) 및 드레인(7)에 인가되는 바이어스 전압 조건에 따라 프로그램되거나 소거되는데, 프로그램시에는 플로팅 게이트(3)로 핫 전자(Hot Electron)가 주입(Injection)되며, 소거시에는 플로팅 게이트(3)에 주입된 전자가 반도체 기판(1)을 통해 방전(Discharge)된다.
플래쉬 이이피롬(EEPROM) 소자의 소거 동작은 칩(Chip)을 구성하는 모든 메모리 셀이 동일한 상태로 변화되는 것을 의미한다. 즉, 모든 메모리 셀의 문턱전압이 동일한 상태로 변화되는 것을 의미한다.
플래쉬 메모리 셀의 문턱전압은 플로팅 게이트에 주입되는 전하량에 따라 변화된다. 그러므로 모든 메모리 셀의 문턱전압을 동일한 상태로 만들기 위해서는 플로팅 게이트에 주입된 전자를 동시에 방전시켜야 하는데, 이때, 주로 F-N(Fowler-Nordheim) 터널링(Tunneling) 방식을 이용한다.
F-N 터널링 방식을 이용하면 몇가지 문제점들을 극복할 수 있는데, 이를 간단히 설명하면 다음과 같다.
첫째, 플로팅 게이트에 주입된 전자는 매우 작은 운동 에너지를 갖기 때문에 터널 산화막이 가지는 3.1eV 정도의 전위장벽을 쉽게 넘지 못한다.
둘째, 소거 동작시 메모리 셀의 플로팅 게이트에 주입된 전자를 동시에 방전시켜야 하는데, 이때 전자의 방전에 따른 전류의 흐름만이 존재하도록 하여 전력 소모를 최소화시켜야 한다.
현재 서브-쿼터 디자인 룰(Sub-quarter Design Rule) 즉, 0.25㎛의 디자인 룰을 갖는 플래쉬 이이피롬 소자의 경우 도 2에 도시된 바와 같이 채널 F-N 터널링방식을 이용하여 소거가 이루어지도록 한다.
도 2에는 삼중(Triple) 구조의 웰을 갖는 플래쉬 메모리 셀이 도시된다. 메모리 셀의 소거를 위해 콘트롤 게이트(5)에는 네가티브(Negative) 바이어스 전압(-V)을, 반도체 기판(1)의 P-웰(1a) 및 N-웰(1b)에는 각각 포지티브(Positive) 바이어스 전압(+V)을 인가하고, 소오스 및 드레인(6 및 7)은 플로팅(Floating)시키면 플로팅 게이트(3)에 주입된 전자()가 반도체 기판(1)을 통해 방전된다.
채널 F-N 터널링 방식을 이용하면 접합 소거 방식에 비해 터널링 영역이 넓어지며, 이때 채널의 도펀트(Dopant) 농도가 균일하기 때문에 자체 전기장에 의해 조기에 소거되는 메모리 셀이 감소하게 되어 소거 동작후 문턱전압의 분포가 일정해진다. 특히, 채널(Channel) 및 웰(Well)의 도펀트 농도가 증가될 수록 반도체 기판의 표면부에 존재하는 축적된 정공(Hole)의 수도 증가하여 채널의 전영역에서 전기장의 분포가 균일해지고 강해지기 때문에 분포도는 더욱 일정해진다. 또한, 속도가 증가됨에 따라 늦게 소거되는 메모리 셀의 수도 감소된다. 따라서 소오스 및 드레인 즉, 접합영역은 플로팅시킨다.
그러나 F-N 터널링 방식을 이용하는 경우 터널 산화막의 양단에 10MV/㎝ 이상의 고전기장이 형성되어야 한다. 그래서 플로팅 게이트에는 높은 네가티브 전위가 유도되어야 하는데, 이를 위해 도 3과 같이 네가티브 바이어스 전압(-V)이 인가되는 콘트롤 게이트(5)와 플로팅 게이트(3)간의 커플링 캐패시턴스(Coupling Capacitance; Cfg)가 증가되도록 하기 위해서는 유전체막(4)의 두께를 감소시켜야 한다.
여기서, 전기장(E)은 하기의 식1과 같이 계산된다. 그러므로 플로팅 게이트(3)와 채널간의 유전체막 역할을 하는 터널 산화막(2)의 두께도 감소되어야 한다.
E = V / t (여기서, t는 유전체막의 두께)
그런데 상기와 같이 플로팅 게이트의 상하부에 존재하는 유전체막의 두께를 감소시킬 경우 다음과 같은 문제점이 발생된다.
플래쉬 이이피롬 소자는 플로팅 게이트에 핫 전자를 과충전(Over Charge)하는 방식으로 데이터를 저장하는 비휘발성 메모리 소자로서, 저장된 데이터는 10년이상 지속적으로 보존되어야 한다. 그런데 핫 전자들이 플로팅 게이트로 과충전되면 플로팅 게이트 방향으로 전기장이 형성되기 때문에 유전체막의 두께가 얇을 경우 그 세기가 증가되어 도 4에 도시된 바와 같이 전자()들이 외부로 유출되고, 이에 따라 저장된 데이터의 변형 또는 유실이 발생된다.
그러므로 유전체막의 두께를 감소시키면 소거 속도는 증가되지만, 데이터 보존 특성은 악화되므로 유전체막의 두께를 일정 수준으로 유지시키면서 소거 속도를 증가시킬 수 있는 새로운 방안의 제시가 요구된다.
따라서 본 발명은 접합영역과 웰간의 기생 캐패시턴스에 의해 메모리 셀의 소거 동작이 촉진되도록 하므로써 터널 산화막과 유전체막의 두께 증가가 가능하도록 한다.
도 1은 일반적인 플래쉬 메모리 셀을 설명하기 위한 구조도.
도 2는 채널 소거 동작을 설명하기 위한 개념도.
도 3은 플래쉬 메모리 셀의 커플링 캐패시턴스를 설명하기 위한 개념도.
도 4는 플로팅 게이트에 주입된 전자의 방전 경로를 도시한 개념도.
도 5는 본 발명에 따른 플래쉬 메모리 셀의 소거 동작을 위한 바이어스 전압 조건을 도시한 파형도.
도 6은 바이어스 전압의 공급에 따른 접합영역과 P-웰의 전위 변화를 도시한 그래프도.
도 7a 및 7b는 바이어스 전압의 변화에 따른 케리어의 이동 경로를 도시한 개념도.
도 8은 본 발명에 따라 개선된 플래쉬 메모리 셀의 소거 속도를 설명하기 위한 그래프도.
도 9는 접합영역에 인가되는 바이어스 전압의 변화에 따른 기판과 콘트롤 게이트의 전류 변화를 도시한 그래프도.
도 10은 웰에 인가되는 바이어스 전압의 변화에 따른 소거 속도의 변화를 도시한 그래프도.
도 11은 바이어스 전압 조건의 변화에 따른 누설전류의 변화를 도시한 그래프도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 2: 터널 산화막
3: 플로팅 게이트 4: 유전체막
5: 콘트롤 게이트 6: 소오스
7: 드레인
본 발명은 NMOS형 플래쉬 메모리 셀의 소거 방법을 제공한다. 본 발명에 이용되는 플래쉬 메모리 셀은 웰이 형성된 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 이루어진 게이트와, 상기 게이트 양측부의 반도체 기판에 형성된 접합영역으로 이루어지며, 상기 플로팅 게이트에 핫 전자가 주입됨에 따라 프로그램되고, 상기 콘트롤 게이트에 인가된 바이어스 전압에 의해 유기된 전위를 갖는 플로팅 게이트와 반도체 기판간의 전위차에 따른 F-N 터널링에 의해 상기 플로팅 게이트에 주입된 전자가 방전됨에 따라 소거된다.
본 발명의 제 1 실시예에 따른 플래쉬 메모리 셀의 소거 방법은 상기 콘트롤 게이트에 네가티브 바이어스 전압을 인가하며, 상기 웰에는 포지티브 바이어스 전압을 인가하고, 상기 접합영역은 플로팅시켜 F-N 터널링에 의해 상기 플로팅 게이트에 주입된 전자가 방전되도록 한 후 상기 웰, 콘트롤 게이트 및 접합영역에 순차적으로 접지전압를 인가하여 상기 플로팅 게이트로 핫 정공이 주입되도록 하므로써 정공과 전자의 재결합에 따른 플로팅 게이트 전위의 상쇄에 의해 소거동작이 가속되도록 한다.
상기 접합영역에는 N형의 도펀트가 1E20/㎤ 이상의 농도로 주입되며, 상기 웰에는 P형의 도펀트가 1E16/㎤ 내지 1E18/㎤의 농도로 주입된다.
상기 소거 동작시 상기 웰에 7 내지 12V의 바이어스 전압을 인가하면 접합애벌런치 브레이크다운(Junction Avalanch Breakdown)과 밴드 대 밴드 터널링(Band to Band Tunneling)이 순차적으로 발생되어 핫 정공이 생성되는데, 이 경우 상기 터널 산화막을 100 내지 150Å의 두께로 형성할 수 있다.
또한, 상기 소거 동작시 상기 웰에 5 내지 7V의 바이어스 전압을 인가하면 밴드 대 밴드 터널링에 의해 핫 정공이 생성되는데, 이 경우 상기 터널 산화막을 60 내지 100Å의 두께로 형성할 수 있다.
본 발명의 제 2 실시예에 따른 플래쉬 메모리 셀의 소거 방법은 상기 콘트롤 게이트에 포지티브 바이어스 전압을 인가하며, 상기 웰에는 네가티브 바이어스 전압을 인가하고, 상기 접합영역은 플로팅시켜 F-N 터널링에 의해 상기 플로팅 게이트에 주입된 전자가 방전되도록 한 후 상기 웰, 콘트롤 게이트 및 접합영역에 순차적으로 접지전압를 인가하여 상기 플로팅 게이트로 핫 정공이 주입되도록 하므로써 정공과 전자의 재결합에 따른 플로팅 게이트 전위의 상쇄에 의해 소거동작이 가속되도록 한다.
상기 접합영역에는 P형의 도펀트가 1E20/㎤ 이상의 농도로 주입되며, 상기 웰에는 N형의 도펀트가 1E16/㎤ 내지 1E18/㎤의 농도로 주입된다.
상기 소거 동작시 상기 웰에 -7 내지 -12V의 바이어스 전압을 인가하면 접합 애벌런치 브레이크다운과 밴드 대 밴드 터널링이 순차적으로 발생되어 핫 정공이 생성된다.
또한, 상기 소거 동작시 상기 웰에 -5 내지 -7V의 바이어스 전압을 인가하면 밴드 대 밴드 터널링에 의해 핫 정공이 생성된다.
본 발명의 제 3 실시예에 따른 플래쉬 메모리 셀의 소거 방법은 상기 콘트롤 게이트에 네가티브 바이어스 전압을 인가하며, 상기 웰 및 접합영역에는 포지티브 바이어스 전압을 인가하여 F-N 터널링에 의해 상기 플로팅 게이트에 주입된 전자가 방전되도록 한다. 그리고 상기 콘트롤 게이트에 접지전압을 인가한 후 상기 웰과 접합영역에 동시에 접지전압을 인가하여 상기 플로팅 게이트로 핫 정공이 주입되도록 하므로써 핫 정공과 핫 전자의 재결합에 따른 플로팅 게이트 전위의 상쇄에 의해 소거동작이 가속되도록 한다. 또한, 상기와 같은 소거 동작에 의해 소거되지 않은 메모리 셀이 발생된 경우 소거되지 않은 메모리 셀의 하나의 접합영역을 플로팅시킨 후 상기 웰, 콘트롤 게이트 및 접합영역에 순차적으로 접지전압을 인가하여 상기 플로팅 게이트로 핫 정공이 주입되도록 한다. 이때 상기 하나의 접합영역은 드레인이 된다.
본 발명의 제 4 실시예에 따른 플래쉬 메모리 셀의 소거 방법은 3중 구조의 웰을 갖는 플래쉬 메모리 셀에 적용된다. 상기 메모리 셀은 N-웰내에 P-웰이 형성된 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 이루어진 게이트와, 상기 게이트 양측부의 반도체 기판에 형성된 접합영역을 구비하며, 상기 플로팅 게이트에 핫 전자가 주입됨에 따라 프로그램되고, 상기 콘트롤 게이트에 인가된 바이어스 전압에 의해 유기된 전위를 갖는 플로팅 게이트와 반도체 기판간의 전위차에 따른 F-N 터널링에 의해 상기 플로팅 게이트에 주입된 전자가 방전됨에 따라 소거되도록 구성된다. 상기 플래쉬 메모리 셀을 소거시키기 위해서는 상기 콘트롤 게이트에 네가티브 바이어스 전압을 인가하며, 상기 P-웰에 포지티브 바이어스 전압을 인가하고, 상기 N-웰 및 접합영역을 플로팅시켜 F-N 터널링에 의해 상기 플로팅 게이트에 주입된 전자가 방전되도록 한다. 그리고 상기 P-웰, 콘트롤 게이트, 접합영역 및 N-웰에 순차적으로 접지전압을 인가하여 상기 플로팅 게이트로 핫 정공이 주입되도록 하므로써 핫 정공과 핫 전자의 재결합에 따른 플로팅 게이트 전위의 상쇄에 의해 소거동작이 가속되도록 한다.
상기 N-웰에는 1E18/㎤ 내지 1E19/㎤ 농도의 도펀트가 주입되며, 상기 P-웰에는 1E16/㎤ 내지 1E18/㎤ 농도의 도펀트가 주입된다.
또한, 상기 P-웰에는 5 내지 12V의 포지티브 바이어스 전압이 인가되며, 이경우 상기 터널 산화막을 100 내지 200Å의 두께로 형성할 수 있다.
그러면 상기와 같이 이루어지는 본 발명의 동작원리를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
본 발명의 실시예에 따르면 소거 동작시 콘트롤 게이트에는 네가티브 바이어스 전압(-V)을, P-웰에는 포지티브 바이어스 전압(+V)을 인가하고, 소오스 및 드레인은 플로팅시킨다. 이때, P-웰과 N형의 불순물 이온이 주입된 소오스 및 드레인간에는 P-N접합 다이오드(Diode)가 형성되므로 소오스 및 드레인과 P-웰간의 경계지역에는 자유 전자(Free Electron)와 자유 정공(Free Hole)이 대립되고, 운동성이 없는 전하(Charge)들만이 그 영역에 잔류되어 공핍영역(Depletion)을 형성한다. P-웰과 소오스 및 드레인에 형성된 공핍영역의 폭은 하기의 식 2 및 3과 같이 계산된다.
Xp = √[(2ε / q) * (Nd / Na) * {1 / (Na + Nd)} * Vi]
Xn = √[(2ε / q) * (Na / Nd) * {1 / (Na + Nd)} * Vi]
상기의 식 2 및 3에서 Vi는 빌트-인 전위(Built-in Potential)를 나타낸다.
따라서 공핍영역의 폭(W)은 하기의 식 4와 같이 정의되고, 상기 공핍영역이 일반적인 병렬 플레이트 캐패시터(Parallel Plate capacitor)의 유전체 역할을 하는 캐패시터를 형성하게 되므로 접합 캐패시턴스(Cj)는 식 5와 같이 정의될 수 있다.
W = Xp + Xn = √[(2ε / q) * (1 / Nd + 1 / Na) * Vi]
≒ √[(2ε / q) * (1 / Na) * Vi]
Cj = εA / W = (A / 2) * √[(2qε* Na * Vi]
본 발명은 상기와 같이 정의되는 접합 캐패시턴스를 이용한다. 도 5에 도시된 바와 같이 소거 동작을 위한 바이어스 전압이 공급되기 전에 소오스 및 드레인에는 0V의 바이어스 전압이 인가된다. 그러므로 소오스 및 드레인의 전위는 특정한 바이어스 전압이 인가되지 않는 플로팅 상태에서 접지전위(OV)를 유지한다. 이런 상태에서 P-웰에 포지티브 바이어스 전압(+V)이 인가되면 0V의 전위를 유지하는 소오스 및 드레인과 포지티브 전위를 유지하는 P-웰간에는 순방향 P-N 접합 다이오드가 형성된다. 따라서 P-웰의 다수 케리어(Majority Carrier)인 정공이 N형의 소오스 및 드레인으로 이동하여 소오스 및 드레인의 전위는 포지티브 방향으로 증가하게 되는데, 이때 상기 소오스 및 드레인의 전위는 평형 상태 P-N 접합의 빌트-인 전위만큼 차이를 두고 증가한다.
순방향 P-N 접합 다이오드 조건에서 빌트-인 전위는 약 0.7V 정도이므로 소오스 및 드레인은 P-웰에 인가되는 바이어스 전압 - 0.7V 정도의 전위를 유지하게 된다. 예를들어 P-웰에 인가되는 바이어스 전압이 9V인 경우 플로팅 상태의 소오스 및 드레인은 8.3V의 전위를 유지한다.
플래쉬 메모리 소자의 경우 소거 동작이 진행된 후 소거 확인(Erase Verify) 동작이 실시된다. 이를 위해 P-웰에 0V를 인가하면 P-웰의 전위는 매우 짧은 시간내에 0V로 감소된다. 그러나 포지티브 바이어스 전압(+V)이 인가된 소오스 및 드레인의 전위는 역방향 P-N 접합 다이오드 조건이 되므로 전하 저장 접합 캐패시터에 의해 순간적으로 방전되지 않고 도 6에 도시된 바와 같이 점진적으로 방전된다. 그러므로 소오스 및 드레인에 0V의 전압이 인가되기 전까지는 소오스 및 드레인과 0V의 전위를 갖는 P-웰간에는 전위차에 따른 전기장이 형성된다.
도 6에서 선(W1) 및 선(W2)은 3중 구조의 웰을 갖는 메모리 셀의 접합영역을 플로팅시키고, P-웰에 바이어스를 인가한 상태에서 전위 변화를 측정한 것이다. 도면에서 선(W1)은 P-웰의 전위 변화, 선(W2)는 접합영역의 전위 변화를 각각 도시한다.
만일, P-웰의 전위가 0V가 아닌 상태에서 소오스 및 드레인에 0V의 전압이 인가되면 순방향 바이어스 조건이 되므로 순간적으로 큰 전류가 흐르게 되어 소오스 및 드레인이 회복 불능한 피해를 입게 된다. 그러므로 P-웰과 소오스 및 드레인이 순차적으로 0V의 전위가 되도록 하여 접합영역과 웰간에 상기와 같이 큰 전기장이 형성되도록 한다.
메모리 셀의 크기가 감소될 수록 펀치-쓰루우(Punch-through) 현상이 발생되기 때문에 이를 방지하기 위하여 웰의 도펀트 농도를 증가시킨다. 즉, Na가 커짐에 따라 공핍영역의 폭이 감소하여 접합 캐패시턴스가 더욱 증가되고 더불어 전기장도 커지게 된다. 여기서 도 5에 도시된 바와 같이 네가티브 바이어스 전압(-V)이 인가되는 콘트롤 게이트가 P-웰보다 늦게 방전되도록 하므로써 소오스 및 드레인과 콘트롤 게이트간에 수직으로 전기장이 형성된다. 그리고 형성된 전기장은 소오스 및 드레인과 P-웰간에 형성된 측면 전기장과 함께 모서리(Corner) 전기장을 형성하여 접합 애벌런치 브레이크다운 또는 밴드 대 밴드 터널링에 따라 수많은 핫 정공과 핫 전자가 생성되도록 한다. 이렇게 생성된 핫 정공은 터널 산화막의 장벽전위(4.3eV)을 넘을 수 있기 때문에 수직으로 형성된 전기장에 의해 방향이 바뀌어 플로팅 게이트로 주입되고, 이미 주입된 전자와의 재결합에 따른 전위의 상쇄에 의해 전자가 제거된다. 이와 같은 전자의 방전에 의해 소거가 이루어진다. 즉, 도 7a 및 7b에 도시된 바와 같이 F-N 터널링에 의해 플로팅 게이트로부터 전자가 방전되는 상태에서 주입되는 정공과 전자의 재결합이 이루어져 소거 동작이 촉진된다(도 8 참조).
도 8에서 선(A1)은 종래의 소거 방법을 이용한 경우 소거 시간의 변화에 따른 메모리 셀의 문턱전압 변화를 도시하며, 선(A2)은 본 발명의 소거 방법을 이용한 경우 소거 시간의 변화에 따른 메모리 셀의 문턱전압 변화를 도시한다.
도 9는 소오스 및 드레인에 5V 이상의 바이어스 전압이 인가되는 경우 핫 정공의 주입이 발생됨을 도시한다. 또한, 도 10은 웰에 인가된 바이어스 전압이 높을 수록 소오스 및 드레인의 전위도 높아지고, 이에 의해 핫 정공의 생성비도 증가하여 소거 동작의 속도가 증가됨을 도시한다.
도 9에서 선(B1 및 B2)은 바이어스 전압이 인가된 접합영역과 0V 전위의 P-웰간의 전위차에 따라 발생된 핫 정공에 의한 콘트롤 게이트를 통한 전류를 도시하는데, 선(B1)은 기판을 통한 전류의 흐름을, 선(B2)는 콘트롤 게이트를 통한 전류의 흐름을 각각 도시한다.
도 10에서 선(V1) 내지 선(V4)는 웰에 인가되는 바이어스 전압이 6V, 6.5V, 7V 및 8V인 경우 소거 시간의 변화에 따른 메모리 셀의 문턱전압의 변화를 도시한다.
본 발명은 소오스 및 드레인을 플로팅시킴에 따라 순수 접합 캐패시턴스가 생성되도록 하므로써 외부로부터 전류의 흐름이 발생되지 않기 때문에 전력의 소모가 발생되지 않는다. 또한, 본 발명은 핫 정공 주입 방식을 이용하고 수직으로 형성된 전기장에 방향성만 주기 때문에 그 값이 클 필요는 없다. 따라서 터널 산화막과 유전체막의 두께 감소를 피하여 데이터 보존 특성이 향상되도록 한다. 즉, 본 발명은 전력의 소모를 최소화시키고, 플로팅 게이트 상하부의 유전물질인 터널 산화막과 유전체막의 두께 증가를 이루며, 소거 동작의 속도를 효과적으로 증가시킨다.
또한, 본 발명의 다른 실시예로서, 소거 동작시 P-웰에는 포지티브 바이어스 전압(+V)을 인가하고, P형의 반도체 기판으로부터 상기 P-웰을 분리시키기 위해 형성된 N-웰을 플로팅시킨다. 그러면 상기와 같이 P-웰과 N-웰간에 순방향 P-N 접합 다이오드가 형성되어 상기 N-웰이 포지티브 전위로 변화된다. 그리고 상기 P-웰에 0V의 전압을 인가하면 소오스 및 드레인뿐만 아니라 상기 N-웰과 P-웰간에 전기장이 형성되어 핫 정공이 생성된다. 따라서 접합 캐패시턴스에 의해 생성된 핫 정공과 웰 캐패시턴스에 의해 생성된 핫 정공이 더해지므로써 플로팅 게이트로 주입되는 핫 정공의 량이 증가되고, 이에 따라 소거 속도가 더욱 증가된다. 도 11을 통해 알 수 있듯이 작은 접합 전위 조건에서도 콘트롤 게이트를 통한 누설전류의 흐름이 발생된다.
도 11에서 선(S1 및 S2)은 3중 구조의 웰을 갖는 플래쉬 메모리 셀의 N-웰과 접합영역을 플로팅시킨 상태에서 콘트롤 게이트를 통한 누설전류를 측정한 것이며, 선(S3 및 S4)는 접합영역만 플로팅시킨 상태에서 콘트롤 게이트를 통한 누설전류를 측정한 것이다.
상술한 바와 같이 본 발명은 소거 과정에서 발생되는 기생 접합 캐패시터를 활용하여 추가적인 전류의 흐름이 발생되지 않는 상태에서 핫 정공이 생성되도록 하고, 생성된 핫 정공이 플로팅 게이트로 주입되도록 하여 메모리 셀의 소거 속도가 향상되도록 한다. 따라서 이와 같이 메모리 셀의 소거 속도가 증가됨에 따라 터널 산화막의 두께 증가가 가능해지고, 이에 따라 터널 산화막에 트랩(Trap)된 전하에 의해 형성되는 자체 전기장이 감소되어 데이터의 손실률이 감소된다. 그리고 터널 산화막에 트랩된 전하에 의해 발생되는 물리적 피해에 대한 면역성이 증가되고, 자체 전기장의 완화에 의해 반복되는 프로그램 및 소거 동작에 따라 발생되는 터널 산화막의 브레이크다운이 방지된다.
또한, 본 발명에 따르면 유전체막의 두께 증가도 가능해지기 때문에 플로팅 게이트와 콘트롤 게이트간의 캐패시턴스도 감소시킬 수 있다. 그러므로 대전된 전자의 농도 차이에 의해 발생되는 데이터의 손실도 방지되어 소자의 데이터 보존 능력을 향상시킬 수 있다.

Claims (16)

  1. 반도체 기판, 게이트, 소오스, 드레인 및 웰을 포함하고, 상기 게이트는 상기 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 형성되는 플래쉬 메모리 셀의 소거 방법에 있어서,
    (a) 상기 소오스 및 상기 드레인을 플로팅시키는 단계;
    (b) 상기 콘트롤 게이트에 네가티브 바이어스 전압을 제공하고, 상기 웰에 포지티브 바이어스 전압을 제공하는 단계;
    (c) 상기 콘트롤 게이트가 상기 네가티브 바이어스 전압으로 유지되는 동안 상기 웰에 접지전압을 제공하는 단계; 및
    (d) 상기 (c) 단계후 상기 콘트롤 게이트에 접지전압을 제공하는 단계를 포함하는 플래쉬 메모리 셀의 소거 방법.
  2. 제 1 항에 있어서,
    상기 소오스 및 상기 드레인에는 N형의 도펀트가 주입되며, 상기 웰에는 P형의 도펀트가 주입되는 플래쉬 메모리 셀의 소거 방법.
  3. 제 1 항에 있어서,
    상기 소오스 및 상기 드레인의 도펀트 농도는 적어도 1E20/㎤ 이상이며, 상기 웰의 도펀트 농도는 1E16/㎤ 내지 1E18/㎤인 플래쉬 메모리 셀의 소거 방법.
  4. 제 1 항에 있어서,
    상기 웰에 인가된 포지티브 바이어스 전압은 5V 내지 12V인 플래쉬 메모리 셀의 소거 방법.
  5. 제 1 항에 있어서,
    상기 터널 산화막의 두께는 60Å 내지 150Å인 플래쉬 메모리 셀의 소거 방법.
  6. 반도체 기판, 게이트, 소오스, 드레인 및 웰을 포함하고, 상기 게이트는 상기 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 형성되는 플래쉬 메모리 셀의 소거 방법에 있어서,
    (a) 상기 콘트롤 게이트에 네가티브 바이어스 전압을 제공하는 단계;
    (b) 상기 웰, 상기 소오스 및 상기 드레인에 포지티브 바이어스 전압을 제공하는 단계;
    (c) 상기 콘트롤 게이트에 접지전압을 제공하는 단계; 및
    (d) 상기 웰, 상기 소오스 및 상기 드레인을 동시에 플로팅시키는 단계를 포함하는 플래쉬 메모리 셀의 소거 방법.
  7. 제 6 항에 있어서,
    상기 (d) 단계후, 소거되지 않은 메모리 셀이 발생되는 경우 해당 메모리 셀의 상기 웰, 상기 콘트롤 게이트, 상기 소오스 및 상기 드레인에 순차적으로 접지전압을 제공하는 단계를 더 포함하는 플래쉬 메모리 셀의 소거 방법.
  8. 삭제
  9. 반도체 기판, 게이트, 소오스, 드레인, 상기 반도체 기판에 형성된 P-웰 및 N-웰을 포함하고, 상기 게이트는 상기 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 형성되는 플래쉬 메모리 셀의 소거 방법에 있어서,
    (a) 상기 N-웰, 상기 소오스 및 상기 드레인을 플로팅시키는 단계;
    (b) 상기 콘트롤 게이트에 네가티브 바이어스 전압을 제공하는 단계;
    (c) 상기 P-웰에 포지티브 바이어스 전압을 제공하는 단계;
    (d) 상기 P-웰에 접지전압을 제공하는 단계;
    (e) 상기 콘트롤 게이트에 접지전압을 제공하는 단계;
    (f) 상기 소오스 및 상기 드레인에 접지전압을 제공하는 단계; 및
    (g) 상기 N-웰에 접지전압을 제공하는 단계를 포함하는 플래쉬 메모리 셀의 소거 방법.
  10. 제 9 항에 있어서,
    상기 N-웰의 도펀트 농도는 1E18/㎤ 내지 1E19/㎤ 이며, 상기 P-웰의 도펀트 농도는 1E16/㎤ 내지 1E18/㎤인 플래쉬 메모리 셀의 소거 방법.
  11. 제 9 항에 있어서,
    상기 P-웰에 인가된 포지티브 바이어스 전압은 5V 내지 12V인 플래쉬 메모리 셀의 소거 방법.
  12. 제 9 항에 있어서,
    상기 터널 산화막의 두께는 100Å 내지 200Å인 플래쉬 메모리 셀의 소거 방법.
  13. 반도체 기판, 게이트, 소오스, 드레인 및 웰을 포함하고, 상기 게이트는 상기 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 형성되는 플래쉬 메모리 셀의 소거 방법에 있어서,
    (a) 상기 소오스 및 상기 드레인을 플로팅시키는 단계;
    (b) 상기 콘트롤 게이트에 포지티브 바이어스 전압을 제공하고, 상기 웰에 네가티브 바이어스 전압을 제공하여 상기 소오스 및 상기 드레인에 네가티브 바이어스 전압이 생성되도록 하는 단계;
    (c) 상기 콘트롤 게이트가 상기 포지티브 바이어스 전압으로 유지되는 동안 상기 웰에 접지전압을 제공하는 단계; 및
    (d) 상기 (c) 단계후, 상기 콘트롤 게이트에 접지전압을 제공하는 단계를 포함하는 플래쉬 메모리 셀의 소거 방법.
  14. 제 13 항에 있어서,
    상기 소오스 및 상기 드레인에는 P형의 도펀트가 주입되며, 상기 웰에는 N형의 도펀트가 주입되는 플래쉬 메모리 셀의 소거 방법.
  15. 제 13 항에 있어서,
    상기 소오스 및 상기 드레인의 도펀트 농도는 적어도 1E20/㎤ 이상이며, 상기 웰의 도펀트 농도는 1E16/㎤ 내지 1E18/㎤인 플래쉬 메모리 셀의 소거 방법.
  16. 제 13 항에 있어서,
    상기 웰에 인가된 네가티브 바이어스 전압은 -5V 내지 -12V인 플래쉬 메모리 셀의 소거 방법.
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