KR100323873B1 - Method of manufacturing a flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 종래 플래쉬 메모리 소자의 제조방법은 플로팅 게이트 상에 절연막인 ONO막을 형성한 후 콘트롤 게이트를 형성하는 방식을 취하고 있다. 이러한 방식을 사용할 경우 게이트 라인의 단면을 보면 플로팅 게이트와 콘트롤 게이트의 크기가 같게 된다. 이렇게 됨으로 인해서 일반적으로 플래쉬 메모리 소자에서 중요시되는 콘트롤 게이트에 인가된 전압이 플로팅 게이트에 전해지는 비율인 커플링 비가 어느 한계를 갖게 된다. 또한 이를 개선하기 위해서 제조공정을 변경하는 경우 공정이 어려워 질 뿐만 아니라 공정이 늘어나게 되는 단점이 있다. 따라서, 본 발명은 커플링 비 (Coupling ratio)를 개선시키기 위해서 드레인 접합부 영역까지 콘트롤 게이트의 넓이를 증가시키고 또한, 플로팅게이트 형성 이후에 감광막의 제거없이 바로 드레인 접합부를 형성함으로 공정 스텝을 줄일수 있는 저 전렬용 플래쉬 메모리 소자의 제조 방법을 제공하고자 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device. In the related art, a method of manufacturing a flash memory device has a method of forming a control gate after forming an ONO film as an insulating film on a floating gate. In this method, the cross section of the gate line is the same size as the floating gate and the control gate. As a result, the coupling ratio, which is a ratio of the voltage applied to the control gate, which is generally important in the flash memory device, is transmitted to the floating gate, has a certain limit. In addition, if the manufacturing process is changed to improve this, the process becomes difficult and the process is increased. Accordingly, the present invention can reduce the process step by increasing the width of the control gate to the drain junction region in order to improve the coupling ratio and forming the drain junction immediately after removing the photoresist film after forming the floating gate. SUMMARY A method of manufacturing a low memory flash memory device is provided.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 커플링 비 (Coupling ratio)를 개선하고 공정 스템을 감소 시킬 수 있는 저 전렬용 플래쉬 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device for low thermal conductivity, which can improve a coupling ratio and reduce a process stem.
종래 스택형 플래쉬 메모리 소자의 제조방법은 플로팅 게이트 상에 절연막인 ONO막을 형성한 후 콘트롤 게이트를 형성하는 방식을 취하고 있다. 이러한 방식을 사용할 경우 게이트 라인의 단면을 보면 플로팅 게이트와 콘트롤 게이트의 크기가 같게 된다. 이렇게 됨으로 인해서 일반적으로 플래쉬 메모리 소자에서 중요시되는 콘트롤 게이트에 인가된 전압이 플로팅 게이트에 전해지는 비율인 커플링 비가 어느 한계를 갖게 된다. 또한 이를 개선하기 위해서 제조공정을 변경하는 경우 공정이 어려워 질 뿐만 아니라 공정이 늘어나게 되는 단점이 있다.The conventional method of manufacturing a stacked flash memory device has a method of forming a control gate after forming an ONO film as an insulating film on a floating gate. In this method, the cross section of the gate line is the same size as the floating gate and the control gate. As a result, the coupling ratio, which is a ratio of the voltage applied to the control gate, which is generally important in the flash memory device, is transmitted to the floating gate, has a certain limit. In addition, if the manufacturing process is changed to improve this, the process becomes difficult and the process is increased.
종래 플래쉬 메모리 소자의 제조방법을 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.A method of manufacturing a conventional flash memory device will now be described with reference to FIGS. 1A to 1C.
도 1a를 참조하면, 반도체 기판에 필드산화막(10) 라인을 형성한 후 플로팅 게이트(12) 라인을 형성한다. 이때, 필드산화막(10)이 형성됨에 따라 반도체 기판상에는 엑티브(active)영역(11)이 정의되고, 플로팅 게이트(12)는 엑티브영역(11)에 형성되되 필드산화막 (21)과 일부 중첩되게 형성된다.Referring to FIG. 1A, after forming a field oxide film 10 line on a semiconductor substrate, a floating gate 12 line is formed. In this case, as the field oxide film 10 is formed, an active region 11 is defined on the semiconductor substrate, and the floating gate 12 is formed in the active region 11 but partially overlaps the field oxide film 21. do.
상기에서, 필드산화막(10) 라인형태로 형성하고 소오스를 접합부로 이용해서공동으로 묶는 기술을 사용하는 경우 소오스 영역에 형성된 필드산화막(10)을 제거하기 위해서 자기정렬 소오스(Self Align Source;SAS) 식각공정을 실시하게 되는데 소오스 영역의 필드산화막(10) 만을 게이트 식각이후에 정교한 마스크 공정이 필요하다.In the above description, in the case of using the technique of forming the field oxide film 10 in the form of a line and jointly using the source as a junction, the self-aligned source (SAS) is removed to remove the field oxide film 10 formed in the source region. An etching process is performed, and a sophisticated mask process is required after only the field oxide film 10 in the source region is etched.
도 1b를 참조하면, 플로팅 게이트(12)를 포함한 전체 상부면에 ONO막, 콘트롤 게이트용 폴리실리콘막, 텅스텐 실리사이드막 및 반사방지막을 순차적으로 증착한 후 식각공정을 실시하여 게이트(13)를 형성한다. 이때, 게이트(13) 이외의 영역은 모두 개방된 상태이다.Referring to FIG. 1B, the gate 13 is formed by sequentially depositing an ONO film, a control silicon polysilicon film, a tungsten silicide film, and an anti-reflection film on the entire upper surface including the floating gate 12. do. At this time, all regions other than the gate 13 are open.
도 1c를 참조하면, 엑티브 영역(11)의 드레인에 금속 콘택(14)을 형성한다.Referring to FIG. 1C, the metal contact 14 is formed in the drain of the active region 11.
상술한 바와같이, 종래 플래쉬 메모리 소자를 형성하는 과정에서 소자의 드레인 접합부와 소오스 접합부는 서로 다른 구조를 갖게 되는데 이를 위해서는 서로 다른과정의 공정을 진행하거나 소오스 접합부를 2 차에 걸친 이온 주입공정을 실시하여야 함으로 공정이 늘어나는 문제점이 있다.As described above, in the process of forming a flash memory device, the drain junction and the source junction of the device have different structures. To this end, different processes may be performed or the source junction may be subjected to ion implantation in two steps. There is a problem in that the process is increased.
따라서, 본 발명은 플래쉬 메모리 소자의 커플링 비 (Coupling ratio)를 개선 시킬 수 있고 공정 스템을 감소 시켜 경제적 효과가 있는 저 전렬용 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a flash memory device for a low heat transfer, which can improve the coupling ratio of a flash memory device and reduce a process stem, thereby having an economic effect.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 필드산화막이 형성된 반도체 기판 상에 터널산화막 및 플로팅 게이트를 제 1 감광막 패턴을 이용한 식각공정으로 형성한 후 감광막 패턴을 마스크로 이용하여 상기 반도체 기판에 드레인 이온주입공정을 실시하여 드레인 접합부를 형성하는 단계; 상기 제 1 감광막 패턴을 제거한 후 전체상부면에 ONO막, 콘트롤 게이트용 폴리실리콘막, 텅스텐 실리사이드막 및 반사방지막을 순차적으로 증착한 후 식각공정으로 게이트를 형성하되 소오스 영역은 완전히 개방하고 드레인 영역은 상기 필드산화막 영역에만 개방되도록 식각하는 단계; 상기 개방된 소오스 영역에 이온주입공정으로 소오스 접합부를 형성한 후 전체 상부면에 IPO막 및 BPSG막을 증착한 후 엑티브 영역의 드레인이 노출되도록 콘택 홀을 형성하는 단계; 및 상기 콘택 홀에 비트라인용 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.In the method of manufacturing a flash memory device according to the present invention for achieving the above object, a tunnel oxide film and a floating gate are formed on an semiconductor substrate on which a field oxide film is formed by an etching process using a first photoresist pattern, and then the photoresist pattern is used as a mask. Performing a drain ion implantation process on the semiconductor substrate to form a drain junction; After the first photoresist pattern is removed, an ONO film, a control gate polysilicon film, a tungsten silicide film, and an antireflection film are sequentially deposited on the entire upper surface thereof, and a gate is formed by an etching process, but the source region is completely opened and the drain region is Etching to open only the field oxide layer; Forming a source junction in the open source region by an ion implantation process, depositing an IPO film and a BPSG film on the entire upper surface, and forming a contact hole to expose a drain of the active region; And forming a bit line metal line in the contact hole.
도 1a 내지 도 1c는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위한 레이아웃도.1A to 1C are layout views illustrating a method of manufacturing a conventional flash memory device.
도 2a 내지 도 2c는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 레이아웃도.2A to 2C are layout views illustrating a method of manufacturing a flash memory device according to the present invention.
도 3a 내지 도 3f는 도 2a 내지 도 2c의 A-A' 를 절취한 소자의 단면도.3A to 3F are cross-sectional views of a device taken along the line AA ′ of FIGS. 2A to 2C.
〈도면의 주요 부분에 대한 부호 설명〉<Description of Signs of Major Parts of Drawings>
10 및 21 : 필드산화막 11 및 100 : 엑티브 영역10 and 21: field oxide films 11 and 100: active region
12 및 33 : 플로팅 게이트 13 및 50 : 게이트12 and 33: floating gate 13 and 50: gate
14 및 25 : 콘택 플러그 31 : 반도체 기판14 and 25: contact plug 31: semiconductor substrate
32 : 터널산화막 34 : 제 1 감광막 패턴32: tunnel oxide film 34: first photosensitive film pattern
35 : 드레인 36 : ONO막35 drain 36 ONO film
37 : 콘트롤 게이트용 폴리실리콘막 38 : 텅스텐 실리사이드막37 polysilicon film for control gate 38 tungsten silicide film
39 : 반사방지막 40 : 제 2 감광막 패턴39: antireflection film 40: second photosensitive film pattern
41 : 소오스 42 : IPO막 및 BPSG막41 source 42: IPO film and BPSG film
43 : 콘택 홀 44 : 절연스페이서43: contact hole 44: insulation spacer
45 : 금속배선45: metal wiring
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 레이아웃(Layout)도이다.2A to 2C are layout views illustrating a method of manufacturing a flash memory device according to the present invention.
도 2a를 참조하면, ISO마스크를 이용하여 반도체 기판상에 필드산화막(21)을형성한 후 플로팅 게이트(33)를 형성하고, 이온주입공정으로 드레인을 형성한다.Referring to FIG. 2A, after forming a field oxide film 21 on a semiconductor substrate using an ISO mask, a floating gate 33 is formed and a drain is formed by an ion implantation process.
이때, 필드산화막(21)이 형성됨에 따라 반도체 기판상에는 엑티브(active)영역(100)이 정의되고, 플로팅 게이트(33)는 엑티브영역(100)에 형성되되 필드산화막 (21)과 일부 중첩되게 형성된다.In this case, as the field oxide film 21 is formed, an active region 100 is defined on the semiconductor substrate, and the floating gate 33 is formed in the active region 100 but partially overlaps the field oxide film 21. do.
도 2b를 참조하면, 플로팅 게이트(23)를 포함한 전체 상부면에 ONO막, 콘트롤 게이트용 폴리실리콘막, 텅스텐 실리사이드막 및 반사방지막을 순차적으로 증착한 후 식각공정을 실시하여 게이트(50)를 형성한다. 이때, 드레인 영역은 완전히 노출되도록 식각되지 않고 게이트(50) 사이에 절연을 위하여 필드산화막(21)영역에만 노출되도록 식각되어 진다.Referring to FIG. 2B, the gate 50 is formed by sequentially depositing an ONO film, a control silicon polysilicon film, a tungsten silicide film, and an antireflection film on the entire upper surface including the floating gate 23. do. In this case, the drain region is not etched to be completely exposed, but is etched to be exposed only to the field oxide film 21 region for insulation between the gate 50.
도 2c를 참조하면, 게이트(50)와 금속배선간 절연을 위하여 전체 상부면에 IPO막 및 BPSG막(도시않됨)을 증착한 후 엑티브 영역(100)의 드레인이 노출되도록 콘택 홀을 형성한 후 콘택 홀이 매립되도록 콘택 플러그(25)를 형성한다.Referring to FIG. 2C, after the IPO film and the BPSG film (not shown) are deposited on the entire upper surface to insulate the gate 50 from the metal wiring, the contact hole is formed to expose the drain of the active region 100. The contact plug 25 is formed to fill the contact hole.
도 3a 내지 도 3f는 도 2c의 A-A' 를 절취한 소자의 단면도로서, 도 2a 내지 도 2c에 도시되지 않는 부분을 더욱 상세히 설명하면 다음과 같다.3A to 3F are cross-sectional views of a device taken along the line A-A 'of FIG. 2C, and will be described in more detail below with reference to FIG. 2A to FIG. 2C.
도 3a를 참조하면, 필드산화막(도시않됨)이 형성된 반도체 기판(31) 상에 터널산화막(32) 및 플로팅 게이트(33)를 제 1 감광막 패턴(34)을 이용한 식각공정으로 형성한 후 제 1 감광막 패턴(34)을 마스크로 반도체 기판(31)에 드레인 이온주입공정을 실시하여 드레인(35)을 형성한다.Referring to FIG. 3A, the tunnel oxide film 32 and the floating gate 33 are formed on the semiconductor substrate 31 on which the field oxide film (not shown) is formed by an etching process using the first photoresist film pattern 34, and then the first film is formed. The drain 35 is formed by performing a drain ion implantation process on the semiconductor substrate 31 using the photosensitive film pattern 34 as a mask.
도 3b를 참조하면, 제1 감광막 패턴(34)을 제거한 후 전체상부면에 ONO막(36), 콘트롤 게이트용 폴리실리콘막(37), 텅스텐 실리사이드막(38) 및 반사방지막(39)을 순차적으로 증착한다.Referring to FIG. 3B, after the first photoresist layer pattern 34 is removed, the ONO layer 36, the polysilicon layer 37 for the control gate, the tungsten silicide layer 38, and the anti-reflection layer 39 are sequentially disposed on the entire upper surface. To be deposited.
도 3c를 참조하면, 제 2 감광막 패턴(40)을 이용한 식각공정으로 게이트(50)를 형성한다. 이때, 드레인(35) 영역은 완전히 노출되도록 식각되지 않고 게이트 (50) 사이에 절연을 위하여 필드산화막(도시않됨)영역에만 노출되도록 식각되어 진다.Referring to FIG. 3C, the gate 50 is formed by an etching process using the second photoresist pattern 40. In this case, the drain 35 region is not etched to be completely exposed, but is etched to be exposed only to a field oxide film (not shown) region for insulation between the gate 50.
도 3d를 참조하면, 제 2 감광막 패턴(40)을 제거한 후 소오스 이온주입공정으로 소오스(41)를 형성한다.Referring to FIG. 3D, the source 41 is formed by a source ion implantation process after removing the second photoresist layer pattern 40.
상기에서, 소자의 소오스(41) 영역은 게이트(50) 식각공정시 노출되고, 드레인(35) 영역은 필드산화막 영역에만 노출된다. 종래 플래쉬 메모리 소자에서 소오스 영역을 오픈(Ofen)하기 위해서 정교한 마스크 공정이 요구되나, 본 발명은 소오스 영역만 이온주입하거나 또는 소오스 접합부로 공동 소오스를 형성하기 위해서 소오스 영역의 필드산화막을 식각하는 자기정렬 소오스(Self align source)을 할 경우에도 게이트 형성공정 이후의 노출된 드레인 영역이 좁으므로 사진 마스크 공정 마진이 충분함으로 안전한 공정을 진행할 수 있다.In the above, the source 41 region of the device is exposed during the etching process of the gate 50, and the drain 35 region is exposed only to the field oxide region. A sophisticated mask process is required to open the source region in a conventional flash memory device. However, the present invention provides a self-alignment method of ion implanting only the source region or etching a field oxide film of the source region to form a common source at the source junction. In the case of source alignment, the exposed drain region after the gate forming process is narrow, so that the margin of the photo mask process is sufficient, so that the safe process can be performed.
도 3e를 참조하면, 게이트(50)와 금속배선간 절연을 위하여 전체 상부면에 IPO막 및 BPSG막(42)을 증착한 후 엑티브 영역의 드레인(35)이 노출되도록 콘택 홀(43)을 형성한다. 이때, 게이트(50)의 콘트롤 게이트(37)가 콘택 홀(43) 측부에서 노출된다.Referring to FIG. 3E, after the IPO film and the BPSG film 42 are deposited on the entire upper surface to insulate the gate 50 from the metal wiring, the contact hole 43 is formed to expose the drain 35 of the active region. do. At this time, the control gate 37 of the gate 50 is exposed at the contact hole 43 side.
도 3f를 참조하면, 게이트(50)의 콘트롤 게이트(37)와 금속 배선간의 절연을 위하여 절연층을 형성한 후 전면식각공정으로 콘택 홀(43) 측부에 절연스페이서(44)를 형성한다. 콘택 홀(43)을 포함한 전체상부면에 비트라인용 금속 배선(45)을 형성한다.Referring to FIG. 3F, an insulating layer 44 is formed on the side of the contact hole 43 by an entire surface etching process after forming an insulating layer for insulation between the control gate 37 of the gate 50 and the metal wiring. The bit line metal wiring 45 is formed on the whole upper surface including the contact hole 43.
상술한 바와같이 본 발명은 일반적으로 플래쉬 메모리 소자에서는 드레인과 소오스 접합부를 서로 비대칭으로 만들어지기 때문에 소오스와 드레인의 이온주입공정을 개별적으로 진행하거나 또는 2차에 걸친 이온주입공정을 하여야 하는데 본 발명은 플로팅게이트 형성 이후에 감광막의 제거없이 바로 드레인 접합부를 진행하여 공정 스텝을 줄이는 효과가 있고 또한, 플래쉬 메모리 소자에서 중요한 요소인 커플링 비가 증가되도록 드레인 영역까지 콘트롤 게이트를 넓혀 형성하여 저전력의 플래쉬 메모리 소자를 만들수 있다.As described above, in the present invention, since the drain and the source junction are generally made asymmetrically in the flash memory device, the ion implantation process of the source and the drain should be performed separately or the ion implantation process of the second stage should be performed. Low-power flash memory device is formed by extending the control gate to the drain region to increase the coupling ratio, which is an important factor in the flash memory device, by reducing the process step by directly proceeding the drain junction without removing the photoresist film after forming the floating gate. You can make
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