KR100323873B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 종래 플래쉬 메모리 소자의 제조방법은 플로팅 게이트 상에 절연막인 ONO막을 형성한 후 콘트롤 게이트를 형성하는 방식을 취하고 있다. 이러한 방식을 사용할 경우 게이트 라인의 단면을 보면 플로팅 게이트와 콘트롤 게이트의 크기가 같게 된다. 이렇게 됨으로 인해서 일반적으로 플래쉬 메모리 소자에서 중요시되는 콘트롤 게이트에 인가된 전압이 플로팅 게이트에 전해지는 비율인 커플링 비가 어느 한계를 갖게 된다. 또한 이를 개선하기 위해서 제조공정을 변경하는 경우 공정이 어려워 질 뿐만 아니라 공정이 늘어나게 되는 단점이 있다. 따라서, 본 발명은 커플링 비 (Coupling ratio)를 개선시키기 위해서 드레인 접합부 영역까지 콘트롤 게이트의 넓이를 증가시키고 또한, 플로팅게이트 형성 이후에 감광막의 제거없이 바로 드레인 접합부를 형성함으로 공정 스텝을 줄일수 있는 저 전렬용 플래쉬 메모리 소자의 제조 방법을 제공하고자 한다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 커플링 비 (Coupling ratio)를 개선하고 공정 스템을 감소 시킬 수 있는 저 전렬용 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
종래 스택형 플래쉬 메모리 소자의 제조방법은 플로팅 게이트 상에 절연막인 ONO막을 형성한 후 콘트롤 게이트를 형성하는 방식을 취하고 있다. 이러한 방식을 사용할 경우 게이트 라인의 단면을 보면 플로팅 게이트와 콘트롤 게이트의 크기가 같게 된다. 이렇게 됨으로 인해서 일반적으로 플래쉬 메모리 소자에서 중요시되는 콘트롤 게이트에 인가된 전압이 플로팅 게이트에 전해지는 비율인 커플링 비가 어느 한계를 갖게 된다. 또한 이를 개선하기 위해서 제조공정을 변경하는 경우 공정이 어려워 질 뿐만 아니라 공정이 늘어나게 되는 단점이 있다.
종래 플래쉬 메모리 소자의 제조방법을 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판에 필드산화막(10) 라인을 형성한 후 플로팅 게이트(12) 라인을 형성한다. 이때, 필드산화막(10)이 형성됨에 따라 반도체 기판상에는 엑티브(active)영역(11)이 정의되고, 플로팅 게이트(12)는 엑티브영역(11)에 형성되되 필드산화막 (21)과 일부 중첩되게 형성된다.
상기에서, 필드산화막(10) 라인형태로 형성하고 소오스를 접합부로 이용해서공동으로 묶는 기술을 사용하는 경우 소오스 영역에 형성된 필드산화막(10)을 제거하기 위해서 자기정렬 소오스(Self Align Source;SAS) 식각공정을 실시하게 되는데 소오스 영역의 필드산화막(10) 만을 게이트 식각이후에 정교한 마스크 공정이 필요하다.
도 1b를 참조하면, 플로팅 게이트(12)를 포함한 전체 상부면에 ONO막, 콘트롤 게이트용 폴리실리콘막, 텅스텐 실리사이드막 및 반사방지막을 순차적으로 증착한 후 식각공정을 실시하여 게이트(13)를 형성한다. 이때, 게이트(13) 이외의 영역은 모두 개방된 상태이다.
도 1c를 참조하면, 엑티브 영역(11)의 드레인에 금속 콘택(14)을 형성한다.
상술한 바와같이, 종래 플래쉬 메모리 소자를 형성하는 과정에서 소자의 드레인 접합부와 소오스 접합부는 서로 다른 구조를 갖게 되는데 이를 위해서는 서로 다른과정의 공정을 진행하거나 소오스 접합부를 2 차에 걸친 이온 주입공정을 실시하여야 함으로 공정이 늘어나는 문제점이 있다.
따라서, 본 발명은 플래쉬 메모리 소자의 커플링 비 (Coupling ratio)를 개선 시킬 수 있고 공정 스템을 감소 시켜 경제적 효과가 있는 저 전렬용 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 필드산화막이 형성된 반도체 기판 상에 터널산화막 및 플로팅 게이트를 제 1 감광막 패턴을 이용한 식각공정으로 형성한 후 감광막 패턴을 마스크로 이용하여 상기 반도체 기판에 드레인 이온주입공정을 실시하여 드레인 접합부를 형성하는 단계; 상기 제 1 감광막 패턴을 제거한 후 전체상부면에 ONO막, 콘트롤 게이트용 폴리실리콘막, 텅스텐 실리사이드막 및 반사방지막을 순차적으로 증착한 후 식각공정으로 게이트를 형성하되 소오스 영역은 완전히 개방하고 드레인 영역은 상기 필드산화막 영역에만 개방되도록 식각하는 단계; 상기 개방된 소오스 영역에 이온주입공정으로 소오스 접합부를 형성한 후 전체 상부면에 IPO막 및 BPSG막을 증착한 후 엑티브 영역의 드레인이 노출되도록 콘택 홀을 형성하는 단계; 및 상기 콘택 홀에 비트라인용 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위한 레이아웃도.
도 2a 내지 도 2c는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 레이아웃도.
도 3a 내지 도 3f는 도 2a 내지 도 2c의 A-A' 를 절취한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
10 및 21 : 필드산화막 11 및 100 : 엑티브 영역
12 및 33 : 플로팅 게이트 13 및 50 : 게이트
14 및 25 : 콘택 플러그 31 : 반도체 기판
32 : 터널산화막 34 : 제 1 감광막 패턴
35 : 드레인 36 : ONO막
37 : 콘트롤 게이트용 폴리실리콘막 38 : 텅스텐 실리사이드막
39 : 반사방지막 40 : 제 2 감광막 패턴
41 : 소오스 42 : IPO막 및 BPSG막
43 : 콘택 홀 44 : 절연스페이서
45 : 금속배선
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 레이아웃(Layout)도이다.
도 2a를 참조하면, ISO마스크를 이용하여 반도체 기판상에 필드산화막(21)을형성한 후 플로팅 게이트(33)를 형성하고, 이온주입공정으로 드레인을 형성한다.
이때, 필드산화막(21)이 형성됨에 따라 반도체 기판상에는 엑티브(active)영역(100)이 정의되고, 플로팅 게이트(33)는 엑티브영역(100)에 형성되되 필드산화막 (21)과 일부 중첩되게 형성된다.
도 2b를 참조하면, 플로팅 게이트(23)를 포함한 전체 상부면에 ONO막, 콘트롤 게이트용 폴리실리콘막, 텅스텐 실리사이드막 및 반사방지막을 순차적으로 증착한 후 식각공정을 실시하여 게이트(50)를 형성한다. 이때, 드레인 영역은 완전히 노출되도록 식각되지 않고 게이트(50) 사이에 절연을 위하여 필드산화막(21)영역에만 노출되도록 식각되어 진다.
도 2c를 참조하면, 게이트(50)와 금속배선간 절연을 위하여 전체 상부면에 IPO막 및 BPSG막(도시않됨)을 증착한 후 엑티브 영역(100)의 드레인이 노출되도록 콘택 홀을 형성한 후 콘택 홀이 매립되도록 콘택 플러그(25)를 형성한다.
도 3a 내지 도 3f는 도 2c의 A-A' 를 절취한 소자의 단면도로서, 도 2a 내지 도 2c에 도시되지 않는 부분을 더욱 상세히 설명하면 다음과 같다.
도 3a를 참조하면, 필드산화막(도시않됨)이 형성된 반도체 기판(31) 상에 터널산화막(32) 및 플로팅 게이트(33)를 제 1 감광막 패턴(34)을 이용한 식각공정으로 형성한 후 제 1 감광막 패턴(34)을 마스크로 반도체 기판(31)에 드레인 이온주입공정을 실시하여 드레인(35)을 형성한다.
도 3b를 참조하면, 제1 감광막 패턴(34)을 제거한 후 전체상부면에 ONO막(36), 콘트롤 게이트용 폴리실리콘막(37), 텅스텐 실리사이드막(38) 및 반사방지막(39)을 순차적으로 증착한다.
도 3c를 참조하면, 제 2 감광막 패턴(40)을 이용한 식각공정으로 게이트(50)를 형성한다. 이때, 드레인(35) 영역은 완전히 노출되도록 식각되지 않고 게이트 (50) 사이에 절연을 위하여 필드산화막(도시않됨)영역에만 노출되도록 식각되어 진다.
도 3d를 참조하면, 제 2 감광막 패턴(40)을 제거한 후 소오스 이온주입공정으로 소오스(41)를 형성한다.
상기에서, 소자의 소오스(41) 영역은 게이트(50) 식각공정시 노출되고, 드레인(35) 영역은 필드산화막 영역에만 노출된다. 종래 플래쉬 메모리 소자에서 소오스 영역을 오픈(Ofen)하기 위해서 정교한 마스크 공정이 요구되나, 본 발명은 소오스 영역만 이온주입하거나 또는 소오스 접합부로 공동 소오스를 형성하기 위해서 소오스 영역의 필드산화막을 식각하는 자기정렬 소오스(Self align source)을 할 경우에도 게이트 형성공정 이후의 노출된 드레인 영역이 좁으므로 사진 마스크 공정 마진이 충분함으로 안전한 공정을 진행할 수 있다.
도 3e를 참조하면, 게이트(50)와 금속배선간 절연을 위하여 전체 상부면에 IPO막 및 BPSG막(42)을 증착한 후 엑티브 영역의 드레인(35)이 노출되도록 콘택 홀(43)을 형성한다. 이때, 게이트(50)의 콘트롤 게이트(37)가 콘택 홀(43) 측부에서 노출된다.
도 3f를 참조하면, 게이트(50)의 콘트롤 게이트(37)와 금속 배선간의 절연을 위하여 절연층을 형성한 후 전면식각공정으로 콘택 홀(43) 측부에 절연스페이서(44)를 형성한다. 콘택 홀(43)을 포함한 전체상부면에 비트라인용 금속 배선(45)을 형성한다.
상술한 바와같이 본 발명은 일반적으로 플래쉬 메모리 소자에서는 드레인과 소오스 접합부를 서로 비대칭으로 만들어지기 때문에 소오스와 드레인의 이온주입공정을 개별적으로 진행하거나 또는 2차에 걸친 이온주입공정을 하여야 하는데 본 발명은 플로팅게이트 형성 이후에 감광막의 제거없이 바로 드레인 접합부를 진행하여 공정 스텝을 줄이는 효과가 있고 또한, 플래쉬 메모리 소자에서 중요한 요소인 커플링 비가 증가되도록 드레인 영역까지 콘트롤 게이트를 넓혀 형성하여 저전력의 플래쉬 메모리 소자를 만들수 있다.
Claims (2)
- 필드산화막이 형성된 반도체 기판 상에 터널산화막 및 플로팅 게이트를 제 1 감광막 패턴을 이용한 식각공정으로 형성한 후 감광막 패턴을 마스크로 이용하여 상기 반도체 기판에 드레인 이온주입공정을 실시하여 드레인 접합부를 형성하는 단계;상기 제 1 감광막 패턴을 제거한 후 전체상부면에 ONO막, 콘트롤 게이트용 폴리실리콘막, 텅스텐 실리사이드막 및 반사방지막을 순차적으로 증착한 후 식각공정으로 게이트를 형성하되 소오스 영역은 완전히 개방하고 드레인 영역은 상기 필드산화막 영역에만 개방되도록 식각하는 단계;상기 개방된 소오스 영역에 이온주입공정으로 소오스 접합부를 형성한 후 전체 상부면에 층간절연막을 증착한 후 엑티브 영역의 드레인이 노출되도록 콘택 홀을 형성하는 단계; 및상기 콘택 홀에 비트라인용 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 콘택 홀 측부에 콘택 홀 측부에 절연 스페이서를 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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