KR100323767B1 - Frame Synchronization Maintenance Method - Google Patents

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Abstract

차세대 이동 통신 시스템에 있어서, 특히 광대역 코드 분할 다중 접속 방식(이하, W-CDMA 라 약칭함)의 차세대 이동 통신 시스템에서 최적의 파일럿 심볼 패턴을 사용한 프레임 동기 유지 방법에 관한 것으로, 사용자측(UE)과 네트워크측간에 통신 채널에 대한 프레임 동기를 유지함에 있어서, 상기 통신 채널에 대한 칩 동기를 획득하는 단계와, 상기 칩 동기가 획득됨에 따라, 상기 칩 동기를 이용하여 프레임 동기를 획득하는 단계와, 상기 획득된 프레임 동기의 유지 여부를 확인하는 단계와, 상기 프레임 동기가 어긋난 경우, 각각의 파일럿 시퀀스가 상관 주기에서 정합된 지점에서는 최대의 상관 값을 갖고, 상관 주기 중간 지점에서 부호가 다른 최대의 상관 값을 가지는 파일럿 패턴을 이용하여 프레임 동기를 회복하는 단계로 포함하여 이루어진다.In the next generation mobile communication system, in particular, a method for maintaining frame synchronization using an optimal pilot symbol pattern in a next generation mobile communication system of a wideband code division multiple access method (hereinafter, abbreviated as W-CDMA), In maintaining frame synchronization for a communication channel between network sides, acquiring chip synchronization for the communication channel, acquiring frame synchronization using the chip synchronization as the chip synchronization is obtained, and Checking whether or not the obtained frame synchronization is maintained; and when the frame synchronization is misaligned, the maximum correlation has a maximum correlation value at the point where each pilot sequence is matched in the correlation period and has a different sign at the middle point And recovering frame synchronization by using a pilot pattern having a value.

Description

프레임 동기 유지 방법{Frame Synchronization Maintenance Method}Frame Synchronization Maintenance Method

본 발명은 차세대 이동 통신 시스템에 관한 것으로, 특히 W-CDMA 차세대 이동 통신 시스템에서 최적의 파일럿 심볼 패턴을 사용하여 프레임 동기를 확인한 후 동기를 유지하는 방법에 관한 것이다.The present invention relates to a next generation mobile communication system, and more particularly, to a method of maintaining frame synchronization after checking frame synchronization using an optimal pilot symbol pattern in a W-CDMA next generation mobile communication system.

최근 일본의 ARIB, 유럽의 ETSI, 미국의 T1, 한국의 TTA 및 일본의 TTC는 음성, 영상 및 데이터와 같은 멀티미디어를 서비스하는 기존 이동 통신 세계화 시스템(GSM : Grobal System for Mobile Communications)의 코어 네트워크와 무선 접속 기술을 기본으로 한 보다 진화된 차세대 이동 통신 시스템을 구상하였다.Recently, ARIB in Japan, ETSI in Europe, T1 in the US, TTA in Korea, and TTC in Japan are the core networks of existing mobile communication globalization systems (GSMs) that provide multimedia services such as voice, video and data. The next generation of mobile communication system based on wireless access technology was envisioned.

진화된 차세대 이동 통신 시스템에 대한 기술적인 명세를 제시하기 위하여 이들은 공동 연구에 동의하였으며, 이를 위한 프로젝트를 3세대 공동 프로젝트(Third Generation Partnership Project ; 이하, 3GPP 라 약칭함)라 하였다.In order to present technical specifications for the next generation evolved mobile communication system, they agreed to joint research, and the project for this was called Third Generation Partnership Project (hereinafter abbreviated as 3GPP).

3GPP는 크게 다음의 세 가지 기술 연구 영역을 포함한다.3GPP includes three major technical research areas.

첫 째, 3GPP 시스템 및 서비스 부문이다, 이는 3GPP 명세를 근거로 한 시스템의 구조 및 서비스 능력에 대한 연구를 하는 부문이다.The first is the 3GPP system and service sector, which is a study of the structure and service capabilities of the system based on the 3GPP specification.

둘 째, 범지구 무선 접속 네트워크(UTRAN : Universal Terrestrial Radio Access Network)에 대한 연구 부문이다, 여기서 범지구 무선 접속 네트워크(UTRAN)는 주파수 분할 듀플렉스(FDD : Frequency Division Duplex) 모드에 따르는 W-CDMA와 시간 분할 듀플렉스(TDD : Time Division Duplex) 모드에 따르는 TD-CDMA를 적용한 무선 접속 네트워크(RAN : Radio Access Network)이다.Second, it is a research area for Universal Terrestrial Radio Access Network (UTRAN), where the Universal Terrestrial Radio Access Network (UTRAN) is based on W-CDMA according to Frequency Division Duplex (FDD) mode. Radio Access Network (RAN) using TD-CDMA according to Time Division Duplex (TDD) mode.

세 째, 2세대의 이동 통신 세계화 시스템(GSM)에서 진화되어 이동성 관리 및 전세계적 로밍(Global roaming)과 같은 3세대 네트워킹 능력을 갖는 코어 네트워크(Core network)에 대한 연구 부문이다.Third, it is a research section for core network that has evolved from the second generation mobile communication globalization system (GSM) and has third generation networking capability such as mobility management and global roaming.

상기한 3GPP의 기술 연구 부문들 중에서 범지구 무선 접속 네트워크(UTRAN)에 대한 연구 부문에서는 전송 채널(Transport channel)과 물리 채널(Physical channel)에 대한 정의 및 이에 대한 설명을 기술하고 있다.In the above-described technical research divisions of 3GPP, a research section for a global radio access network (UTRAN) describes definitions and descriptions of a transport channel and a physical channel.

물리 채널에는 상향 링크 및 하향 링크에 전용 물리 채널(DPCH : Dedicated Physical Channel)을 사용하며, 이 전용 물리 채널(DPCH)은 일반적으로 슈퍼 프레임(Superframes), 무선 프레임(Radio frames) 및 타임 슬롯(Timeslots)의 3개의 계층 구조로 이루어진다.Dedicated Physical Channels (DPCHs) are used for uplinks and downlinks for physical channels, which are typically Superframes, Radio frames, and Timeslots. ) Consists of three hierarchical structures.

3GPP 무선 접속 네트워크(RAN) 규격에서는 슈퍼 프레임(Superframe)을 720ms 주기를 갖는 최대 프레임 단위로 규정하고 있으며, 시스템 프레임수에서 볼 때 하나의 슈퍼 프레임은 72개의 무선 프레임으로 구성된다.In the 3GPP radio access network (RAN) standard, a superframe is defined in a maximum frame unit having a 720ms period, and one superframe consists of 72 radio frames in terms of the number of system frames.

무선 프레임은 16개의 타임 슬롯으로 구성되며, 각 타임 슬롯은 전용 물리 채널(DPCH)에 따른 해당 정보 비트들을 갖는 필드들로 구성된다.A radio frame consists of 16 time slots, each time slot consisting of fields with corresponding information bits according to a dedicated physical channel (DPCH).

도 1 은 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크 전용 물리 채널(DPCH)의 구조를 나타낸 도면이다.1 is a diagram illustrating a structure of an uplink dedicated physical channel (DPCH) according to a 3GPP radio access network (RAN) standard.

도 1 에서, 상향 링크 전용 물리 채널(DPCH)은 두 가지 타입이 있는데, 이는 전용 물리 데이터 채널(DPDCH)과 전용 물리 제어 채널(DPCCH)이다.In FIG. 1, there are two types of uplink dedicated physical channels (DPCHs), a dedicated physical data channel (DPDCH) and a dedicated physical control channel (DPCCH).

이들 상향 링크 전용 물리 채널(DPCH) 중에서 전용 물리 데이터 채널(DPDCH)은 전용 데이터를 전달하기 위한 것이며, 나머지 전용 물리 제어 채널(DPCCH)은 제어 정보를 전달하기 위한 것이다.Of these uplink dedicated physical channels (DPCH), a dedicated physical data channel (DPDCH) is for carrying dedicated data, and the other dedicated physical control channel (DPCCH) is for carrying control information.

제어 정보를 전달하는 전용 물리 제어 채널(DPCCH)은 파일럿 필드(Pilot)(1), 전송 포맷 결합 표시자 필드(TFCI)(2), 피이드백 정보 필드(FBI)(3) 및 전송 전력 제어 필드(TPC)(4)와 같은 여러 개의 필드로 구성된다.Dedicated Physical Control Channels (DPCCHs) that carry control information include pilot fields (1), transport format combination indicator fields (TFCI) (2), feedback information fields (FBI) (3) and transmit power control fields. It consists of several fields such as (TPC) (4).

여기서 전송 포맷 결합 표시자 필드(TFCI)(2)는 다수 서비스를 동시에 제공할 수 있도록 지원하며, 이 전송 포맷 결합 표시자 필드(TFCI)(2)가 포함되어 있지 않으면 고정 레이트 서비스(Fixed-rate service)임을 의미하게 된다.Here, the transport format combined indicator field (TFCI) (2) supports the provision of multiple services at the same time, and if this transport format combined indicator field (TFCI) (2) is not included, fixed-rate service (Fixed-rate) service).

또한 파일럿 필드(Pilot)(1)에는 코히어런트 검출(Coherent detection)을 위한 채널 추정(channel estimation)을 지원하는 파일럿 비트가 포함되어 있는데, 대개 6비트 또는 8비트의 파일럿 비트를 포함한다.In addition, the pilot field (Pilot) 1 includes pilot bits for supporting channel estimation for coherent detection, and usually includes 6-bit or 8-bit pilot bits.

다음의 표 1 은 상향 링크 전용 물리 제어 채널(DPCCH)에 대한 여러 채널 정보를 나타낸 것으로, 채널 비트 레이트 및 채널 심볼 레이트는 확산(spreading) 바로 전의 레이트이다.Table 1 below shows various channel information for an uplink dedicated physical control channel (DPCCH), where the channel bit rate and channel symbol rate are just prior to spreading.

채널 비트 레이트(Kbps)Channel Bit Rate (Kbps) 채널 심볼 레이트(Ksps)Channel symbol rate (Ksps) 확산 인자(Spread-ing Factor)Spread-ing Factor 프레임당 비트수(bits/frame)Bits per frame 슬롯당 비트수(bits/slots)Bits per slot (bits / slots) 파일럿 비트수(Pilot bits)Pilot bits 전송 전력 제어 비트수(TPC bits)Transmit Power Control Bits (TPC bits) 전송 포맷 결합 표시자 비트수(TFCI bits)Transport Format Combination Indicator Bits (TFCI bits) 1616 1616 256256 160160 1010 66 22 22 1616 1616 256256 160160 1010 88 22 00

표 2에는 상향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 비트 패턴을 나타낸 것으로, 한 슬롯을 구성하는 6비트 내지 8비트의 파일럿 비트 패턴을 나타내었다.Table 2 shows the pilot bit patterns of the uplink dedicated physical control channel (DPCCH), and shows the 6- to 8-bit pilot bit patterns constituting one slot.

상기한 표 2에서 전체 파일럿 비트 중 음영 부분이 프레임 동기를 위해 사용되는 것이며, 이를 제외한 다른 부분의 파일럿 비트는 '1'의 값을 갖는다.In Table 2, the shaded portion of all pilot bits is used for frame synchronization, and the pilot bits of other portions except this have a value of '1'.

즉, 각 슬롯의 파일럿 비트가 6비트인 경우에는 비트#1(FC1), 비트#2(FC2), 비트#4(FC3), 비트#5(FC4)가 프레임 동기에 사용되며, 또한 각 슬롯의 파일럿 비트가 8비트인 경우에는 비트#1(FC1), 비트#3(FC2), 비트#5(FC3), 비트#7(FC4)이 프레임 동기에 사용된다.That is, when the pilot bit of each slot is 6 bits, bits # 1 (FC1), bits # 2 (FC2), bits # 4 (FC3), and bits # 5 (FC4) are used for frame synchronization, and each slot When the pilot bits of 8 bits are 8 bits, bits # 1 (FC1), bits # 3 (FC2), bits # 5 (FC3), and bits # 7 (FC4) are used for frame synchronization.

따라서, 한 슬롯당 프레임 동기를 위해 사용되는 파일럿 비트는 각 슬롯의 파일럿 비트가 6비트 또는 8비트인 경우에서 모두 4비트가 사용된다.Therefore, the pilot bits used for frame synchronization per slot use all four bits when the pilot bits of each slot are 6 bits or 8 bits.

결국 하나의 무선 프레임이 16개의 타임 슬롯으로 이루어지므로, 한 프레임에서는 프레임 동기를 위해 사용되는 파일럿 비트수가 '64'인 것이다.After all, one radio frame is made up of 16 time slots, so that the number of pilot bits used for frame synchronization is '64' in one frame.

도 2 는 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크 전용 물리 채널(DPCH)에 대한 확산 및 스크램블을 위한 장치 구성을 나타낸 도면이다.FIG. 2 is a diagram illustrating an apparatus configuration for spreading and scramble for an uplink dedicated physical channel (DPCH) according to 3GPP radio access network (RAN) standard.

도 2 의 장치 구성은 상향 링크의 전용 물리 데이터 채널(DPDCH)과 전용 물리 제어 채널(DPCCH)이 각각 I채널 지류와 Q채널 지류로 맵핑되는 직교 위상 편이 변조(Quadrature Phase Shift Keying ; 이하, QPSK 라 약칭함)를 위한 것이다.The device configuration of FIG. 2 includes Quadrature Phase Shift Keying (QPSK) in which uplink dedicated physical data channel (DPDCH) and dedicated physical control channel (DPCCH) are mapped to I-channel and Q-channel feeders, respectively. Abbreviated).

확산(Spreading)은 각 채널 지류를 통하는 모든 심볼을 다수의 칩으로 전환시키는 작업으로, I채널 지류와 Q채널 지류는 각각 두 개의 서로 다른 직교 가변 확산 인자(OVSF : Orthogonal Variable Spreading Factor) 즉 서로 다른 채널화 코드(CD또는 CC)에 따른 칩율(Chip Rate)로 확산된다.Spreading is the process of converting all symbols through each channel feeder into multiple chips, where the I-channel and Q-channel feeders each have two different Orthogonal Variable Spreading Factors (OVSF) It is spread at a chip rate according to the channelization code (C D or C C ).

여기서, 각 채널 지류상의 심볼당 칩 수를 나타낸 것이 직교 가변 확산인자(OVSF)이다.Here, the orthogonal variable spreading factor (OVSF) represents the number of chips per symbol on each channel feeder.

확산된 이들 두 채널 지류는 합산되어 다시 특정한 복소 스크램블 코드(Complex Scrambling Code)인 CScramb에 의해 복소 스크램블 되며, 이후 실수부분(Real)과 허수부분(Imag)으로 분리되어 각각의 반송파에 실린 후 전송된다.These two channel feeders are then summed and complex scrambled by a specific complex scrambling code, C Scramb , which is then separated into a real part and an imaginary part, loaded on each carrier, and then transmitted. do.

이 때 상향 링크의 전용 물리 채널(DPCH)에 대한 복소 스크램블에 사용되는 코드는 긴 스크램블 코드(long scrambling code) 또는 짧은 스크램블 코드(short scrambling code)가 사용될 수 있다.In this case, a long scrambling code or a short scrambling code may be used as a code used for complex scramble for uplink dedicated physical channel (DPCH).

도 3 은 3GPP 무선 접속 네트워크(RAN) 규격에 따른 하향 링크 전용 물리 채널(DPCH)의 구조를 나타낸 도면이다.3 is a diagram illustrating a structure of a downlink dedicated physical channel (DPCH) according to the 3GPP radio access network (RAN) standard.

여기서 주목할 점은 상향 링크의 전용 물리 채널(DPCH)에서는 16Ksps의 고정 레이트(Fixed Rate)이므로, 파일럿 비트(또는 심볼)수가 6비트 혹은 8비트였다.It should be noted here that the number of pilot bits (or symbols) was 6 bits or 8 bits in the uplink dedicated physical channel (DPCH) because it is a fixed rate of 16 Ksps.

그러나, 하향 링크의 전용 물리 채널(DPCH)에서는 가변 레이트(Variable Rate)이므로, 다음에 설명할 표 3과 같은 파일럿 심볼 패턴을 갖는다.However, in the downlink dedicated physical channel (DPCH), since it is a variable rate, it has a pilot symbol pattern as shown in Table 3 below.

도 3에서 하향 링크 전용 물리 채널(DPCH)도 또한 도 1의 상향 링크 전용 물리 채널(DPCH)과 같이 전용 물리 데이터 채널(DPDCH)과 전용 물리 제어 채널(DPCCH)의 두 가지 타입을 갖는다.In FIG. 3, the downlink dedicated physical channel (DPCH) also has two types, such as the uplink dedicated physical channel (DPCH) of FIG. 1, a dedicated physical data channel (DPDCH) and a dedicated physical control channel (DPCCH).

이들 상향 링크 전용 물리 채널(DPCH) 중에서 전용 물리 데이터 채널(DPDCH)은 전용 데이터를 전달하기 위한 것이며, 나머지 전용 물리 제어 채널(DPCCH)은 제어 정보를 전달하기 위한 것이다.Of these uplink dedicated physical channels (DPCH), a dedicated physical data channel (DPDCH) is for carrying dedicated data, and the other dedicated physical control channel (DPCCH) is for carrying control information.

제어 정보를 전달하는 전용 물리 제어 채널(DPCCH)은 전송 포맷 결합 표시자 필드(TFCI)(10), 전송 전력 제어 필드(TPC)(12) 및 파일럿 필드(Pilot)(14)와 같은 여러 개의 필드로 구성된다.Dedicated Physical Control Channels (DPCCHs) that carry control information include several fields, such as transport format combining indicator field (TFCI) 10, transmit power control field (TPC) 12, and pilot field (Pilot) 14. It consists of.

이들 중에서 파일럿 필드(Pilot)(14)에는 코히어런트 검출(Coherent detection)을 위한 채널 추정(channel estimation)을 지원하는 파일럿 심볼이 포함되어 있다.Among these, the pilot field 14 includes pilot symbols that support channel estimation for coherent detection.

표 3은 하향 링크 전용 물리 제어 채널(DPCCH)에 포함된 파일럿 심볼의 패턴을 나타낸 것으로, 하향 링크 전용 물리 제어 채널(DPCCH)의 각각 다른 심볼 레이트에 따라 나눈 것이다.Table 3 shows a pattern of pilot symbols included in the downlink dedicated physical control channel (DPCCH), and is divided according to different symbol rates of the downlink dedicated physical control channel (DPCCH).

상기 표 3에서 하향 링크의 프레임 동기에 사용되는 파일럿 심볼은 각 심볼 레이트의 전체 파일럿 심볼 중 음영 부분만이 프레임 동기를 위해 사용되는 것이며, 이를 제외한 다른 부분의 파일럿 심볼은 '1'의 값을 갖는다.In Table 3, a pilot symbol used for downlink frame synchronization is a shaded portion of all pilot symbols of each symbol rate, and is used for frame synchronization. Pilot symbols of other portions except this have a value of '1'. .

즉, 심볼 레이트가 16,32,64,128Ksps인 경우의 예를 들면, 심볼#1과 심볼#3이 프레임 동기에 사용된다는 것이며, 따라서 한 슬롯당 프레임 동기를 위해 사용되는 파일럿 심볼은 4개이므로, 결국 하나의 무선 프레임에서는 프레임 동기를 위해 64개의 파일럿 심볼을 사용하게 된다.여기서 앞에서 설명한 표2에서의 상향 링크 전용 물리 제어 채널의 경우는 하나의 비트가 하나의 심볼을 나타내도록 사용되며 심볼과 비트는 동일한 의미를 갖지만, 표3에서의 하향 링크 전용 물리 제어 채널의 경우 두 개의 비트가 하나의 심볼을 나타내므로 심볼이라는 용어를 사용한 것이다.그러므로 표2에서는 파일럿 비트 패턴이라는 용어가 적절하고, 표 3은 파일럿 심볼 패턴이 적절한 용어이다.That is, for example, when the symbol rate is 16, 32, 64, 128 Ksps, symbol # 1 and symbol # 3 are used for frame synchronization. Therefore, four pilot symbols are used for frame synchronization per slot. In the end, one radio frame uses 64 pilot symbols for frame synchronization. In the case of the uplink dedicated physical control channel shown in Table 2, one bit is used to represent one symbol, and a symbol and a bit are used. Has the same meaning, but in the case of the downlink dedicated physical control channel in Table 3, the term symbol is used because two bits represent one symbol. Therefore, in Table 2, the term pilot bit pattern is appropriate. Is a term in which a pilot symbol pattern is appropriate.

도 4 는 3GPP 무선 접속 네트워크(RAN) 규격에 따른 하향 링크 전용 물리 채널(DPCH)에 대한 확산 및 스크램블을 위한 장치 구성을 나타낸 도면이다.FIG. 4 is a diagram illustrating an apparatus configuration for spreading and scramble for a downlink dedicated physical channel (DPCH) according to 3GPP radio access network (RAN) standard.

도 4 의 장치 구성은 하향 링크의 전용 물리 채널(DPCH)과 공통 제어 물리 채널(CCPCH : Common Control Physical Channel)에 대한 확산 및 스크램블을 위한 장치 구성이다.The device configuration of FIG. 4 is a device configuration for spreading and scrambling for a downlink dedicated physical channel (DPCH) and a common control physical channel (CCPCH).

여기서는 QPSK가 수행되며, 두 채널의 심볼쌍은 직병렬(Serial to Parallel) 변환된 후 각각 I채널 지류와 Q채널 지류로 맵핑된다.Here, QPSK is performed, and symbol pairs of two channels are serial to parallel converted and mapped to I channel feeders and Q channel feeders, respectively.

I채널 지류와 Q채널 지류는 각각 두 개의 동일한 채널화 코드(CCh)에 따른 칩율(Chip Rate)로 확산되며, 확산된 이들 두 채널 지류는 합산되어 다시 특정한 복소 스크램블 코드(Complex Scrambling Code)인 CScramb에 의해 복소 스크램블 된다.The I channel feeder and the Q channel feeder are each spread at a chip rate according to two identical channelization codes (C Ch ), and these two channel feeders are summed to form a specific complex scrambling code. Complex scrambled by C Scramb .

이후 실수부분(Real)과 허수부분(Imag)으로 분리되어 각각의 반송파에 실려 전송되는데, 서로 다른 물리 채널들은 서로 다른 채널화 코드를 사용하는데 반해 스크램블 코드는 한 셀의 모든 물리 채널에 대해 동일한 코드를 사용한다.Thereafter, the real and imaginary parts are separated and transmitted on respective carriers. The different physical channels use different channelization codes, whereas the scramble code is the same code for all physical channels of one cell. Use

지금까지 설명한 확산과 스크램블을 거친 상향 및 하향 링크의 전용 물리 채널(DPCH)은 수신측에 전달되어, 데이터 및 여러 제어 정보를 제공한다.The uplink and downlink dedicated physical channels (DPCHs), which have been spread and scrambled so far, are delivered to the receiving side to provide data and various control information.

특히 수신측에서는 프레임 동기를 위해 수신된 전용 물리 제어 채널(DPCCH)의 파일럿 필드에 포함된 파일럿 심볼을 사용한다.In particular, the receiver uses a pilot symbol included in a pilot field of a received dedicated physical control channel (DPCCH) for frame synchronization.

프레임 동기를 위해서는 파일럿 심볼을 이용하여 상관 처리를 수행해야 하는데, 상기한 표 2 와 표 3에 나타낸 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크 파일럿 비트와 하향 링크의 파일럿 심볼을 사용하여 상관 처리를 수행할 경우에는 최적의 프레임 동기를 실현할 수 없다.For frame synchronization, correlation processing should be performed using pilot symbols, and correlation processing using uplink pilot bits and downlink pilot symbols according to 3GPP radio access network (RAN) standards shown in Tables 2 and 3 above are performed. In case of performing the operation, optimal frame synchronization cannot be realized.

보다 상세하게 설명하자면, 상기한 표 2 와 표 3에 나타낸 파일럿 비트와 파일럿 심볼을 사용하여 상관 처리를 수행할 경우, 한 번의 상관 주기에서 'N' 파일럿 비트를 갖는 무선 프레임에 대한 상관 처리 결과가 'τ=0'인 지점에서 최대값을 갖고, 'τ=N/2'인 지점에서 극성이 다른 최대값을 갖기 때문에 비교적 양호하기는 하다. 하지만 'τ=0'과 'τ=N/2' 지점을 제외한 나머지 지연 지점에서, 즉 사이드로브(Sidelobe)에서 상관 처리 결과값이 '0'이 되는 경우는 없었다.In more detail, when correlation processing is performed using the pilot bits and pilot symbols shown in Tables 2 and 3, the correlation processing result for the radio frame having the 'N' pilot bits in one correlation period is obtained. It is relatively good because it has a maximum value at the point of 'τ = 0' and a different maximum value of the polarity at the point of 'τ = N / 2'. However, there was no case where the correlation resulted in '0' at the delay points other than 'τ = 0' and 'τ = N / 2', that is, in sidelobe (Sidelobe).

따라서, 'τ=0'과 'τ=N/2' 지점에서 서로 다른 극성이면서 서로 크기가 같은 상관 처리 결과를 얻어 낼 수 있으며, 사이드로브(Sidelobe)에서 최소의 상관 결과값을 갖는 최적의 파일럿 심볼이 요구되고, 이러한 최적의 파일럿 심볼을 이용한 보다 빠르고 정확한 프레임 동기화가 요구된다.Therefore, it is possible to obtain correlation processing results with the same polarity and the same size at the points 'τ = 0' and 'τ = N / 2', and an optimal pilot having a minimum correlation result value in sidelobe (Sidelobe). Symbols are required, and faster and more accurate frame synchronization using these optimal pilot symbols is required.

본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 차세대 이동 통신 시스템의 상향 링크 및 하향 링크에서 최적의 프레임 동기를 수행할 수 있도록 새로운 파일럿 심볼 패턴을 제공하며, 이 새로운 파일럿 심볼 패턴을 이용한 상관 처리 결과에 따라 보다 빠르고 정확한 프레임 동기를 확인한 후 프레임 동기를 유지하는 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above, and provides a new pilot symbol pattern for performing optimal frame synchronization in uplink and downlink in a next generation mobile communication system. The present invention provides a method of maintaining frame synchronization after confirming faster and more accurate frame synchronization according to a correlation processing result.

상기한 목적을 달성하기 위한 본 발명에 따른 프레임 동기 유지 방법의 특징은, 사용자측(UE)과 네트워크측간에 통신 채널에 대한 프레임 동기를 유지함에 있어서, 상기 통신 채널에 대한 칩 동기를 획득하는 단계와, 상기 칩 동기가 획득됨에 따라, 상기 칩 동기를 이용하여 프레임 동기를 획득하는 단계와, 상기 획득된 프레임 동기의 유지 여부를 확인하는 단계와, 상기 프레임 동기가 어긋난 경우, 각각의 파일럿 시퀀스가 상관 주기에서 정합된 지점에서는 최대의 상관 값을 갖고, 상관 주기 중간 지점에서 부호가 다른 최대의 상관 값을 가지는 파일럿 패턴을 이용하여 프레임 동기를 회복하는 단계로 포함하여 이루어진다.바람직하게, 상기 프레임 동기 확인 단계는 이 단계에서 프레임 동기가 어긋난 경우, 칩 동기를 확인하는 단계와, 칩 동기가 어긋난 경우에는 상기 칩 동기 및 프레임 동기를 획득하는 단계를 실행한다.그리고 상기 파이럿 시퀀스들은 그 상관값의 합이 수신된 각 프레임에 대한 상관 주기의 시작 지점 또는 중간 지점에서 서로 다른 극성의 최대 상관 값을 가지며 다른 지점에서는 영이되는 파일럿 파일럿 시퀀스이다.그리고, 상기 파일럿 시퀀스는 모두 0과 1의 값의 숫자가 동일한 시퀀스이며, 상기 파일럿 시퀀스는 후반부가 전반부의 시퀀스의 보수를 취하여 이루어진다.A feature of the frame synchronization maintaining method according to the present invention for achieving the above object is the step of acquiring chip synchronization for the communication channel in maintaining the frame synchronization for the communication channel between the user side (UE) and the network side; Acquiring frame synchronization using the chip synchronization, checking whether the obtained frame synchronization is maintained, and if the frame synchronization is misaligned, each pilot sequence is correlated. Restoring frame synchronization by using a pilot pattern having a maximum correlation value at a point matched in a period and a maximum correlation value having a different sign at a middle point of the correlation period. If the frame synchronization is out of step in this step, the step of checking chip synchronization and chip synchronization are off. In this case, the chip synchronization and the frame synchronization are obtained. The pilot sequences have a maximum correlation value of different polarities at the start or middle point of the correlation period for each frame in which the sum of the correlation values is received. The pilot sequence is a sequence having the same number of values of 0 and 1, and the pilot sequence is made by complementing the sequence of the first half.

도 1 은 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크 전용 물리 채널(DPCH)의 구조를 나타낸 도면.1 is a diagram illustrating a structure of an uplink dedicated physical channel (DPCH) according to a 3GPP radio access network (RAN) standard.

도 2 는 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크 전용 물리 채널(DPCH)에 대한 확산 및 스크램블을 위한 장치 구성을 나타낸 도면.FIG. 2 is a diagram illustrating a device configuration for spreading and scramble for an uplink dedicated physical channel (DPCH) according to 3GPP radio access network (RAN) standard. FIG.

도 3 은 3GPP 무선 접속 네트워크(RAN) 규격에 따른 하향 링크 전용 물리 채널(DPCH)의 구조를 나타낸 도면.3 is a diagram illustrating a structure of a downlink dedicated physical channel (DPCH) according to a 3GPP radio access network (RAN) standard.

도 4 는 3GPP 무선 접속 네트워크(RAN) 규격에 따른 하향 링크 전용 물리 채널(DPCH)에 대한 확산 및 스크램블을 위한 장치 구성을 나타낸 도면.4 is a diagram illustrating an apparatus configuration for spreading and scrambling for a downlink dedicated physical channel (DPCH) according to a 3GPP radio access network (RAN) standard.

도 5 는 본 발명에 따른 상향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 비트를 이용하는 프레임 동기를 위한 상관 처리 장치 구성을 나타낸 도면.5 illustrates a configuration of a correlation processing apparatus for frame synchronization using pilot bits of an uplink dedicated physical control channel (DPCCH) according to the present invention.

도 6 은 본 발명에 따른 프레임 동기를 위한 상향 링크의 파일럿 비트 패턴을 이용한 상관 결과와 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크의 파일럿 비트 패턴을 이용한 상관 결과를 나타낸 도면.FIG. 6 illustrates a correlation result using an uplink pilot bit pattern for frame synchronization and a correlation result using an uplink pilot bit pattern according to a 3GPP radio access network (RAN) standard according to the present invention.

도 7 는 본 발명에 따른 하향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 심볼을 이용하는 프레임 동기를 위한 상관 처리 장치의 구성을 나타낸 도면.7 illustrates a configuration of a correlation processing apparatus for frame synchronization using pilot symbols of a downlink dedicated physical control channel (DPCCH) according to the present invention.

도 8 은 본 발명에 따른 최적 파일럿 심볼을 이용한 프레임 동기 확인 및 획득 절차를 나타낸 도면.8 is a diagram illustrating a frame synchronization confirmation and acquisition procedure using an optimal pilot symbol according to the present invention.

도 9 는 본 발명에 따른 프레임 동기 획득을 위한 상관 처리 장치의 구성을 나타낸 도면.9 illustrates a configuration of a correlation processing apparatus for frame synchronization acquisition according to the present invention.

이하, 본 발명에 따른 최적의 파일럿 심볼을 이용한 프레임 동기 유지 방법에 대한 바람직한 일 실시 예를 첨부된 도면을 참조하여 설명한다.Hereinafter, a preferred embodiment of a frame synchronization maintaining method using an optimal pilot symbol according to the present invention will be described with reference to the accompanying drawings.

본 발명에서는 프레임 동기를 위한 새로운 파일럿 패턴을 제안하며, 프레임 동기 유지에 실패했을 때 프레임 동기를 확인하는 절차 및 최종 프레임 동기를 획득하는 절차에 대해 설명한다.The present invention proposes a new pilot pattern for frame synchronization, and describes a procedure for confirming frame synchronization and a procedure for acquiring final frame synchronization when frame synchronization fails.

특히, 본 발명에서는 상향 링크 전용 물리 채널(Uplink DPCH), 하향 링크 전용 물리 채널(Downlink DPCH) 및 2차 공통 제어 물리 채널에서 본 발명의 파일럿 패턴을 사용하여 프레임 동기를 확인하는 절차를 설명한다.In particular, the present invention describes a procedure for confirming frame synchronization using a pilot pattern of the present invention in an uplink DPCH, a downlink dedicated physical channel, and a secondary common control physical channel.

다음의 표 4 는 상향 링크 전용 물리 제어 채널(DPCCH)에 대한 여러 채널 정보를 나타낸 것으로, 채널 비트 레이트 및 채널 심볼 레이트는 확산(spreading) 바로 전의 레이트이다.Table 4 below shows various channel information for the uplink dedicated physical control channel (DPCCH), where the channel bit rate and the channel symbol rate are just prior to spreading.

채널 비트 레이트(Kbps)Channel Bit Rate (Kbps) 채널 심볼 레이트(Ksps)Channel symbol rate (Ksps) 확산 인자(Spread-ing Factor)Spread-ing Factor 프레임당 비트수(bits/frame)Bits per frame 슬롯당 비트수(bits/slots)Bits per slot (bits / slots) 파일럿 비트수(Pilot bits)Pilot bits 전송 전력 제어 비트수(TPC bits)Transmit Power Control Bits (TPC bits) 전송 포맷 결합 표시자 비트수(TFCI bits)Transport Format Combination Indicator Bits (TFCI bits) 피이드백 정보 비트수(FBIbits)Feedback Information Bits (FBIbits) 1616 1616 256256 160160 1010 66 22 22 00 1616 1616 256256 160160 1010 88 22 00 00 1616 1616 256256 160160 1010 55 22 22 1One 1616 1616 256256 160160 1010 77 22 00 1One 1616 1616 256256 160160 1010 [6][6] [2][2] [0][0] [2][2] 1616 1616 256256 160160 1010 [5][5] [1][One] [2][2] [2][2]

다음의 표 5에는 본 발명에서 제안하는 상향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 비트 패턴을 나타낸 것으로, 한 슬롯을 구성하는 5,6비트의 파일럿 비트 패턴을 나타내었다.Table 5 below shows pilot bit patterns of the uplink dedicated physical control channel (DPCCH) proposed by the present invention and shows the pilot bit patterns of 5 and 6 bits constituting one slot.

기존 상향 링크 전용 물리 제어 채널(DPCCH)에서는 한 슬롯을 구성하는 파일럿 비트수가 6비트나 8비트인 경우의 파일럿 비트 패턴만 제안되었지만, 본 발명에서는 아래의 표 5와 다음의 표 6에 나타낸 것과 같이 5비트 또는 7비트의 파일럿 비트 패턴도 사용한다.In the conventional uplink dedicated physical control channel (DPCCH), only the pilot bit pattern is proposed when the number of pilot bits constituting one slot is 6 bits or 8 bits, but in the present invention, as shown in Table 5 below and Table 6 below, A pilot bit pattern of bits or 7 bits is also used.

NPilot2 N Pilot2 파일럿 비트 위치 번호(비트#)Pilot bit position number (bit #) 종렬 시퀀스(Column Sequence)Column Sequence 55 00 C1C1 1One C2C2 33 C3C3 44 C4C4 66 1One C1C1 22 C2C2 44 C3C3 55 C4C4 77 1One C1C1 22 C2C2 44 C3C3 55 C4C4 88 1One C1C1 33 C2C2 55 C3C3 77 C4C4

표 6 에는 본 발명에서 새롭게 제안하는 상향 링크 전용 물리 제어채널(DPCCH)의 나머지 파일럿 비트 패턴을 나타낸 것으로, 한 슬롯을 구성하는 7,8비트의 파일럿 비트 패턴을 나타내었다.Table 6 shows the remaining pilot bit patterns of the uplink dedicated physical control channel (DPCCH) newly proposed by the present invention, and shows the pilot bit patterns of 7,8 bits constituting one slot.

상기한 표 6에는 기존 상향 링크 전용 물리 제어 채널(DPCCH)에서 사용하지 않았던 7비트의 파일럿 비트 패턴도 나타나 있으며, 상기한 표 5 및 표 6에서 길이가 16인 4가지의 종렬 시퀀스를 파일럿 비트가 5비트, 6비트, 7비트 또는 8비트 경우에 모두 C1, C2, C3, C4라 하고, 한 슬롯을 구성하는 각 파일럿 비트의 위치에 따라 정리한 것이 표 7에 나타나 있다.이때, 종래기술을 설명한 표1에서는 6비트와 8비트인 경우의 파일럿 비트 패턴만을 사용하였으나, 다양한 응용에 대응하여 표4에 나타낸 바와 같은 5비트, 7비트의 파일럿 패턴을 사용하게 된 것이다. 즉, 본 발명에서는 비트 패턴을 다르게 조합한 경우에도 사용할 수 있는 것으로, 본 발명의 5비트와 6비트 파일럿 비트 패턴의 음영부분과, 7비트와 8비트 파일럿 비트 패턴의 음영부분은 각각 동일하지만, 본 발명의 6비트와 8비트 파일럿 비트 패턴의 음영부분과 종래 기술의 6비트와 8비트 파일럿 비트 패턴의 음영부분이 서로 상이함을 알 수 있다.In Table 6, a pilot bit pattern of 7 bits that was not used in the conventional uplink dedicated physical control channel (DPCCH) is also shown. In the case of 5-bit, 6-bit, 7-bit or 8-bit, C1, C2, C3, and C4 are shown in Table 7 and arranged according to the position of each pilot bit constituting one slot. In Table 1, only the pilot bit patterns of 6 and 8 bits are used. However, the pilot patterns of 5 and 7 bits are used as shown in Table 4 to correspond to various applications. That is, the present invention can be used even when the bit patterns are combined differently. The shaded portions of the 5-bit and 6-bit pilot bit patterns and the shaded portions of the 7-bit and 8-bit pilot bit patterns are the same, respectively. It can be seen that the shaded portions of the 6-bit and 8-bit pilot bit patterns of the present invention differ from the shaded portions of the 6-bit and 8-bit pilot bit patterns of the prior art.

본 발명에서는 길이가 16인 4가지의 종렬 시퀀스, 즉 전체 길이가 64인 코드 시퀀스를 사용하여 프레임 동기를 위한 상관 처리를 수행한다.In the present invention, correlation processing for frame synchronization is performed using four column sequences having a length of 16, that is, a code sequence having a total length of 64.

상기한 표 5 및 표 6에서 전체 파일럿 비트 중 음영 부분이 프레임 동기를 위한 상관 처리에 사용되는 것이며, 이를 제외한 다른 부분의 파일럿 비트는 '1'의 값을 갖는다.In Tables 5 and 6, the shaded portion of all pilot bits is used for correlation processing for frame synchronization, and the pilot bits of other portions except this have a value of '1'.

즉, 각 슬롯의 파일럿 비트가 5비트인 경우에는 비트#0(C1), 비트#1(C2), 비트#3(C3), 비트#4(C4)가, 각 슬롯의 파일럿 비트가 6비트 또는 7비트인 경우에는 비트#1(C1), 비트#2(C2), 비트#4(C3), 비트#5(C4)가, 또한 각 슬롯의 파일럿 비트가 8비트인 경우에는 비트#1(C1), 비트#3(C2), 비트#5(C3), 비트#7(C4)가 프레임 동기를 위한 상관 처리에 사용된다.In other words, when the pilot bit of each slot is 5 bits, bit # 0 (C1), bit # 1 (C2), bit # 3 (C3), and bit # 4 (C4) are 6 bits, and the pilot bit of each slot is 6 bits. Or bit # 1 (C1), bit # 2 (C2), bit # 4 (C3), and bit # 5 (C4) if 7 bits, and bit # 1 if the pilot bit of each slot is 8 bits. (C1), bits # 3 (C2), bits # 5 (C3), and bits # 7 (C4) are used for correlation processing for frame synchronization.

따라서, 한 슬롯당 프레임 동기를 위해 사용되는 파일럿 비트는 각 슬롯의 파일럿 비트가 모두 4비트가 사용된다.Therefore, the pilot bits used for frame synchronization per slot use all four bits of the pilot bits of each slot.

결국 하나의 무선 프레임이 16개의 타임 슬롯으로 이루어지므로, 한 프레임에서는 프레임 동기를 위해 사용되는 파일럿 비트수가 '64'인 것이다.After all, one radio frame is made up of 16 time slots, so that the number of pilot bits used for frame synchronization is '64' in one frame.

도 5 는 본 발명에 따른 상향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 비트를 이용하는 프레임 동기를 위한 상관 처리 장치의 구성을 나타낸 도면이다.5 is a diagram illustrating a configuration of a correlation processing apparatus for frame synchronization using pilot bits of an uplink dedicated physical control channel (DPCCH) according to the present invention.

도 5 는 상향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 비트가 8비트인 경우를 나타낸 것으로, 이 경우에는 표 6에서 비트#1(C1), 비트#3(C2), 비트#5(C3), 비트#7(C4)에 상응하는 길이 16의 종렬 시퀀스(Column Sequences)가 프레임 동기를 위한 상관 처리에 사용된다.FIG. 5 illustrates a case in which pilot bits of an uplink dedicated physical control channel (DPCCH) are 8 bits. In this case, bits # 1 (C1), bits # 3 (C2), and bits # 5 (C3) in Table 6 are shown. Column sequences of length 16 corresponding to bit # 7 (C4) are used for correlation processing for frame synchronization.

반면에 비트#0, 비트#2, 비트#4, 비트#6과 같이 모두 '1'의 패턴을 갖는 종렬 시퀀스는 코히어런트 검출(coherent detection)을 위한 채널 추정(channel estimation)에 사용된다.On the other hand, a column sequence having a pattern of '1', such as bits # 0, bits # 2, bits # 4, and bits # 6, is used for channel estimation for coherent detection.

다음의 4가지 시퀀스들이 본 발명에 따른 프레임 동기를 위한 시퀀스들이다.The following four sequences are sequences for frame synchronization according to the present invention.

이와 같은 본 발명에서 새롭게 제안하는 프레임 동기를 위한 상향 링크 전용 물리 제어 채널(DPCCH)의 시퀀스는 (a,)의 원리로 만든 것이다.The sequence of the uplink dedicated physical control channel (DPCCH) for frame synchronization newly proposed in the present invention is (a, It is made on the principle of).

즉, 전측 8비트(a)를 먼저 만들고, 후측 8비트()는 전측 8비트에 보수를 취한 값으로 만든 것이다.That is, the front 8 bits (a) are created first, and the rear 8 bits ( ) Is the complement of 8 bits of the front side.

또한 상기 시퀀스는 상관 처리 주기(N)의 시작 지점(τ=0)과 주기의 τ=N/2인 지점을 제외한 나머지 지점에서의 최종 상관 결과값이 최소가 되도록 하는 시퀀스이다.In addition, the sequence is a sequence such that the final correlation result value is minimized except for the start point τ = 0 of the correlation processing period N and the point τ = N / 2 of the period.

이들 종렬 시퀀스를 이용하여 상관 처리를 수행한 각 1차 결과, 즉 A지점에서의 상관 결과값을 표 8에 나타내었다.Table 1 shows each primary result of correlation processing using these column sequences, that is, the correlation result at point A.

또한 표 9에는 각 지점에서의 상관 결과값을 합한 2차 결과, 즉 B지점에서의 결과값을 나타내었다.Table 9 also shows the secondary result of the sum of the correlation result values at each point, that is, the result value at the point B.

종렬 시퀀스Column sequence 상관 결과[rx(1)∼rx(16)]Correlation results [r x (1) to r x (16)] A1지점A 1 point C1=(1101111100100000)C1 = (1101111100100000) 16 4 0 4 0 -4 0 -4 -16 -4 0 -4 0 4 0 416 4 0 4 0 -4 0 -4 -16 -4 0 -4 0 4 0 4 A2지점A 2 point C2=(1000101001110101)C2 = (1000101001110101) 16 -4 0 -4 0 4 0 4 -16 4 0 4 0 -4 0 -416 -4 0 -4 0 4 0 4 -16 4 0 4 0 -4 0 -4 A3지점A 3 point C3=(1101110000100011)C3 = (1101110000100011) 16 4 0 -4 0 4 0 -4 -16 -4 0 4 0 -4 0 416 4 0 -4 0 4 0 -4 -16 -4 0 4 0 -4 0 4 A4지점A 4 point C4=(0111011010001001)C4 = (0111011010001001) 16 -4 0 4 0 -4 0 4 -16 4 0 -4 0 4 0 -416 -4 0 4 0 -4 0 4 -16 4 0 -4 0 4 0 -4

상관 결과[rx(1)∼rx(16)]Correlation results [r x (1) to r x (16)] B 지점B point 64 0 0 0 0 0 0 0 -64 0 0 0 0 0 0 064 0 0 0 0 0 0 0 -64 0 0 0 0 0 0 0

이 B지점에서의 상관 결과값을 살펴보면, 한 번의 상관 주기에서 'N' 파일럿 비트를 갖는 무선 프레임에 대한 상관 처리 결과가 'τ=0'인 지점에서 최대값을 갖고, 'τ=N/2'인 지점에서는 극성이 반대이고 동일한 크기의 최대값을 갖는다. 또한 'τ=0'과 'τ=N/2' 지점을 제외한 나머지 지연 지점, 즉 사이드로브(Sidelobe)에서상관 처리 결과값은 '0'이다.Looking at the correlation result at this point B, the correlation processing result for the radio frame having the 'N' pilot bit in one correlation period has the maximum value at the point of 'τ = 0' and 'τ = N / 2. At the point ', the polarities are reversed and have the same maximum value. In addition, the correlation processing result is '0' at the delay points other than 'τ = 0' and 'τ = N / 2', that is, sidelobe (Sidelobe).

따라서, 'τ=0'과 'τ=N/2' 지점에서 서로 다른 극성이면서 서로 크기가 같은 상관 처리 결과를 얻어 낼 수 있으며, 사이드로브(Sidelobe)에서는 최소의 상관 결과값을 얻어 낼 수 있다.Therefore, correlation results of the same polarity and the same size can be obtained at the points 'τ = 0' and 'τ = N / 2', and a minimum correlation result can be obtained from the sidelobe (Sidelobe). .

이와 같은 본 발명에 따른 프레임 동기를 위한 상향 링크의 파일럿 비트 패턴을 이용한 상관 결과를 도 6b에 도시하였으며, 동시에 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크의 파일럿 비트 패턴을 이용한 상관 결과를 비교하여 도 6a에 도시하였는데, 이들 상관 결과는 상향 링크의 채널상에서 왜곡이 없다는 가정이 뒷받침되어야 한다.The correlation result using the uplink pilot bit pattern for frame synchronization according to the present invention is illustrated in FIG. 6B, and the correlation result using the uplink pilot bit pattern according to the 3GPP Radio Access Network (RAN) standard is also compared. 6A, these correlation results should be supported by the assumption that there is no distortion on the channel of the uplink.

종렬 시퀀스Column sequence 상관 결과[rx(1)∼rx(16)]Correlation results [r x (1) to r x (16)] A1지점A 1 point FC1=(1101110110100100)FC1 = (1101110110100100) 16 -4 -4 8 0 -4 0 0 -4 0 0 -4 0 8 -4 -416 -4 -4 8 0 -4 0 0 -4 0 0 -4 0 8 -4 -4 A2지점A 2 point FC2=(1110001011110010)FC2 = (1110001011110010) 16 0 0 -4 -4 -4 0 0 12 0 0 -4 -4 -4 0 016 0 0 -4 -4 -4 0 0 12 0 0 -4 -4 -4 0 0 A3지점A 3 point FC3=(1000110000100000)FC3 = (1000110000100000) 16 4 0 0 4 8 8 0 0 0 8 8 4 0 0 416 4 0 0 4 8 8 0 0 0 8 8 4 0 0 4 A4지점A 4 point FC4=(1111110101011000)FC4 = (1111110101011000) 16 0 4 -4 0 0 -4 4 0 4 -4 0 0 -4 4 016 0 4 -4 0 0 -4 4 0 4 -4 0 0 -4 4 0

상관 결과[rx(1)∼rx(16)]Correlation results [r x (1) to r x (16)] B 지점B point 64 0 0 0 0 0 4 4 8 4 4 0 0 0 0 064 0 0 0 0 0 4 4 8 4 4 0 0 0 0 0

표 10 및 표 11은 3GPP 무선 접속 네트워크(RAN) 규격에 따른 기존 상향 링크의 파일럿 비트 패턴을 이용한 상관 결과를 나타낸 것으로, 이는 상기한 표 8 및표 9의 본 발명에 따른 상관 결과값과 비교하기 위한 것이다.Table 10 and Table 11 show the correlation results using the pilot bit pattern of the existing uplink according to the 3GPP Radio Access Network (RAN) standard, which is compared with the correlation results according to the present invention of Table 8 and Table 9 above will be.

상기한 표 10과 표 11에서의 값들은 이미 기술한 표 2에서 각 슬롯의 파일럿 비트가 6비트인 경우에 프레임 동기를 위한 시퀀스들을 도 5에 도시된 상관 처리 장치에 적용하여 얻어낸 상관 결과이다.The values in Table 10 and Table 11 are correlation results obtained by applying sequences for frame synchronization to the correlation processing apparatus shown in FIG. 5 when the pilot bit of each slot in Table 2 described above is 6 bits.

도 6에 도시된 상관 결과로 쉽게 알 수 있듯이, 본 발명에서 새롭게 제안하는 최적의 파일럿 비트를 사용함에 따라 프레임 동기화를 수행하는데 있어 이중 체크(Double check)가 가능하게 된다.As can be easily seen from the correlation result shown in FIG. 6, a double check is possible in performing frame synchronization by using an optimal pilot bit newly proposed by the present invention.

도 7 은 본 발명에 따른 하향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 심볼을 이용하는 프레임 동기를 위한 상관 처리 장치의 구성을 나타낸 도면이다.7 illustrates a configuration of a correlation processing apparatus for frame synchronization using pilot symbols of a downlink dedicated physical control channel (DPCCH) according to the present invention.

도 7 에 도시된 하향 링크의 상관 처리 장치는 다음의 표 13에 나타낸 하향 링크 전용 물리 제어 채널(DPCCH)에 포함된 파일럿 심볼 패턴에서 16,32,64,128Ksps의 심볼 레이트의 파일럿 시퀀스를 사용할 경우를 예로써 나타낸 것이다.The downlink correlation processing apparatus shown in FIG. 7 uses a pilot sequence of 16, 32, 64, 128 Ksps in the pilot symbol pattern included in the downlink dedicated physical control channel (DPCCH) shown in Table 13 below. As an example.

여기서, 심볼 레이트의 단위는 'Ksps = (심볼×103)/초' 이다.Here, the unit of the symbol rate is 'Ksps = (symbol × 10 3 ) / second'.

본 발명에서도 3GPP 무선 접속 네트워크(RAN) 규격에서와 마찬가지로 하향 링크의 프레임 동기에 사용되는 파일럿 심볼은 각 심볼 레이트의 전체 파일럿 심볼 중 음영 부분만이 프레임 동기를 위해 사용되는 것이며, 이를 제외한 다른 부분의 파일럿 심볼은 '1'의 값을 갖는다.In the present invention, as in the 3GPP radio access network (RAN) standard, the pilot symbol used for the frame synchronization of the downlink is that only the shaded portion of all pilot symbols of each symbol rate is used for frame synchronization. The pilot symbol has a value of '1'.

즉, 심볼 레이트가 16,32,64,128Ksps인 경우의 예를 들면, 심볼#1과 심볼#3이 프레임 동기에 사용된다는 것이며, 따라서 한 슬롯당 프레임 동기를 위해 사용되는 파일럿 심볼은 4개이므로, 결국 하나의 무선 프레임에서는 프레임 동기를 위해 64개의 파일럿 심볼을 사용하게 된다.That is, for example, when the symbol rate is 16, 32, 64, 128 Ksps, symbol # 1 and symbol # 3 are used for frame synchronization. Therefore, four pilot symbols are used for frame synchronization per slot. As a result, one pilot radio frame uses 64 pilot symbols for frame synchronization.

우선 하향 링크 전용 물리 제어 채널(DPCCH)과 하향 링크 전용 물리 데이터 채널(DPDCH)에 대한 여러 채널 정보를 표 12에 나타내었다.First, Table 12 shows various channel information about a downlink dedicated physical control channel (DPCCH) and a downlink dedicated physical data channel (DPDCH).

채널 비트 레이트(Kbps)Channel Bit Rate (Kbps) 채널 심볼 레이트(Ksps)Channel symbol rate (Ksps) 확산 인자(Spread-ing Factor)Spread-ing Factor 프레임당 비트수(bits/frame)Bits per frame 슬롯당 비트수(bits/slots)Bits per slot (bits / slots) DPDCH의슬롯당 비트수(bits/slots)Bits per Slot in DPDCH (bits / slots) DPDCH의슬롯당 비트수(bits/slots)Bits per Slot in DPDCH (bits / slots) DPDCHDPDCH DPCCHDPCCH 합계Sum 데이터1(Ndata1)N data1 데이터2(Ndata2)N data2 NTFCI N TFCI NTPC N TPC Npilot N pilot 1616 88 512512 6464 9696 160160 1010 22 22 00 22 44 1616 88 512512 3232 128128 160160 1010 00 22 22 22 44 3232 1616 256256 160160 160160 320320 2020 22 88 00 22 88 3232 1616 256256 128128 192192 320320 2020 00 88 22 22 88 6464 3232 128128 480480 160160 640640 4040 66 2424 00 22 88 6464 3232 128128 448448 192192 640640 4040 44 2424 22 22 88 128128 6464 6464 11201120 160160 12801280 8080 1414 5656 00 22 88 128128 6464 6464 992992 288288 12801280 8080 66 5656 88 22 88 256256 128128 3232 24002400 160160 25602560 160160 3030 120120 00 22 88 256256 128128 3232 22722272 288288 25602560 160160 2222 120120 88 22 88 512512 256256 1616 48324832 288288 51205120 320320 6262 240240 00 22 1616 512512 256256 1616 47044704 416416 51205120 320320 5454 240240 88 22 1616 10241024 512512 88 99529952 288288 1024010240 640640 126126 496496 00 22 1616 10241024 512512 88 98249824 416416 1024010240 640640 118118 496496 88 22 1616 20482048 10241024 44 2019220192 288288 2048020480 12801280 254254 10081008 00 22 1616 20482048 10241024 44 2006420064 416416 2048020480 12801280 246246 10081008 88 22 1616

다음의 표 14에는 표 13에서 길이가 16인 종렬 시퀀스(Column Sequence)를 심볼 레이트별로 정리해 놓았다.In Table 14 below, a column sequence having a length of 16 in Table 13 is arranged by symbol rate.

표 14를 살펴보면 하향 링크 전용 물리 제어 채널(DPCCH)에 포함된 파일럿 심볼의 패턴을 각각 다른 심볼 레이트에 따라 구분한 것으로, 심볼 레이트가 8ksps일 때 첫 번째 파일럿 심볼(심볼#1)의 I채널 지류와 맵핑되는 종렬 시퀀스를 C1, Q채널 지류와 맵핑되는 종렬 시퀀스를 C2라 하고, 심볼 레이트가 16,32,64,128ksps일 때 첫 번째 파일럿 심볼(심볼#1)의 I채널 지류와 맵핑되는 종렬 시퀀스를 C1, Q채널 지류와 맵핑되는 종렬 시퀀스를 C2, 세 번째 파일럿 심볼(심볼#3)의 I채널 지류와 맵핑되는 종렬 시퀀스를 C3, Q채널 지류와 맵핑되는 종렬 시퀀스를 C4라 한다.Referring to Table 14, the pilot symbol patterns included in the downlink dedicated physical control channel (DPCCH) are classified according to different symbol rates. When the symbol rate is 8ksps, the I-channel feeder of the first pilot symbol (symbol # 1) is shown. The vertical sequence mapped to C1 and the Q-channel tributary is called C2, and the vertical sequence mapped to the I-channel tributary of the first pilot symbol (symbol # 1) when the symbol rate is 16,32,64,128ksps Denotes a column sequence mapped to C1, a Q-channel feeder, and a column sequence mapped to a C2, an I-channel feeder of the third pilot symbol (symbol # 3).

마지막으로 심볼 레이트가 256,512,1024ksps일 때는 첫 번째, 세 번째, 다섯 번째 및 일곱 번째 파일럿 심볼(심볼#1,심볼#3,심볼#5,심볼#7)의 각 I채널 지류 또는 각 Q채널 지류와 맵핑되는 종렬 시퀀스를 순서대로 C1,C2,C3,C4,C5,C6,C7,C8 라 한다.Finally, when the symbol rate is 256,512,1024ksps, each I-channel feeder or each Q-channel feeder of the first, third, fifth, and seventh pilot symbols (symbol # 1, symbol # 3, symbol # 5, symbol # 7) The vertical sequence mapped to is called C1, C2, C3, C4, C5, C6, C7, and C8.

심볼 레이트Symbol rate 파일럿 심볼위치 번호(심볼#)Pilot symbol location number (symbol #) 채널 지류Channel feeder 종렬 시퀀스(Column Sequence)Column Sequence 8ksps8ksps 1One II C1C1 QQ C2C2 16,32,64,128ksps16,32,64,128ksps 1One II C1C1 QQ C2C2 33 II C3C3 QQ C4C4 256,512,1024ksps256,512,1024ksps 1One II C1C1 QQ C2C2 33 II C3C3 QQ C4C4 55 II C5C5 QQ C6C6 77 II C7C7 QQ C8C8

다음은 심볼 레이트가 256,512,1024Ksps인 경우, 하향 링크의 프레임 동기화를 위한 시퀀스들을 나열하였다.The following lists the sequences for downlink frame synchronization when the symbol rate is 256,512,1024Ksps.

이와 같은 본 발명에서 새롭게 제안하는 프레임 동기를 위한 하향 링크 전용 물리 제어 채널(DPCCH)의 시퀀스들은 상향 링크의 시퀀스와 같이 (a,)의 원리로 만든 것이다.Such sequences of the downlink dedicated physical control channel (DPCCH) for frame synchronization newly proposed in the present invention are the same as the uplink sequence (a, It is made on the principle of).

즉, 전측 8비트(a)를 먼저 만들고, 후측 8비트()는 전측 8비트에 보수를 취한 값으로 만든 것이다.That is, the front 8 bits (a) are created first, and the rear 8 bits ( ) Is the complement of 8 bits of the front side.

이들 시퀀스들을 사용하여 프레임 동기를 위한 상관 처리를 수행한 최종 결과는 ' 128 0 0 0 0 0 0 0 -128 0 0 0 0 0 0 0 ' 이며, 이 또한 상향 링크에서의 상관 결과와 동일한 특성을 보인다.The final result of correlation processing for frame synchronization using these sequences is '128 0 0 0 0 0 0 0 -128 0 0 0 0 0 0 0', which also have the same characteristics as the correlation result in the uplink. see.

본 발명에서는 프레임 동기를 위한 상관 처리에 사용할 새로운 2차 공통 제어 물리 채널(Secondary CCPCH)의 파일럿 심볼을 추가적으로 제안한다.The present invention further proposes a pilot symbol of a new secondary common control physical channel (Secondary CCPCH) to be used for correlation processing for frame synchronization.

이 공통 제어 물리 채널(CCPCH)의 파일럿 심볼 패턴을 표 15에 나타내었으며, 표 16에는 길이가 16인 4가지의 종렬 시퀀스(Column Sequence)를 각 파일럿 심볼 위치 번호(심볼#)의 I채널 지류 및 Q채널 지류와 맵핑시킬 때 이들 종렬 시퀀스를 C1,C2,C3,C4라 하였다.The pilot symbol patterns of this common control physical channel (CCPCH) are shown in Table 15. Table 16 shows four column sequences of length 16 with the I-channel branch of each pilot symbol position number (symbol #) and When mapping with Q-channel tributaries, these column sequences are referred to as C1, C2, C3, C4.

아래 공통 제어 물리 채널(CCPCH)의 파일럿 심볼 패턴을 사용한 상관 처리 결과는 앞에서 기술한 본 발명에 따른 상향 링크 및 하향 링크의 전용 물리 채널(DPCH)에서의 상관 결과와 동일한 특성을 보인다.The correlation process result using the pilot symbol pattern of the common control physical channel (CCPCH) shows the same characteristics as the correlation result in the dedicated physical channel (DPCH) of the uplink and downlink according to the present invention described above.

파일럿 심볼위치 번호(심볼#)Pilot symbol location number (symbol #) 채널 지류Channel feeder 종렬 시퀀스(Column Sequence)Column Sequence 1One II C1C1 QQ C2C2 33 II C3C3 QQ C4C4

이상에서 설명한 바와 같이 본 발명에 따른 프레임 동기를 위한 상관 처리를 수행하는데 사용되는 상향 링크 및 하향 링크의 파일럿 패턴에 대해 종합하여 설명하자면 다음과 같다.As described above, the pilot patterns of the uplink and the downlink used to perform correlation processing for frame synchronization according to the present invention will be described as follows.

표 17은 앞에서 설명한 상향 링크의 파일럿 비트 패턴과 하향 링크의 파일럿 심볼 패턴의 기본이 되는 종렬 시퀀스들(C1∼C8)을 종합하여 나타낸 것이며, 각 종렬 시퀀스를 이용한 1차 상관 처리 결과도 동시에 나타내었다.Table 17 shows the column sequences C1 to C8 that are the basis of the uplink pilot bit pattern and the downlink pilot symbol pattern, and also shows the results of the first order correlation processing using each column sequence. .

종렬 시퀀스Column sequence 상관 결과[rx(1)∼rx(16)]Correlation results [r x (1) to r x (16)] C1=(1101111100100000)C1 = (1101111100100000) 16 4 0 4 0 -4 0 -4 -16 -4 0 -4 0 4 0 416 4 0 4 0 -4 0 -4 -16 -4 0 -4 0 4 0 4 C2=(1000101001110101)C2 = (1000101001110101) 16 -4 0 -4 0 4 0 4 -16 4 0 4 0 -4 0 -416 -4 0 -4 0 4 0 4 -16 4 0 4 0 -4 0 -4 C3=(1101110000100011)C3 = (1101110000100011) 16 4 0 -4 0 4 0 -4 -16 -4 0 4 0 -4 0 416 4 0 -4 0 4 0 -4 -16 -4 0 4 0 -4 0 4 C4=(0111011010001001)C4 = (0111011010001001) 16 -4 0 4 0 -4 0 4 -16 4 0 -4 0 4 0 -416 -4 0 4 0 -4 0 4 -16 4 0 -4 0 4 0 -4 C5=(1011000001001111)C5 = (1011000001001111) 16 4 0 4 0 -4 0 -4 -16 -4 0 -4 0 4 0 416 4 0 4 0 -4 0 -4 -16 -4 0 -4 0 4 0 4 C6=(1110010100011010)C6 = (1110010100011010) 16 -4 0 -4 0 4 0 4 -16 4 0 4 0 -4 0 -416 -4 0 -4 0 4 0 4 -16 4 0 4 0 -4 0 -4 C7=(0100001110111100)C7 = (0100001110111100) 16 4 0 -4 0 4 0 -4 -16 -4 0 4 0 -4 0 416 4 0 -4 0 4 0 -4 -16 -4 0 4 0 -4 0 4 C8=(1110100100010110)C8 = (1110100100010110) 16 -4 0 4 0 -4 0 4 -16 4 0 -4 0 4 0 -416 -4 0 4 0 -4 0 4 -16 4 0 -4 0 4 0 -4

표 17을 살펴보면 1차 상관 처리 결과가 서로 동일한 종렬 시퀀스별로 아래의 4개(E,F,G,H)의 클래스(Class)로 나눌 수 있다.Referring to Table 17, the first correlation processing results may be divided into four classes (E, F, G, and H) below for each column sequence having the same result.

E={C1,C5}, F={C2,C6}, G={C3,C7}, H={C4,C8)E = {C1, C5}, F = {C2, C6}, G = {C3, C7}, H = {C4, C8)

R(τ) τR (τ) τ 00 1One 22 33 44 55 66 77 88 99 1010 1111 1212 1313 1414 1515 RE(τ)R E (τ) 1616 44 00 44 00 -4-4 00 -4-4 -16-16 -4-4 00 -4-4 00 44 00 44 RF(τ)R F (τ) 1616 -4-4 00 -4-4 00 44 00 44 -16-16 44 00 44 00 -4-4 00 -4-4 RG(τ)R G (τ) 1616 44 00 -4-4 00 44 00 -4-4 -16-16 -4-4 00 44 00 -4-4 00 44 RH(τ)R H (τ) 1616 -4-4 00 44 00 -4-4 00 44 -16-16 44 00 -4-4 00 44 00 -4-4

표 18은 상기한 각 클래스별로 상관 결과값 'R(τ)'를 나타낸 것이다.Table 18 shows the correlation result value 'R (τ)' for each class described above.

표 18에 나타낸 값을 근거로 하여 다음과 같은 각 클래스별 상관 결과값들의 몇 가지 관계를 도출할 수 있다.Based on the values shown in Table 18, some of the following correlation results can be derived.

, (단 τ가 짝수일 때) , (Where τ is even)

, (단 τ가 홀수일 때) , (Where τ is odd)

상기한 식 1, 식 2 및 식 3으로부터 다음의 식 4를 얻어낼 수 있다.The following formula 4 can be obtained from the above formulas 1, 2 and 3 above.

, (모든 τ에 대해) , (For all τ)

표 18과 식 4에서 각각및에 의해 알 수 있듯이, 무선 프레임에 대한 상관 처리 결과는 'τ=0'인 지점에서 최대값 'R(τ)=32'을 갖고, 'τ=N/2'인 지점에서는 극성이 반대이고 동일한 크기의 최대값 'R(τ)= -32'을 갖는다. 또한 'τ=0'과 'τ=N/2' 지점을 제외한 나머지 지연 지점, 즉 사이드로브(Sidelobe)에서 상관 처리 결과값은 '0'이다.In Table 18 and Equation 4, respectively And As can be seen, the correlation processing result for the radio frame has the maximum value 'R (τ) = 32' at the point 'τ = 0', and the polarity is opposite and the same at the point 'τ = N / 2'. It has a maximum value of size 'R (τ) = -32'. In addition, the correlation processing result is '0' at the delay points other than the 'τ = 0' and 'τ = N / 2' points, that is, the side lobe (Sidelobe).

또한 본 발명에서는 프레임 동기를 위해 제안된 파일럿 패턴으로부터 아래와 같은 파생된 결과식을 얻어낼 수 있다.In addition, in the present invention, the following derived expressions can be obtained from the proposed pilot pattern for frame synchronization.

여기서,는 종렬 시퀀스(C1∼C8)를 사용한 상관 결과값이다.here, Is a correlation result value using the column sequences C1 to C8.

추가로 상기에서 나열된 식들로부터 다음의 결과식를 얻을 수 있게 된다.In addition, the following resultant expressions can be obtained from the equations listed above.

따라서 식 6에 따른 무선 프레임에 대한 상관 처리 결과는 'τ=0'인 지점에서 최대값 'R(τ)=64'을 갖고, 'τ=N/2'인 지점에서는 극성이 반대이고 동일한 크기의 최대값 'R(τ)= -64'을 갖는다. 또한 'τ=0'과 'τ=N/2' 지점을 제외한 나머지 지연 지점, 즉 사이드로브(Sidelobe)에서 상관 처리 결과값은 '0'이 된다.Therefore, the correlation processing result for the radio frame according to Equation 6 has the maximum value 'R (τ) = 64' at the point 'τ = 0', and the polarity is opposite and the same size at the point 'τ = N / 2' Has a maximum value of 'R (τ) = -64'. In addition, the correlation processing result is '0' at delay points other than 'τ = 0' and 'τ = N / 2', that is, sidelobe (Sidelobe).

결국 본 발명에서 제안한 파일럿 패턴을 이용하여 프레임 동기를 위한 상관 처리 절차를 수행하게 되면, 프레임 동기시 한 프레임에 대한 상관 주기마다 두 번의 프레임 동기 확인이 가능하기 때문에 프레임 동기를 빠른 시간에 성공시킬 수 있게 된다.As a result, when the correlation processing procedure for frame synchronization is performed using the pilot pattern proposed in the present invention, two frame synchronizations can be checked at every correlation period for one frame during frame synchronization. Will be.

다음은 프레임 동기 유지에 실패했을 때 상기에서 언급한 본 발명의 파일럿 패턴을 이용하여 프레임 동기를 확인하는 절차에 대해 설명한다.The following describes a procedure for confirming frame synchronization using the above-described pilot pattern of the present invention when the frame synchronization maintenance fails.

먼저 상향 링크 전용 물리 채널(Uplink DPCH)의 프레임 동기 확인 절차를 설명한다.First, a frame synchronization checking procedure of an uplink DPCH will be described.

상향 링크 전용 물리 채널(Uplink DPCH)에서는 긴 스크램블 코드(longscrambling code) 또는 짧은 스크램블 코드(short scrambling code)를 사용할 수 있다.In an uplink DPCH, a long scrambling code or a short scrambling code may be used.

여기서, 긴 스크램블 코드(long scrambling code)의 길이는 한 프레임 주기에 상응하는 길이이며, 짧은 스크램블 코드(short scrambling code)의 길이는 한 프레임을 구성하는 심볼 주기에 상응하는 길이를 갖는다.Here, the length of the long scrambling code is the length corresponding to one frame period, and the length of the short scrambling code has the length corresponding to the symbol period constituting one frame.

그런데 짧은 스크램블 코드(short scrambling code)를 사용하는 상향 링크 전용 물리 채널(Uplink DPCH)에서 슬롯 동기 또는 프레임 동기가 어긋났을 경우에는 칩 동기까지 항상 어긋나는 것은 아니다.However, when slot synchronization or frame synchronization is shifted in an uplink DPCH using a short scrambling code, the chip synchronization is not always shifted.

그러나, 칩 동기가 어긋났다면 그것은 슬롯 동기는 물론 프레임 동기까지 어긋나게 된다.However, if chip synchronization is out of order, it is out of slot synchronization as well as frame synchronization.

반면에 긴 스크램블 코드(long scrambling code)가 상향 링크 전용 물리 채널(Uplink DPCH)에서 사용될 경우에는, 매 프레임마다 긴 스크램블 코드(long scrambling code)가 반복되기 때문에, 프레임 동기가 어긋났다는 것은 항상 칩 동기까지 어긋났다는 의미를 내포한다.On the other hand, when a long scrambling code is used in an uplink DPCH, since the long scrambling code is repeated every frame, it is always a chip that frame synchronization is out of order. It implies that the motivation is out of order.

도 8 은 본 발명에 따른 최적 파일럿 심볼을 이용한 프레임 동기 확인 및 획득 절차를 나타낸 도면이다.8 is a diagram illustrating a frame synchronization confirmation and acquisition procedure using an optimal pilot symbol according to the present invention.

다음은 상향 링크 채널의 칩 동기 및 프레임 동기를 확인하고, 최종 프레임 동기를 획득하는 절차를 설명한다.The following describes a procedure of checking chip synchronization and frame synchronization of an uplink channel and obtaining a final frame synchronization.

일단 다수의 사용자 검출을 위해 상향 링크 채널에서는 짧은 스크램블 코드(short scrambling code)가 사용된다고 가정할 때, 만약 네트워크측에서 프레임 동기를 유지하지 못하고 동기가 어긋나게 된다면, 칩 동기는 어긋나지 않은 상태에서 슬롯 동기 및 프레임 동기를 획득하는데 표 5 및 표 6의 파일럿 비트 패턴을 사용한다.Once a short scrambling code is used in the uplink channel for the detection of multiple users, if the frame synchronization is not maintained at the network side and the synchronization is off, the slot synchronization is not misaligned. And the pilot bit patterns of Tables 5 and 6 to obtain frame synchronization.

그러나, 만약 상향 링크 채널 또는 하향 링크 채널에서 긴 스크램블 코드(long scrambling code)가 사용된다고 가정할 때는, 칩 동기가 어긋났을 경우 항상 프레임 동기 또한 어긋났음을 의미하므로, 프레임 동기를 확인하는데만 단지 표 5, 표 6 및 표 13의 파일럿 패턴을 사용한다.However, if a long scrambling code is used in the uplink channel or the downlink channel, it means that frame synchronization is also misaligned when chip synchronization is misaligned. Pilot patterns of 5, Table 6 and Table 13 are used.

본 발명에서는 상향 링크 채널에서 짧은 스크램블 코드(short scrambling code)가 사용될 때 새로운 파일럿 비트 패턴을 사용하여 프레임 동기를 획득하는 절차를 제안한다.The present invention proposes a procedure for acquiring frame synchronization using a new pilot bit pattern when a short scrambling code is used in an uplink channel.

짧은 스크램블 코드가 사용되는 경우에는 프레임 동기가 어긋나더라도 칩 동기는 유지되어 있는 경우가 있다.When a short scramble code is used, chip synchronization may be maintained even if frame synchronization is shifted.

본 발명은 네트워크측에서 프레임 동기화를 수행하는데 보다 향상된 절차를 제공하기 위한 것으로, 본 발명에서는 칩 동기화 및 프레임 동기화 모드에서 초기 칩 동기 및 프레임 동기를 획득하는 과정 없이 네트워크측에서 프레임 동기화를 이룰 수 있다.The present invention provides an improved procedure for performing frame synchronization on the network side. In the present invention, frame synchronization can be achieved on the network side without acquiring initial chip synchronization and frame synchronization in the chip synchronization and frame synchronization modes. .

단, 네트워크측에서는 짧은 스크램블 코드(short scrambling code)의 칩 동기를 유지하고 있어야 한다.However, the network side must maintain chip synchronization of short scrambling code.

도 8을 참조하여 상향 링크 채널의 프레임 동기 확인 및 획득 절차에 대해 보다 상세하게 설명하면, 먼저 네트워크측에서는 칩 동기화 및 프레임 동기화모드(Chip and frame synchronization mode)에서 칩 동기 실패를 확인하여 초기 칩 동기 및 프레임 동기를 획득한다.Referring to FIG. 8, the frame synchronization confirmation and acquisition procedure of the uplink channel will be described in more detail. First, the network side checks the chip synchronization failure in the chip synchronization and frame synchronization mode, so that the initial chip synchronization and Obtain frame synchronization.

이 때는 사용자측(UE)에서 알려준 프레임 옵셋 정보 및 슬롯 옵셋 정보를 근거로 하여 상향 링크 채널의 초기 칩 동기 및 프레임 동기를 획득하는데, 이를 위해 네트워크측은 사용자측(UE)으로부터 프레임 옵셋 그룹(frame offset group)과 슬롯 옵셋 그룹(slot offset group)을 수신한다.In this case, the initial chip synchronization and the frame synchronization of the uplink channel are acquired based on the frame offset information and the slot offset information informed by the UE. For this purpose, the network side obtains a frame offset group from the UE. And a slot offset group.

이 후 프레임 동기 획득을 위해서는 본 발명에서 제안한 표 5 및 표 6의 파일럿 비트 패턴을 사용하여 프레임 동기 확인을 거치게 된다.Subsequently, in order to acquire frame synchronization, frame synchronization is checked using the pilot bit patterns of Tables 5 and 6 proposed in the present invention.

즉, 네트워크측은 프레임 동기 확인 모드(Frame synchronization confirmation mode)에서 제안된 파일럿 비트 패턴을 사용하여 프레임 동기가 어긋났는지의 여부를 계속 확인한다.That is, the network side continuously checks whether frame synchronization is out of order using the pilot bit pattern proposed in the frame synchronization confirmation mode.

이 때는 앞에서 설명한 도 5의 상관 처리 장치를 이용하는데, 도 5의 상관 처리 장치는 상향 링크 채널의 파일럿 비트가 8비트인 경우를 나타낸 것이다.In this case, the correlation processing apparatus of FIG. 5 described above is used, and the correlation processing apparatus of FIG. 5 illustrates a case where pilot bits of an uplink channel are 8 bits.

그런데 프레임 동기 확인 모드(Frame synchronization confirmation mode)에서 만약 칩 동기는 획득했지만 프레임 동기가 어긋나는 경우가 발생할 수 있는데, 본 발명에서는 프레임 동기 확인 모드(Frame synchronization confirmation mode)에서 프레임 동기만 어긋났을 경우 다시 칩 동기화 및 프레임 동기화 모드(Chip and frame synchronization mode)를 실행시키지 않는다.However, in the frame synchronization confirmation mode (frame synchronization confirmation mode), if the chip synchronization is acquired, but the frame synchronization may occur, in the present invention, if only the frame synchronization in the frame synchronization confirmation mode (frame synchronization confirmation mode) chip again Do not run the Chip and frame synchronization mode.

다시 말해서, 본 발명에서는 칩 동기는 획득하였고 프레임 동기가 어긋났을 경우에, 칩 동기화 및 프레임 동기화 모드(Chip and frame synchronization mode)와 독립적인 프레임 동기화 모드(frame synchronization mode)에서 표 5 또는 표 6의 파일럿 비트 패턴을 사용하여 최종 프레임 동기를 이룰 수 있다.In other words, in the present invention, when the chip synchronization is acquired and the frame synchronization is out of order, in the frame synchronization mode independent of the chip synchronization and frame synchronization mode, The pilot bit pattern can be used to achieve final frame synchronization.

도 9 는 본 발명에 따른 프레임 동기 획득을 위한 상관 처리 장치의 구성을 나타낸 도면으로, 상향 링크 채널의 파일럿 비트가 8비트인 경우 본 발명에 따른 프레임 동기 획득 절차를 구현하기 위한 것이다.9 is a diagram illustrating a configuration of a correlation processing apparatus for frame synchronization acquisition according to the present invention, and is for implementing the frame synchronization acquisition procedure according to the present invention when the pilot bit of the uplink channel is 8 bits.

도 9의 상관 처리 장치는 최소한 한 프레임 이상의 복조된 심볼들을 저장하고 있다고 가정한다. 그런데 이러한 가정은 네트워크측에서 인트라 프레임 인터리빙(intra-frame interleaving) 또는 인터-프레임 인터리빙(inter-frame interleaving)을 수행하기 때문에 항상 성립된다.It is assumed that the correlation processing apparatus of FIG. 9 stores demodulated symbols of at least one frame. However, this assumption is always made because intra-frame interleaving or inter-frame interleaving is performed at the network side.

다음은 본 발명에 따른 프레임 동기 획득 절차를 도 9를 참조하여 더욱 구체화시킨다.Next, the frame synchronization acquisition procedure according to the present invention is further specified with reference to FIG.

먼저 복조된 16비트의 종렬 비트들을 로딩(loading)한다.First, demodulated 16-bit serial bits are loaded.

이 로딩된 종렬 비트들은 각각 해당 비트 위치 번호(비트#)의 파일럿 비트 패턴과 상관시킨다.These loaded serial bits each correlate with the pilot bit pattern of the corresponding bit position number (bit #).

이후 A지점에서의 1차 상관 결과값을 합산하여, B지점에서 양(Positive) 또는 음(Negative)의 최대 상관 결과값이 검출되는지를 확인한다.Thereafter, by summing the first order correlation result at point A, it is checked whether a positive or negative maximum correlation result value is detected at point B.

이 때 만약 B지점에서 최대 상관 결과값이 검출되지 않으면, 순환 쉬프트 클록 신호(Cyclic shift clock)를 발생시켜 로딩되어 있는 16비트의 종렬 비트들을 한 번 순환 쉬프트(cyclic shift)한 후 상기한 과정을 반복한다.In this case, if the maximum correlation result is not detected at point B, the above procedure is performed after cyclic shifting the loaded 16-bit column bits by generating a cyclic shift clock signal. Repeat.

그런데 만약 B지점에서 최대 상관 결과값이 검출되면, 프레임 동기가 이루어진 것이다.However, if the maximum correlation result is detected at point B, frame synchronization is achieved.

이 때 네트워크측에서는 실제 수신되어 복조된 비트 위치 번호(비트#)와 자신이 알고 있는 비트 위치 번호와의 차이를 알고 있고, 또한 실제 수신되어 복조된 슬롯 번호(슬롯#)와 자신이 알고 있는 슬롯 번호와의 차이를 알고 있기 때문에 프레임 동기를 쉽게 획득할 수 있다.At this time, the network side knows the difference between the bit position number (bit #) actually received and demodulated and the bit position number it knows, and also the slot number (slot #) actually received and demodulated and the slot number it knows. The frame synchronization can be easily obtained because the difference from

이상에서 설명한 바와 같이 본 발명에서는 다음과 같은 효과를 얻어낼 수 있게 된다.As described above, in the present invention, the following effects can be obtained.

첫 째, 본 발명에서 새롭게 제안한 최적의 파일럿 심볼을 사용함으로써 프레임 동기화를 이루는데 있어 동기를 두 번 확인할 수 있는 이중 체크가 가능하여 정확한 프레임 동기를 실현할 수 있으며, 특히 프레임 동기를 빠른 시간에 성공시킬 수 있으므로 동기 획득을 위한 탐색 시간을 줄일 수 있다.First, by using the optimal pilot symbol newly proposed in the present invention, it is possible to double check the synchronization in order to achieve frame synchronization, thereby realizing accurate frame synchronization. As a result, the seek time for synchronizing can be reduced.

둘 째, 본 발명에서 새롭게 제안한 최적의 파일럿 심볼을 사용하게 되면, 프레임 동기를 위한 수신측의 상관 처리 장치를 보다 간단하게 구성할 수도 있으므로, 수신 장치의 전체 복잡도를 줄일 수 있다.Second, if the optimal pilot symbol newly proposed in the present invention is used, the correlation processing apparatus on the receiving side for frame synchronization can be configured more simply, thereby reducing the overall complexity of the receiving apparatus.

세 째, 본 발명의 프레임 동기 확인 절차에 의해 프레임 동기가 실패했을 경우 이에 대해 능동적으로 대처할 수 있으므로, 보다 정확한 프레임 동기 획득이 가능해진다.Third, when frame synchronization fails by the frame synchronization checking procedure of the present invention, it is possible to actively cope with this, and thus more accurate frame synchronization can be obtained.

Claims (5)

사용자측(UE)과 네트워크측간에 통신 채널에 대한 프레임 동기를 유지함에 있어서,In maintaining frame synchronization for a communication channel between a UE and a network, 상기 통신 채널에 대한 칩 동기를 획득하는 단계와;Obtaining chip synchronization for the communication channel; 상기 칩 동기가 획득됨에 따라, 상기 칩 동기를 이용하여 프레임 동기를 획득하는 단계와;Acquiring frame synchronization using the chip synchronization as the chip synchronization is obtained; 상기 획득된 프레임 동기의 유지 여부를 확인하는 단계와;Checking whether the obtained frame synchronization is maintained; 상기 프레임 동기가 어긋난 경우, 각각의 파일럿 시퀀스가 상관 주기에서 정합된 지점에서는 최대의 상관 값을 갖고, 상관 주기 중간 지점에서 부호가 다른 최대의 상관 값을 가지는 파일럿 패턴을 이용하여 프레임 동기를 회복하는 단계로 포함하여 이루어지는 것을 특징으로 하는 프레임 동기 유지 방법.When the frame synchronization is out of order, frame synchronization is restored by using a pilot pattern having a maximum correlation value at a point where each pilot sequence is matched in a correlation period and having a maximum correlation value having a different sign at a middle point of the correlation period. Frame synchronization maintaining method characterized in that it comprises a step. 제 1 항에 있어서, 상기 프레임 동기 확인 단계는 이 단계에서 프레임 동기가 어긋난 경우, 칩 동기를 확인하는 단계와,The method of claim 1, wherein the frame synchronization checking step comprises: when the frame synchronization is out of alignment at this step, checking the chip synchronization; 칩 동기가 어긋난 경우에는 상기 칩 동기 및 프레임 동기를 획득하는 단계를 실행하는 것을 특징으로 하는 프레임 동기 유지 방법.And when the chip synchronization is out of order, acquiring the chip synchronization and the frame synchronization. 제 1 항에 있어서, 상기 파이럿 시퀀스들은 그 상관값의 합이 수신된 각 프레임에 대한 상관 주기의 시작 지점 또는 중간 지점에서 서로 다른 극성의 최대 상관 값을 가지며 다른 지점에서는 영이되는 파일럿 파일럿 시퀀스인 것을 특징으로 하는 프레임 동기 유지 방법.2. The method of claim 1, wherein the pilot sequences are pilot pilot sequences whose sum of correlation values has a maximum correlation value of different polarities at a start point or a middle point of a correlation period for each received frame and is zero at another point. Characterized in that the frame synchronization maintaining method. 제 1 항에 있어서, 상기 파일럿 시퀀스는 모두 0과 1의 값의 숫자가 동일한 시퀀스인 것을 특징으로 하는 프레임 동기 유지 방법.2. The method of claim 1, wherein the pilot sequence is a sequence in which all numbers of 0 and 1 have the same number. 제 4 항에 있어서, 상기 파일럿 시퀀스는 후반부가 전반부의 시퀀스의 보수를 취하여 이루어진 시퀀스인 것을 특징으로 하는 프레임 동기 유지 방법.5. The frame synchronization maintaining method according to claim 4, wherein the pilot sequence is a sequence in which the second half takes a complement of the first half.
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