KR100323767B1 - 프레임 동기 유지 방법 - Google Patents

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Abstract

차세대 이동 통신 시스템에 있어서, 특히 광대역 코드 분할 다중 접속 방식(이하, W-CDMA 라 약칭함)의 차세대 이동 통신 시스템에서 최적의 파일럿 심볼 패턴을 사용한 프레임 동기 유지 방법에 관한 것으로, 사용자측(UE)과 네트워크측간에 통신 채널에 대한 프레임 동기를 유지함에 있어서, 상기 통신 채널에 대한 칩 동기를 획득하는 단계와, 상기 칩 동기가 획득됨에 따라, 상기 칩 동기를 이용하여 프레임 동기를 획득하는 단계와, 상기 획득된 프레임 동기의 유지 여부를 확인하는 단계와, 상기 프레임 동기가 어긋난 경우, 각각의 파일럿 시퀀스가 상관 주기에서 정합된 지점에서는 최대의 상관 값을 갖고, 상관 주기 중간 지점에서 부호가 다른 최대의 상관 값을 가지는 파일럿 패턴을 이용하여 프레임 동기를 회복하는 단계로 포함하여 이루어진다.

Description

프레임 동기 유지 방법{Frame Synchronization Maintenance Method}
본 발명은 차세대 이동 통신 시스템에 관한 것으로, 특히 W-CDMA 차세대 이동 통신 시스템에서 최적의 파일럿 심볼 패턴을 사용하여 프레임 동기를 확인한 후 동기를 유지하는 방법에 관한 것이다.
최근 일본의 ARIB, 유럽의 ETSI, 미국의 T1, 한국의 TTA 및 일본의 TTC는 음성, 영상 및 데이터와 같은 멀티미디어를 서비스하는 기존 이동 통신 세계화 시스템(GSM : Grobal System for Mobile Communications)의 코어 네트워크와 무선 접속 기술을 기본으로 한 보다 진화된 차세대 이동 통신 시스템을 구상하였다.
진화된 차세대 이동 통신 시스템에 대한 기술적인 명세를 제시하기 위하여 이들은 공동 연구에 동의하였으며, 이를 위한 프로젝트를 3세대 공동 프로젝트(Third Generation Partnership Project ; 이하, 3GPP 라 약칭함)라 하였다.
3GPP는 크게 다음의 세 가지 기술 연구 영역을 포함한다.
첫 째, 3GPP 시스템 및 서비스 부문이다, 이는 3GPP 명세를 근거로 한 시스템의 구조 및 서비스 능력에 대한 연구를 하는 부문이다.
둘 째, 범지구 무선 접속 네트워크(UTRAN : Universal Terrestrial Radio Access Network)에 대한 연구 부문이다, 여기서 범지구 무선 접속 네트워크(UTRAN)는 주파수 분할 듀플렉스(FDD : Frequency Division Duplex) 모드에 따르는 W-CDMA와 시간 분할 듀플렉스(TDD : Time Division Duplex) 모드에 따르는 TD-CDMA를 적용한 무선 접속 네트워크(RAN : Radio Access Network)이다.
세 째, 2세대의 이동 통신 세계화 시스템(GSM)에서 진화되어 이동성 관리 및 전세계적 로밍(Global roaming)과 같은 3세대 네트워킹 능력을 갖는 코어 네트워크(Core network)에 대한 연구 부문이다.
상기한 3GPP의 기술 연구 부문들 중에서 범지구 무선 접속 네트워크(UTRAN)에 대한 연구 부문에서는 전송 채널(Transport channel)과 물리 채널(Physical channel)에 대한 정의 및 이에 대한 설명을 기술하고 있다.
물리 채널에는 상향 링크 및 하향 링크에 전용 물리 채널(DPCH : Dedicated Physical Channel)을 사용하며, 이 전용 물리 채널(DPCH)은 일반적으로 슈퍼 프레임(Superframes), 무선 프레임(Radio frames) 및 타임 슬롯(Timeslots)의 3개의 계층 구조로 이루어진다.
3GPP 무선 접속 네트워크(RAN) 규격에서는 슈퍼 프레임(Superframe)을 720ms 주기를 갖는 최대 프레임 단위로 규정하고 있으며, 시스템 프레임수에서 볼 때 하나의 슈퍼 프레임은 72개의 무선 프레임으로 구성된다.
무선 프레임은 16개의 타임 슬롯으로 구성되며, 각 타임 슬롯은 전용 물리 채널(DPCH)에 따른 해당 정보 비트들을 갖는 필드들로 구성된다.
도 1 은 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크 전용 물리 채널(DPCH)의 구조를 나타낸 도면이다.
도 1 에서, 상향 링크 전용 물리 채널(DPCH)은 두 가지 타입이 있는데, 이는 전용 물리 데이터 채널(DPDCH)과 전용 물리 제어 채널(DPCCH)이다.
이들 상향 링크 전용 물리 채널(DPCH) 중에서 전용 물리 데이터 채널(DPDCH)은 전용 데이터를 전달하기 위한 것이며, 나머지 전용 물리 제어 채널(DPCCH)은 제어 정보를 전달하기 위한 것이다.
제어 정보를 전달하는 전용 물리 제어 채널(DPCCH)은 파일럿 필드(Pilot)(1), 전송 포맷 결합 표시자 필드(TFCI)(2), 피이드백 정보 필드(FBI)(3) 및 전송 전력 제어 필드(TPC)(4)와 같은 여러 개의 필드로 구성된다.
여기서 전송 포맷 결합 표시자 필드(TFCI)(2)는 다수 서비스를 동시에 제공할 수 있도록 지원하며, 이 전송 포맷 결합 표시자 필드(TFCI)(2)가 포함되어 있지 않으면 고정 레이트 서비스(Fixed-rate service)임을 의미하게 된다.
또한 파일럿 필드(Pilot)(1)에는 코히어런트 검출(Coherent detection)을 위한 채널 추정(channel estimation)을 지원하는 파일럿 비트가 포함되어 있는데, 대개 6비트 또는 8비트의 파일럿 비트를 포함한다.
다음의 표 1 은 상향 링크 전용 물리 제어 채널(DPCCH)에 대한 여러 채널 정보를 나타낸 것으로, 채널 비트 레이트 및 채널 심볼 레이트는 확산(spreading) 바로 전의 레이트이다.
채널 비트 레이트(Kbps) 채널 심볼 레이트(Ksps) 확산 인자(Spread-ing Factor) 프레임당 비트수(bits/frame) 슬롯당 비트수(bits/slots) 파일럿 비트수(Pilot bits) 전송 전력 제어 비트수(TPC bits) 전송 포맷 결합 표시자 비트수(TFCI bits)
16 16 256 160 10 6 2 2
16 16 256 160 10 8 2 0
표 2에는 상향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 비트 패턴을 나타낸 것으로, 한 슬롯을 구성하는 6비트 내지 8비트의 파일럿 비트 패턴을 나타내었다.
상기한 표 2에서 전체 파일럿 비트 중 음영 부분이 프레임 동기를 위해 사용되는 것이며, 이를 제외한 다른 부분의 파일럿 비트는 '1'의 값을 갖는다.
즉, 각 슬롯의 파일럿 비트가 6비트인 경우에는 비트#1(FC1), 비트#2(FC2), 비트#4(FC3), 비트#5(FC4)가 프레임 동기에 사용되며, 또한 각 슬롯의 파일럿 비트가 8비트인 경우에는 비트#1(FC1), 비트#3(FC2), 비트#5(FC3), 비트#7(FC4)이 프레임 동기에 사용된다.
따라서, 한 슬롯당 프레임 동기를 위해 사용되는 파일럿 비트는 각 슬롯의 파일럿 비트가 6비트 또는 8비트인 경우에서 모두 4비트가 사용된다.
결국 하나의 무선 프레임이 16개의 타임 슬롯으로 이루어지므로, 한 프레임에서는 프레임 동기를 위해 사용되는 파일럿 비트수가 '64'인 것이다.
도 2 는 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크 전용 물리 채널(DPCH)에 대한 확산 및 스크램블을 위한 장치 구성을 나타낸 도면이다.
도 2 의 장치 구성은 상향 링크의 전용 물리 데이터 채널(DPDCH)과 전용 물리 제어 채널(DPCCH)이 각각 I채널 지류와 Q채널 지류로 맵핑되는 직교 위상 편이 변조(Quadrature Phase Shift Keying ; 이하, QPSK 라 약칭함)를 위한 것이다.
확산(Spreading)은 각 채널 지류를 통하는 모든 심볼을 다수의 칩으로 전환시키는 작업으로, I채널 지류와 Q채널 지류는 각각 두 개의 서로 다른 직교 가변 확산 인자(OVSF : Orthogonal Variable Spreading Factor) 즉 서로 다른 채널화 코드(CD또는 CC)에 따른 칩율(Chip Rate)로 확산된다.
여기서, 각 채널 지류상의 심볼당 칩 수를 나타낸 것이 직교 가변 확산인자(OVSF)이다.
확산된 이들 두 채널 지류는 합산되어 다시 특정한 복소 스크램블 코드(Complex Scrambling Code)인 CScramb에 의해 복소 스크램블 되며, 이후 실수부분(Real)과 허수부분(Imag)으로 분리되어 각각의 반송파에 실린 후 전송된다.
이 때 상향 링크의 전용 물리 채널(DPCH)에 대한 복소 스크램블에 사용되는 코드는 긴 스크램블 코드(long scrambling code) 또는 짧은 스크램블 코드(short scrambling code)가 사용될 수 있다.
도 3 은 3GPP 무선 접속 네트워크(RAN) 규격에 따른 하향 링크 전용 물리 채널(DPCH)의 구조를 나타낸 도면이다.
여기서 주목할 점은 상향 링크의 전용 물리 채널(DPCH)에서는 16Ksps의 고정 레이트(Fixed Rate)이므로, 파일럿 비트(또는 심볼)수가 6비트 혹은 8비트였다.
그러나, 하향 링크의 전용 물리 채널(DPCH)에서는 가변 레이트(Variable Rate)이므로, 다음에 설명할 표 3과 같은 파일럿 심볼 패턴을 갖는다.
도 3에서 하향 링크 전용 물리 채널(DPCH)도 또한 도 1의 상향 링크 전용 물리 채널(DPCH)과 같이 전용 물리 데이터 채널(DPDCH)과 전용 물리 제어 채널(DPCCH)의 두 가지 타입을 갖는다.
이들 상향 링크 전용 물리 채널(DPCH) 중에서 전용 물리 데이터 채널(DPDCH)은 전용 데이터를 전달하기 위한 것이며, 나머지 전용 물리 제어 채널(DPCCH)은 제어 정보를 전달하기 위한 것이다.
제어 정보를 전달하는 전용 물리 제어 채널(DPCCH)은 전송 포맷 결합 표시자 필드(TFCI)(10), 전송 전력 제어 필드(TPC)(12) 및 파일럿 필드(Pilot)(14)와 같은 여러 개의 필드로 구성된다.
이들 중에서 파일럿 필드(Pilot)(14)에는 코히어런트 검출(Coherent detection)을 위한 채널 추정(channel estimation)을 지원하는 파일럿 심볼이 포함되어 있다.
표 3은 하향 링크 전용 물리 제어 채널(DPCCH)에 포함된 파일럿 심볼의 패턴을 나타낸 것으로, 하향 링크 전용 물리 제어 채널(DPCCH)의 각각 다른 심볼 레이트에 따라 나눈 것이다.
상기 표 3에서 하향 링크의 프레임 동기에 사용되는 파일럿 심볼은 각 심볼 레이트의 전체 파일럿 심볼 중 음영 부분만이 프레임 동기를 위해 사용되는 것이며, 이를 제외한 다른 부분의 파일럿 심볼은 '1'의 값을 갖는다.
즉, 심볼 레이트가 16,32,64,128Ksps인 경우의 예를 들면, 심볼#1과 심볼#3이 프레임 동기에 사용된다는 것이며, 따라서 한 슬롯당 프레임 동기를 위해 사용되는 파일럿 심볼은 4개이므로, 결국 하나의 무선 프레임에서는 프레임 동기를 위해 64개의 파일럿 심볼을 사용하게 된다.여기서 앞에서 설명한 표2에서의 상향 링크 전용 물리 제어 채널의 경우는 하나의 비트가 하나의 심볼을 나타내도록 사용되며 심볼과 비트는 동일한 의미를 갖지만, 표3에서의 하향 링크 전용 물리 제어 채널의 경우 두 개의 비트가 하나의 심볼을 나타내므로 심볼이라는 용어를 사용한 것이다.그러므로 표2에서는 파일럿 비트 패턴이라는 용어가 적절하고, 표 3은 파일럿 심볼 패턴이 적절한 용어이다.
도 4 는 3GPP 무선 접속 네트워크(RAN) 규격에 따른 하향 링크 전용 물리 채널(DPCH)에 대한 확산 및 스크램블을 위한 장치 구성을 나타낸 도면이다.
도 4 의 장치 구성은 하향 링크의 전용 물리 채널(DPCH)과 공통 제어 물리 채널(CCPCH : Common Control Physical Channel)에 대한 확산 및 스크램블을 위한 장치 구성이다.
여기서는 QPSK가 수행되며, 두 채널의 심볼쌍은 직병렬(Serial to Parallel) 변환된 후 각각 I채널 지류와 Q채널 지류로 맵핑된다.
I채널 지류와 Q채널 지류는 각각 두 개의 동일한 채널화 코드(CCh)에 따른 칩율(Chip Rate)로 확산되며, 확산된 이들 두 채널 지류는 합산되어 다시 특정한 복소 스크램블 코드(Complex Scrambling Code)인 CScramb에 의해 복소 스크램블 된다.
이후 실수부분(Real)과 허수부분(Imag)으로 분리되어 각각의 반송파에 실려 전송되는데, 서로 다른 물리 채널들은 서로 다른 채널화 코드를 사용하는데 반해 스크램블 코드는 한 셀의 모든 물리 채널에 대해 동일한 코드를 사용한다.
지금까지 설명한 확산과 스크램블을 거친 상향 및 하향 링크의 전용 물리 채널(DPCH)은 수신측에 전달되어, 데이터 및 여러 제어 정보를 제공한다.
특히 수신측에서는 프레임 동기를 위해 수신된 전용 물리 제어 채널(DPCCH)의 파일럿 필드에 포함된 파일럿 심볼을 사용한다.
프레임 동기를 위해서는 파일럿 심볼을 이용하여 상관 처리를 수행해야 하는데, 상기한 표 2 와 표 3에 나타낸 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크 파일럿 비트와 하향 링크의 파일럿 심볼을 사용하여 상관 처리를 수행할 경우에는 최적의 프레임 동기를 실현할 수 없다.
보다 상세하게 설명하자면, 상기한 표 2 와 표 3에 나타낸 파일럿 비트와 파일럿 심볼을 사용하여 상관 처리를 수행할 경우, 한 번의 상관 주기에서 'N' 파일럿 비트를 갖는 무선 프레임에 대한 상관 처리 결과가 'τ=0'인 지점에서 최대값을 갖고, 'τ=N/2'인 지점에서 극성이 다른 최대값을 갖기 때문에 비교적 양호하기는 하다. 하지만 'τ=0'과 'τ=N/2' 지점을 제외한 나머지 지연 지점에서, 즉 사이드로브(Sidelobe)에서 상관 처리 결과값이 '0'이 되는 경우는 없었다.
따라서, 'τ=0'과 'τ=N/2' 지점에서 서로 다른 극성이면서 서로 크기가 같은 상관 처리 결과를 얻어 낼 수 있으며, 사이드로브(Sidelobe)에서 최소의 상관 결과값을 갖는 최적의 파일럿 심볼이 요구되고, 이러한 최적의 파일럿 심볼을 이용한 보다 빠르고 정확한 프레임 동기화가 요구된다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 차세대 이동 통신 시스템의 상향 링크 및 하향 링크에서 최적의 프레임 동기를 수행할 수 있도록 새로운 파일럿 심볼 패턴을 제공하며, 이 새로운 파일럿 심볼 패턴을 이용한 상관 처리 결과에 따라 보다 빠르고 정확한 프레임 동기를 확인한 후 프레임 동기를 유지하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 프레임 동기 유지 방법의 특징은, 사용자측(UE)과 네트워크측간에 통신 채널에 대한 프레임 동기를 유지함에 있어서, 상기 통신 채널에 대한 칩 동기를 획득하는 단계와, 상기 칩 동기가 획득됨에 따라, 상기 칩 동기를 이용하여 프레임 동기를 획득하는 단계와, 상기 획득된 프레임 동기의 유지 여부를 확인하는 단계와, 상기 프레임 동기가 어긋난 경우, 각각의 파일럿 시퀀스가 상관 주기에서 정합된 지점에서는 최대의 상관 값을 갖고, 상관 주기 중간 지점에서 부호가 다른 최대의 상관 값을 가지는 파일럿 패턴을 이용하여 프레임 동기를 회복하는 단계로 포함하여 이루어진다.바람직하게, 상기 프레임 동기 확인 단계는 이 단계에서 프레임 동기가 어긋난 경우, 칩 동기를 확인하는 단계와, 칩 동기가 어긋난 경우에는 상기 칩 동기 및 프레임 동기를 획득하는 단계를 실행한다.그리고 상기 파이럿 시퀀스들은 그 상관값의 합이 수신된 각 프레임에 대한 상관 주기의 시작 지점 또는 중간 지점에서 서로 다른 극성의 최대 상관 값을 가지며 다른 지점에서는 영이되는 파일럿 파일럿 시퀀스이다.그리고, 상기 파일럿 시퀀스는 모두 0과 1의 값의 숫자가 동일한 시퀀스이며, 상기 파일럿 시퀀스는 후반부가 전반부의 시퀀스의 보수를 취하여 이루어진다.
도 1 은 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크 전용 물리 채널(DPCH)의 구조를 나타낸 도면.
도 2 는 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크 전용 물리 채널(DPCH)에 대한 확산 및 스크램블을 위한 장치 구성을 나타낸 도면.
도 3 은 3GPP 무선 접속 네트워크(RAN) 규격에 따른 하향 링크 전용 물리 채널(DPCH)의 구조를 나타낸 도면.
도 4 는 3GPP 무선 접속 네트워크(RAN) 규격에 따른 하향 링크 전용 물리 채널(DPCH)에 대한 확산 및 스크램블을 위한 장치 구성을 나타낸 도면.
도 5 는 본 발명에 따른 상향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 비트를 이용하는 프레임 동기를 위한 상관 처리 장치 구성을 나타낸 도면.
도 6 은 본 발명에 따른 프레임 동기를 위한 상향 링크의 파일럿 비트 패턴을 이용한 상관 결과와 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크의 파일럿 비트 패턴을 이용한 상관 결과를 나타낸 도면.
도 7 는 본 발명에 따른 하향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 심볼을 이용하는 프레임 동기를 위한 상관 처리 장치의 구성을 나타낸 도면.
도 8 은 본 발명에 따른 최적 파일럿 심볼을 이용한 프레임 동기 확인 및 획득 절차를 나타낸 도면.
도 9 는 본 발명에 따른 프레임 동기 획득을 위한 상관 처리 장치의 구성을 나타낸 도면.
이하, 본 발명에 따른 최적의 파일럿 심볼을 이용한 프레임 동기 유지 방법에 대한 바람직한 일 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명에서는 프레임 동기를 위한 새로운 파일럿 패턴을 제안하며, 프레임 동기 유지에 실패했을 때 프레임 동기를 확인하는 절차 및 최종 프레임 동기를 획득하는 절차에 대해 설명한다.
특히, 본 발명에서는 상향 링크 전용 물리 채널(Uplink DPCH), 하향 링크 전용 물리 채널(Downlink DPCH) 및 2차 공통 제어 물리 채널에서 본 발명의 파일럿 패턴을 사용하여 프레임 동기를 확인하는 절차를 설명한다.
다음의 표 4 는 상향 링크 전용 물리 제어 채널(DPCCH)에 대한 여러 채널 정보를 나타낸 것으로, 채널 비트 레이트 및 채널 심볼 레이트는 확산(spreading) 바로 전의 레이트이다.
채널 비트 레이트(Kbps) 채널 심볼 레이트(Ksps) 확산 인자(Spread-ing Factor) 프레임당 비트수(bits/frame) 슬롯당 비트수(bits/slots) 파일럿 비트수(Pilot bits) 전송 전력 제어 비트수(TPC bits) 전송 포맷 결합 표시자 비트수(TFCI bits) 피이드백 정보 비트수(FBIbits)
16 16 256 160 10 6 2 2 0
16 16 256 160 10 8 2 0 0
16 16 256 160 10 5 2 2 1
16 16 256 160 10 7 2 0 1
16 16 256 160 10 [6] [2] [0] [2]
16 16 256 160 10 [5] [1] [2] [2]
다음의 표 5에는 본 발명에서 제안하는 상향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 비트 패턴을 나타낸 것으로, 한 슬롯을 구성하는 5,6비트의 파일럿 비트 패턴을 나타내었다.
기존 상향 링크 전용 물리 제어 채널(DPCCH)에서는 한 슬롯을 구성하는 파일럿 비트수가 6비트나 8비트인 경우의 파일럿 비트 패턴만 제안되었지만, 본 발명에서는 아래의 표 5와 다음의 표 6에 나타낸 것과 같이 5비트 또는 7비트의 파일럿 비트 패턴도 사용한다.
NPilot2 파일럿 비트 위치 번호(비트#) 종렬 시퀀스(Column Sequence)
5 0 C1
1 C2
3 C3
4 C4
6 1 C1
2 C2
4 C3
5 C4
7 1 C1
2 C2
4 C3
5 C4
8 1 C1
3 C2
5 C3
7 C4
표 6 에는 본 발명에서 새롭게 제안하는 상향 링크 전용 물리 제어채널(DPCCH)의 나머지 파일럿 비트 패턴을 나타낸 것으로, 한 슬롯을 구성하는 7,8비트의 파일럿 비트 패턴을 나타내었다.
상기한 표 6에는 기존 상향 링크 전용 물리 제어 채널(DPCCH)에서 사용하지 않았던 7비트의 파일럿 비트 패턴도 나타나 있으며, 상기한 표 5 및 표 6에서 길이가 16인 4가지의 종렬 시퀀스를 파일럿 비트가 5비트, 6비트, 7비트 또는 8비트 경우에 모두 C1, C2, C3, C4라 하고, 한 슬롯을 구성하는 각 파일럿 비트의 위치에 따라 정리한 것이 표 7에 나타나 있다.이때, 종래기술을 설명한 표1에서는 6비트와 8비트인 경우의 파일럿 비트 패턴만을 사용하였으나, 다양한 응용에 대응하여 표4에 나타낸 바와 같은 5비트, 7비트의 파일럿 패턴을 사용하게 된 것이다. 즉, 본 발명에서는 비트 패턴을 다르게 조합한 경우에도 사용할 수 있는 것으로, 본 발명의 5비트와 6비트 파일럿 비트 패턴의 음영부분과, 7비트와 8비트 파일럿 비트 패턴의 음영부분은 각각 동일하지만, 본 발명의 6비트와 8비트 파일럿 비트 패턴의 음영부분과 종래 기술의 6비트와 8비트 파일럿 비트 패턴의 음영부분이 서로 상이함을 알 수 있다.
본 발명에서는 길이가 16인 4가지의 종렬 시퀀스, 즉 전체 길이가 64인 코드 시퀀스를 사용하여 프레임 동기를 위한 상관 처리를 수행한다.
상기한 표 5 및 표 6에서 전체 파일럿 비트 중 음영 부분이 프레임 동기를 위한 상관 처리에 사용되는 것이며, 이를 제외한 다른 부분의 파일럿 비트는 '1'의 값을 갖는다.
즉, 각 슬롯의 파일럿 비트가 5비트인 경우에는 비트#0(C1), 비트#1(C2), 비트#3(C3), 비트#4(C4)가, 각 슬롯의 파일럿 비트가 6비트 또는 7비트인 경우에는 비트#1(C1), 비트#2(C2), 비트#4(C3), 비트#5(C4)가, 또한 각 슬롯의 파일럿 비트가 8비트인 경우에는 비트#1(C1), 비트#3(C2), 비트#5(C3), 비트#7(C4)가 프레임 동기를 위한 상관 처리에 사용된다.
따라서, 한 슬롯당 프레임 동기를 위해 사용되는 파일럿 비트는 각 슬롯의 파일럿 비트가 모두 4비트가 사용된다.
결국 하나의 무선 프레임이 16개의 타임 슬롯으로 이루어지므로, 한 프레임에서는 프레임 동기를 위해 사용되는 파일럿 비트수가 '64'인 것이다.
도 5 는 본 발명에 따른 상향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 비트를 이용하는 프레임 동기를 위한 상관 처리 장치의 구성을 나타낸 도면이다.
도 5 는 상향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 비트가 8비트인 경우를 나타낸 것으로, 이 경우에는 표 6에서 비트#1(C1), 비트#3(C2), 비트#5(C3), 비트#7(C4)에 상응하는 길이 16의 종렬 시퀀스(Column Sequences)가 프레임 동기를 위한 상관 처리에 사용된다.
반면에 비트#0, 비트#2, 비트#4, 비트#6과 같이 모두 '1'의 패턴을 갖는 종렬 시퀀스는 코히어런트 검출(coherent detection)을 위한 채널 추정(channel estimation)에 사용된다.
다음의 4가지 시퀀스들이 본 발명에 따른 프레임 동기를 위한 시퀀스들이다.
이와 같은 본 발명에서 새롭게 제안하는 프레임 동기를 위한 상향 링크 전용 물리 제어 채널(DPCCH)의 시퀀스는 (a,)의 원리로 만든 것이다.
즉, 전측 8비트(a)를 먼저 만들고, 후측 8비트()는 전측 8비트에 보수를 취한 값으로 만든 것이다.
또한 상기 시퀀스는 상관 처리 주기(N)의 시작 지점(τ=0)과 주기의 τ=N/2인 지점을 제외한 나머지 지점에서의 최종 상관 결과값이 최소가 되도록 하는 시퀀스이다.
이들 종렬 시퀀스를 이용하여 상관 처리를 수행한 각 1차 결과, 즉 A지점에서의 상관 결과값을 표 8에 나타내었다.
또한 표 9에는 각 지점에서의 상관 결과값을 합한 2차 결과, 즉 B지점에서의 결과값을 나타내었다.
종렬 시퀀스 상관 결과[rx(1)∼rx(16)]
A1지점 C1=(1101111100100000) 16 4 0 4 0 -4 0 -4 -16 -4 0 -4 0 4 0 4
A2지점 C2=(1000101001110101) 16 -4 0 -4 0 4 0 4 -16 4 0 4 0 -4 0 -4
A3지점 C3=(1101110000100011) 16 4 0 -4 0 4 0 -4 -16 -4 0 4 0 -4 0 4
A4지점 C4=(0111011010001001) 16 -4 0 4 0 -4 0 4 -16 4 0 -4 0 4 0 -4
상관 결과[rx(1)∼rx(16)]
B 지점 64 0 0 0 0 0 0 0 -64 0 0 0 0 0 0 0
이 B지점에서의 상관 결과값을 살펴보면, 한 번의 상관 주기에서 'N' 파일럿 비트를 갖는 무선 프레임에 대한 상관 처리 결과가 'τ=0'인 지점에서 최대값을 갖고, 'τ=N/2'인 지점에서는 극성이 반대이고 동일한 크기의 최대값을 갖는다. 또한 'τ=0'과 'τ=N/2' 지점을 제외한 나머지 지연 지점, 즉 사이드로브(Sidelobe)에서상관 처리 결과값은 '0'이다.
따라서, 'τ=0'과 'τ=N/2' 지점에서 서로 다른 극성이면서 서로 크기가 같은 상관 처리 결과를 얻어 낼 수 있으며, 사이드로브(Sidelobe)에서는 최소의 상관 결과값을 얻어 낼 수 있다.
이와 같은 본 발명에 따른 프레임 동기를 위한 상향 링크의 파일럿 비트 패턴을 이용한 상관 결과를 도 6b에 도시하였으며, 동시에 3GPP 무선 접속 네트워크(RAN) 규격에 따른 상향 링크의 파일럿 비트 패턴을 이용한 상관 결과를 비교하여 도 6a에 도시하였는데, 이들 상관 결과는 상향 링크의 채널상에서 왜곡이 없다는 가정이 뒷받침되어야 한다.
종렬 시퀀스 상관 결과[rx(1)∼rx(16)]
A1지점 FC1=(1101110110100100) 16 -4 -4 8 0 -4 0 0 -4 0 0 -4 0 8 -4 -4
A2지점 FC2=(1110001011110010) 16 0 0 -4 -4 -4 0 0 12 0 0 -4 -4 -4 0 0
A3지점 FC3=(1000110000100000) 16 4 0 0 4 8 8 0 0 0 8 8 4 0 0 4
A4지점 FC4=(1111110101011000) 16 0 4 -4 0 0 -4 4 0 4 -4 0 0 -4 4 0
상관 결과[rx(1)∼rx(16)]
B 지점 64 0 0 0 0 0 4 4 8 4 4 0 0 0 0 0
표 10 및 표 11은 3GPP 무선 접속 네트워크(RAN) 규격에 따른 기존 상향 링크의 파일럿 비트 패턴을 이용한 상관 결과를 나타낸 것으로, 이는 상기한 표 8 및표 9의 본 발명에 따른 상관 결과값과 비교하기 위한 것이다.
상기한 표 10과 표 11에서의 값들은 이미 기술한 표 2에서 각 슬롯의 파일럿 비트가 6비트인 경우에 프레임 동기를 위한 시퀀스들을 도 5에 도시된 상관 처리 장치에 적용하여 얻어낸 상관 결과이다.
도 6에 도시된 상관 결과로 쉽게 알 수 있듯이, 본 발명에서 새롭게 제안하는 최적의 파일럿 비트를 사용함에 따라 프레임 동기화를 수행하는데 있어 이중 체크(Double check)가 가능하게 된다.
도 7 은 본 발명에 따른 하향 링크 전용 물리 제어 채널(DPCCH)의 파일럿 심볼을 이용하는 프레임 동기를 위한 상관 처리 장치의 구성을 나타낸 도면이다.
도 7 에 도시된 하향 링크의 상관 처리 장치는 다음의 표 13에 나타낸 하향 링크 전용 물리 제어 채널(DPCCH)에 포함된 파일럿 심볼 패턴에서 16,32,64,128Ksps의 심볼 레이트의 파일럿 시퀀스를 사용할 경우를 예로써 나타낸 것이다.
여기서, 심볼 레이트의 단위는 'Ksps = (심볼×103)/초' 이다.
본 발명에서도 3GPP 무선 접속 네트워크(RAN) 규격에서와 마찬가지로 하향 링크의 프레임 동기에 사용되는 파일럿 심볼은 각 심볼 레이트의 전체 파일럿 심볼 중 음영 부분만이 프레임 동기를 위해 사용되는 것이며, 이를 제외한 다른 부분의 파일럿 심볼은 '1'의 값을 갖는다.
즉, 심볼 레이트가 16,32,64,128Ksps인 경우의 예를 들면, 심볼#1과 심볼#3이 프레임 동기에 사용된다는 것이며, 따라서 한 슬롯당 프레임 동기를 위해 사용되는 파일럿 심볼은 4개이므로, 결국 하나의 무선 프레임에서는 프레임 동기를 위해 64개의 파일럿 심볼을 사용하게 된다.
우선 하향 링크 전용 물리 제어 채널(DPCCH)과 하향 링크 전용 물리 데이터 채널(DPDCH)에 대한 여러 채널 정보를 표 12에 나타내었다.
채널 비트 레이트(Kbps) 채널 심볼 레이트(Ksps) 확산 인자(Spread-ing Factor) 프레임당 비트수(bits/frame) 슬롯당 비트수(bits/slots) DPDCH의슬롯당 비트수(bits/slots) DPDCH의슬롯당 비트수(bits/slots)
DPDCH DPCCH 합계 데이터1(Ndata1) 데이터2(Ndata2) NTFCI NTPC Npilot
16 8 512 64 96 160 10 2 2 0 2 4
16 8 512 32 128 160 10 0 2 2 2 4
32 16 256 160 160 320 20 2 8 0 2 8
32 16 256 128 192 320 20 0 8 2 2 8
64 32 128 480 160 640 40 6 24 0 2 8
64 32 128 448 192 640 40 4 24 2 2 8
128 64 64 1120 160 1280 80 14 56 0 2 8
128 64 64 992 288 1280 80 6 56 8 2 8
256 128 32 2400 160 2560 160 30 120 0 2 8
256 128 32 2272 288 2560 160 22 120 8 2 8
512 256 16 4832 288 5120 320 62 240 0 2 16
512 256 16 4704 416 5120 320 54 240 8 2 16
1024 512 8 9952 288 10240 640 126 496 0 2 16
1024 512 8 9824 416 10240 640 118 496 8 2 16
2048 1024 4 20192 288 20480 1280 254 1008 0 2 16
2048 1024 4 20064 416 20480 1280 246 1008 8 2 16
다음의 표 14에는 표 13에서 길이가 16인 종렬 시퀀스(Column Sequence)를 심볼 레이트별로 정리해 놓았다.
표 14를 살펴보면 하향 링크 전용 물리 제어 채널(DPCCH)에 포함된 파일럿 심볼의 패턴을 각각 다른 심볼 레이트에 따라 구분한 것으로, 심볼 레이트가 8ksps일 때 첫 번째 파일럿 심볼(심볼#1)의 I채널 지류와 맵핑되는 종렬 시퀀스를 C1, Q채널 지류와 맵핑되는 종렬 시퀀스를 C2라 하고, 심볼 레이트가 16,32,64,128ksps일 때 첫 번째 파일럿 심볼(심볼#1)의 I채널 지류와 맵핑되는 종렬 시퀀스를 C1, Q채널 지류와 맵핑되는 종렬 시퀀스를 C2, 세 번째 파일럿 심볼(심볼#3)의 I채널 지류와 맵핑되는 종렬 시퀀스를 C3, Q채널 지류와 맵핑되는 종렬 시퀀스를 C4라 한다.
마지막으로 심볼 레이트가 256,512,1024ksps일 때는 첫 번째, 세 번째, 다섯 번째 및 일곱 번째 파일럿 심볼(심볼#1,심볼#3,심볼#5,심볼#7)의 각 I채널 지류 또는 각 Q채널 지류와 맵핑되는 종렬 시퀀스를 순서대로 C1,C2,C3,C4,C5,C6,C7,C8 라 한다.
심볼 레이트 파일럿 심볼위치 번호(심볼#) 채널 지류 종렬 시퀀스(Column Sequence)
8ksps 1 I C1
Q C2
16,32,64,128ksps 1 I C1
Q C2
3 I C3
Q C4
256,512,1024ksps 1 I C1
Q C2
3 I C3
Q C4
5 I C5
Q C6
7 I C7
Q C8
다음은 심볼 레이트가 256,512,1024Ksps인 경우, 하향 링크의 프레임 동기화를 위한 시퀀스들을 나열하였다.
이와 같은 본 발명에서 새롭게 제안하는 프레임 동기를 위한 하향 링크 전용 물리 제어 채널(DPCCH)의 시퀀스들은 상향 링크의 시퀀스와 같이 (a,)의 원리로 만든 것이다.
즉, 전측 8비트(a)를 먼저 만들고, 후측 8비트()는 전측 8비트에 보수를 취한 값으로 만든 것이다.
이들 시퀀스들을 사용하여 프레임 동기를 위한 상관 처리를 수행한 최종 결과는 ' 128 0 0 0 0 0 0 0 -128 0 0 0 0 0 0 0 ' 이며, 이 또한 상향 링크에서의 상관 결과와 동일한 특성을 보인다.
본 발명에서는 프레임 동기를 위한 상관 처리에 사용할 새로운 2차 공통 제어 물리 채널(Secondary CCPCH)의 파일럿 심볼을 추가적으로 제안한다.
이 공통 제어 물리 채널(CCPCH)의 파일럿 심볼 패턴을 표 15에 나타내었으며, 표 16에는 길이가 16인 4가지의 종렬 시퀀스(Column Sequence)를 각 파일럿 심볼 위치 번호(심볼#)의 I채널 지류 및 Q채널 지류와 맵핑시킬 때 이들 종렬 시퀀스를 C1,C2,C3,C4라 하였다.
아래 공통 제어 물리 채널(CCPCH)의 파일럿 심볼 패턴을 사용한 상관 처리 결과는 앞에서 기술한 본 발명에 따른 상향 링크 및 하향 링크의 전용 물리 채널(DPCH)에서의 상관 결과와 동일한 특성을 보인다.
파일럿 심볼위치 번호(심볼#) 채널 지류 종렬 시퀀스(Column Sequence)
1 I C1
Q C2
3 I C3
Q C4
이상에서 설명한 바와 같이 본 발명에 따른 프레임 동기를 위한 상관 처리를 수행하는데 사용되는 상향 링크 및 하향 링크의 파일럿 패턴에 대해 종합하여 설명하자면 다음과 같다.
표 17은 앞에서 설명한 상향 링크의 파일럿 비트 패턴과 하향 링크의 파일럿 심볼 패턴의 기본이 되는 종렬 시퀀스들(C1∼C8)을 종합하여 나타낸 것이며, 각 종렬 시퀀스를 이용한 1차 상관 처리 결과도 동시에 나타내었다.
종렬 시퀀스 상관 결과[rx(1)∼rx(16)]
C1=(1101111100100000) 16 4 0 4 0 -4 0 -4 -16 -4 0 -4 0 4 0 4
C2=(1000101001110101) 16 -4 0 -4 0 4 0 4 -16 4 0 4 0 -4 0 -4
C3=(1101110000100011) 16 4 0 -4 0 4 0 -4 -16 -4 0 4 0 -4 0 4
C4=(0111011010001001) 16 -4 0 4 0 -4 0 4 -16 4 0 -4 0 4 0 -4
C5=(1011000001001111) 16 4 0 4 0 -4 0 -4 -16 -4 0 -4 0 4 0 4
C6=(1110010100011010) 16 -4 0 -4 0 4 0 4 -16 4 0 4 0 -4 0 -4
C7=(0100001110111100) 16 4 0 -4 0 4 0 -4 -16 -4 0 4 0 -4 0 4
C8=(1110100100010110) 16 -4 0 4 0 -4 0 4 -16 4 0 -4 0 4 0 -4
표 17을 살펴보면 1차 상관 처리 결과가 서로 동일한 종렬 시퀀스별로 아래의 4개(E,F,G,H)의 클래스(Class)로 나눌 수 있다.
E={C1,C5}, F={C2,C6}, G={C3,C7}, H={C4,C8)
R(τ) τ 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
RE(τ) 16 4 0 4 0 -4 0 -4 -16 -4 0 -4 0 4 0 4
RF(τ) 16 -4 0 -4 0 4 0 4 -16 4 0 4 0 -4 0 -4
RG(τ) 16 4 0 -4 0 4 0 -4 -16 -4 0 4 0 -4 0 4
RH(τ) 16 -4 0 4 0 -4 0 4 -16 4 0 -4 0 4 0 -4
표 18은 상기한 각 클래스별로 상관 결과값 'R(τ)'를 나타낸 것이다.
표 18에 나타낸 값을 근거로 하여 다음과 같은 각 클래스별 상관 결과값들의 몇 가지 관계를 도출할 수 있다.
, (단 τ가 짝수일 때)
, (단 τ가 홀수일 때)
상기한 식 1, 식 2 및 식 3으로부터 다음의 식 4를 얻어낼 수 있다.
, (모든 τ에 대해)
표 18과 식 4에서 각각및에 의해 알 수 있듯이, 무선 프레임에 대한 상관 처리 결과는 'τ=0'인 지점에서 최대값 'R(τ)=32'을 갖고, 'τ=N/2'인 지점에서는 극성이 반대이고 동일한 크기의 최대값 'R(τ)= -32'을 갖는다. 또한 'τ=0'과 'τ=N/2' 지점을 제외한 나머지 지연 지점, 즉 사이드로브(Sidelobe)에서 상관 처리 결과값은 '0'이다.
또한 본 발명에서는 프레임 동기를 위해 제안된 파일럿 패턴으로부터 아래와 같은 파생된 결과식을 얻어낼 수 있다.
여기서,는 종렬 시퀀스(C1∼C8)를 사용한 상관 결과값이다.
추가로 상기에서 나열된 식들로부터 다음의 결과식를 얻을 수 있게 된다.
따라서 식 6에 따른 무선 프레임에 대한 상관 처리 결과는 'τ=0'인 지점에서 최대값 'R(τ)=64'을 갖고, 'τ=N/2'인 지점에서는 극성이 반대이고 동일한 크기의 최대값 'R(τ)= -64'을 갖는다. 또한 'τ=0'과 'τ=N/2' 지점을 제외한 나머지 지연 지점, 즉 사이드로브(Sidelobe)에서 상관 처리 결과값은 '0'이 된다.
결국 본 발명에서 제안한 파일럿 패턴을 이용하여 프레임 동기를 위한 상관 처리 절차를 수행하게 되면, 프레임 동기시 한 프레임에 대한 상관 주기마다 두 번의 프레임 동기 확인이 가능하기 때문에 프레임 동기를 빠른 시간에 성공시킬 수 있게 된다.
다음은 프레임 동기 유지에 실패했을 때 상기에서 언급한 본 발명의 파일럿 패턴을 이용하여 프레임 동기를 확인하는 절차에 대해 설명한다.
먼저 상향 링크 전용 물리 채널(Uplink DPCH)의 프레임 동기 확인 절차를 설명한다.
상향 링크 전용 물리 채널(Uplink DPCH)에서는 긴 스크램블 코드(longscrambling code) 또는 짧은 스크램블 코드(short scrambling code)를 사용할 수 있다.
여기서, 긴 스크램블 코드(long scrambling code)의 길이는 한 프레임 주기에 상응하는 길이이며, 짧은 스크램블 코드(short scrambling code)의 길이는 한 프레임을 구성하는 심볼 주기에 상응하는 길이를 갖는다.
그런데 짧은 스크램블 코드(short scrambling code)를 사용하는 상향 링크 전용 물리 채널(Uplink DPCH)에서 슬롯 동기 또는 프레임 동기가 어긋났을 경우에는 칩 동기까지 항상 어긋나는 것은 아니다.
그러나, 칩 동기가 어긋났다면 그것은 슬롯 동기는 물론 프레임 동기까지 어긋나게 된다.
반면에 긴 스크램블 코드(long scrambling code)가 상향 링크 전용 물리 채널(Uplink DPCH)에서 사용될 경우에는, 매 프레임마다 긴 스크램블 코드(long scrambling code)가 반복되기 때문에, 프레임 동기가 어긋났다는 것은 항상 칩 동기까지 어긋났다는 의미를 내포한다.
도 8 은 본 발명에 따른 최적 파일럿 심볼을 이용한 프레임 동기 확인 및 획득 절차를 나타낸 도면이다.
다음은 상향 링크 채널의 칩 동기 및 프레임 동기를 확인하고, 최종 프레임 동기를 획득하는 절차를 설명한다.
일단 다수의 사용자 검출을 위해 상향 링크 채널에서는 짧은 스크램블 코드(short scrambling code)가 사용된다고 가정할 때, 만약 네트워크측에서 프레임 동기를 유지하지 못하고 동기가 어긋나게 된다면, 칩 동기는 어긋나지 않은 상태에서 슬롯 동기 및 프레임 동기를 획득하는데 표 5 및 표 6의 파일럿 비트 패턴을 사용한다.
그러나, 만약 상향 링크 채널 또는 하향 링크 채널에서 긴 스크램블 코드(long scrambling code)가 사용된다고 가정할 때는, 칩 동기가 어긋났을 경우 항상 프레임 동기 또한 어긋났음을 의미하므로, 프레임 동기를 확인하는데만 단지 표 5, 표 6 및 표 13의 파일럿 패턴을 사용한다.
본 발명에서는 상향 링크 채널에서 짧은 스크램블 코드(short scrambling code)가 사용될 때 새로운 파일럿 비트 패턴을 사용하여 프레임 동기를 획득하는 절차를 제안한다.
짧은 스크램블 코드가 사용되는 경우에는 프레임 동기가 어긋나더라도 칩 동기는 유지되어 있는 경우가 있다.
본 발명은 네트워크측에서 프레임 동기화를 수행하는데 보다 향상된 절차를 제공하기 위한 것으로, 본 발명에서는 칩 동기화 및 프레임 동기화 모드에서 초기 칩 동기 및 프레임 동기를 획득하는 과정 없이 네트워크측에서 프레임 동기화를 이룰 수 있다.
단, 네트워크측에서는 짧은 스크램블 코드(short scrambling code)의 칩 동기를 유지하고 있어야 한다.
도 8을 참조하여 상향 링크 채널의 프레임 동기 확인 및 획득 절차에 대해 보다 상세하게 설명하면, 먼저 네트워크측에서는 칩 동기화 및 프레임 동기화모드(Chip and frame synchronization mode)에서 칩 동기 실패를 확인하여 초기 칩 동기 및 프레임 동기를 획득한다.
이 때는 사용자측(UE)에서 알려준 프레임 옵셋 정보 및 슬롯 옵셋 정보를 근거로 하여 상향 링크 채널의 초기 칩 동기 및 프레임 동기를 획득하는데, 이를 위해 네트워크측은 사용자측(UE)으로부터 프레임 옵셋 그룹(frame offset group)과 슬롯 옵셋 그룹(slot offset group)을 수신한다.
이 후 프레임 동기 획득을 위해서는 본 발명에서 제안한 표 5 및 표 6의 파일럿 비트 패턴을 사용하여 프레임 동기 확인을 거치게 된다.
즉, 네트워크측은 프레임 동기 확인 모드(Frame synchronization confirmation mode)에서 제안된 파일럿 비트 패턴을 사용하여 프레임 동기가 어긋났는지의 여부를 계속 확인한다.
이 때는 앞에서 설명한 도 5의 상관 처리 장치를 이용하는데, 도 5의 상관 처리 장치는 상향 링크 채널의 파일럿 비트가 8비트인 경우를 나타낸 것이다.
그런데 프레임 동기 확인 모드(Frame synchronization confirmation mode)에서 만약 칩 동기는 획득했지만 프레임 동기가 어긋나는 경우가 발생할 수 있는데, 본 발명에서는 프레임 동기 확인 모드(Frame synchronization confirmation mode)에서 프레임 동기만 어긋났을 경우 다시 칩 동기화 및 프레임 동기화 모드(Chip and frame synchronization mode)를 실행시키지 않는다.
다시 말해서, 본 발명에서는 칩 동기는 획득하였고 프레임 동기가 어긋났을 경우에, 칩 동기화 및 프레임 동기화 모드(Chip and frame synchronization mode)와 독립적인 프레임 동기화 모드(frame synchronization mode)에서 표 5 또는 표 6의 파일럿 비트 패턴을 사용하여 최종 프레임 동기를 이룰 수 있다.
도 9 는 본 발명에 따른 프레임 동기 획득을 위한 상관 처리 장치의 구성을 나타낸 도면으로, 상향 링크 채널의 파일럿 비트가 8비트인 경우 본 발명에 따른 프레임 동기 획득 절차를 구현하기 위한 것이다.
도 9의 상관 처리 장치는 최소한 한 프레임 이상의 복조된 심볼들을 저장하고 있다고 가정한다. 그런데 이러한 가정은 네트워크측에서 인트라 프레임 인터리빙(intra-frame interleaving) 또는 인터-프레임 인터리빙(inter-frame interleaving)을 수행하기 때문에 항상 성립된다.
다음은 본 발명에 따른 프레임 동기 획득 절차를 도 9를 참조하여 더욱 구체화시킨다.
먼저 복조된 16비트의 종렬 비트들을 로딩(loading)한다.
이 로딩된 종렬 비트들은 각각 해당 비트 위치 번호(비트#)의 파일럿 비트 패턴과 상관시킨다.
이후 A지점에서의 1차 상관 결과값을 합산하여, B지점에서 양(Positive) 또는 음(Negative)의 최대 상관 결과값이 검출되는지를 확인한다.
이 때 만약 B지점에서 최대 상관 결과값이 검출되지 않으면, 순환 쉬프트 클록 신호(Cyclic shift clock)를 발생시켜 로딩되어 있는 16비트의 종렬 비트들을 한 번 순환 쉬프트(cyclic shift)한 후 상기한 과정을 반복한다.
그런데 만약 B지점에서 최대 상관 결과값이 검출되면, 프레임 동기가 이루어진 것이다.
이 때 네트워크측에서는 실제 수신되어 복조된 비트 위치 번호(비트#)와 자신이 알고 있는 비트 위치 번호와의 차이를 알고 있고, 또한 실제 수신되어 복조된 슬롯 번호(슬롯#)와 자신이 알고 있는 슬롯 번호와의 차이를 알고 있기 때문에 프레임 동기를 쉽게 획득할 수 있다.
이상에서 설명한 바와 같이 본 발명에서는 다음과 같은 효과를 얻어낼 수 있게 된다.
첫 째, 본 발명에서 새롭게 제안한 최적의 파일럿 심볼을 사용함으로써 프레임 동기화를 이루는데 있어 동기를 두 번 확인할 수 있는 이중 체크가 가능하여 정확한 프레임 동기를 실현할 수 있으며, 특히 프레임 동기를 빠른 시간에 성공시킬 수 있으므로 동기 획득을 위한 탐색 시간을 줄일 수 있다.
둘 째, 본 발명에서 새롭게 제안한 최적의 파일럿 심볼을 사용하게 되면, 프레임 동기를 위한 수신측의 상관 처리 장치를 보다 간단하게 구성할 수도 있으므로, 수신 장치의 전체 복잡도를 줄일 수 있다.
세 째, 본 발명의 프레임 동기 확인 절차에 의해 프레임 동기가 실패했을 경우 이에 대해 능동적으로 대처할 수 있으므로, 보다 정확한 프레임 동기 획득이 가능해진다.

Claims (5)

  1. 사용자측(UE)과 네트워크측간에 통신 채널에 대한 프레임 동기를 유지함에 있어서,
    상기 통신 채널에 대한 칩 동기를 획득하는 단계와;
    상기 칩 동기가 획득됨에 따라, 상기 칩 동기를 이용하여 프레임 동기를 획득하는 단계와;
    상기 획득된 프레임 동기의 유지 여부를 확인하는 단계와;
    상기 프레임 동기가 어긋난 경우, 각각의 파일럿 시퀀스가 상관 주기에서 정합된 지점에서는 최대의 상관 값을 갖고, 상관 주기 중간 지점에서 부호가 다른 최대의 상관 값을 가지는 파일럿 패턴을 이용하여 프레임 동기를 회복하는 단계로 포함하여 이루어지는 것을 특징으로 하는 프레임 동기 유지 방법.
  2. 제 1 항에 있어서, 상기 프레임 동기 확인 단계는 이 단계에서 프레임 동기가 어긋난 경우, 칩 동기를 확인하는 단계와,
    칩 동기가 어긋난 경우에는 상기 칩 동기 및 프레임 동기를 획득하는 단계를 실행하는 것을 특징으로 하는 프레임 동기 유지 방법.
  3. 제 1 항에 있어서, 상기 파이럿 시퀀스들은 그 상관값의 합이 수신된 각 프레임에 대한 상관 주기의 시작 지점 또는 중간 지점에서 서로 다른 극성의 최대 상관 값을 가지며 다른 지점에서는 영이되는 파일럿 파일럿 시퀀스인 것을 특징으로 하는 프레임 동기 유지 방법.
  4. 제 1 항에 있어서, 상기 파일럿 시퀀스는 모두 0과 1의 값의 숫자가 동일한 시퀀스인 것을 특징으로 하는 프레임 동기 유지 방법.
  5. 제 4 항에 있어서, 상기 파일럿 시퀀스는 후반부가 전반부의 시퀀스의 보수를 취하여 이루어진 시퀀스인 것을 특징으로 하는 프레임 동기 유지 방법.
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