KR100733409B1 - 테스트 제어 장치 및 이를 포함하는 반도체 메모리 장치 - Google Patents

테스트 제어 장치 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 테스트 제어 장치 및 이를 포함하는 반도체 메모리 장치에 관한 것으로서, 특히, 병렬 테스트 모드의 진입 후 ×8, ×4 모드에 진입할 경우 입/출력 압축 개수를 ×8, ×4에 맞추도록 하여 웨이퍼 병렬 테스트 모드 상태에서 ×8, ×4 로직을 체크 함으로써 테스트 시간을 단축하고 패키지 수율을 향상시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 웨이퍼 병렬 테스트시 ×16에서만 진행 가능한 테스트를 테스트 신호에 따라 ×4,×8 모드로 진입 가능하도록 하고, 입/출력 압축시에도 ×4, ×8 모드의 테스트시 컬럼 어드레스 YA11,YA12에 의해 출력되는 입/출력 데이터만 압축되도록 하여 웨이퍼 상태에서 ×16 뿐만 아니라 ×4, ×8 모드를 병렬 테스트로 진행할 수 있도록 한다.
병렬, 테스트, ×8, ×4, ×16, 모드

Description

테스트 제어 장치 및 이를 포함하는 반도체 메모리 장치{Device for controlling test and semiconductor memory device with the same}
도 1은 종래의 반도체 메모리 장치에 관한 구성도.
도 2는 도 1의 모드 신호 발생부에 관한 상세 회로도.
도 3은 도 1의 글로벌 입/출력 신호 발생부에 관한 상세 회로도.
도 4는 본 발명에 따른 반도체 메모리 장치에 관한 구성도.
도 5는 도 4의 모드 신호 발생부에 관한 상세 회로도.
도 6은 도 4의 어드레스 제어부에 관한 상세 회로도.
도 7은 도 4의 글로벌 입/출력 신호 발생부에 관한 상세 회로도.
본 발명은 테스트 제어 장치 및 이를 포함하는 반도체 메모리 장치에 관한 것으로서, 특히, 병렬 테스트 모드의 진입 후 ×8, ×4 모드에 진입할 경우 입/출력 압축 개수를 ×8, ×4에 맞추도록 하여 웨이퍼 병렬 테스트 모드 상태에서 ×8, ×4 로직을 체크 함으로써 테스트 시간을 단축하고 패키지 수율을 향상시킬 수 있도록 하는 기술이다.
일반적인 반도체 메모리 장치는 각종 명령신호(/CS,/RAS,/CAS,/WE)를 입력받아 디코딩하여 현재상태의 명령어 신호를 출력하는 명령어 디코더와, 명령어 디코더에서 출력되는 리드 명령 신호에 대응하여 리드명령어 실행신호와 데이터 출력 제어신호를 출력하는 명령어 실행 제어부와, 다수의 단위셀을 구비하여 입력되는 어드레스에 대응하는 데이터를 리드명령어 실행 신호에 응답하여 출력하는 메모리 셀 블럭을 포함하여 이루어진다.
그리고, 메모리 셀블럭에서 출력되는 데이터 신호를 데이터 출력 제어신호에 응답하여 버퍼링하고 증폭하는 데이터 래치부와, 어드레스 신호를 소정시간 지연시켜 출력하는 어드레스 지연부와, 데이터 래치부에서 출력되는 데이터를 입력받아, ×4,×8,×16 모드에 대응하는 개수의 데이터를 지연된 어드레스 신호에 의해 선택하여 출력하는 데이터 선택부를 포함한다.
또한, 데이터 선택부에서 출력되는 데이터를 DLL 클럭에 동기시켜 출력하는 파이프 레지스터부와, 파이프 레지스터부에서 출력되는 데이터를 메모리 장치의 외부로 출력하는 데이터 출력 드라이버를 구비한다.
한편, 디램의 테스트시 테스트 시간을 줄이기 위하여 웨이퍼 테스트시 병렬 테스트라는 방식을 사용하게 된다. 이러한 병렬 테스트는 뱅크와 입/출력 데이터를 압축하여 테스트 시간을 줄이는 방식이다.
즉, 한번의 리드 동작에서 뱅크0의 16개 입/출력 데이터를 압축하여 외부 DQ2로 출력하고, 뱅크1의 16개 입/출력 데이터를 압축하여 외부 DQ6로 출력한다. 그리고, 뱅크 2의 16개 입/출력 데이터를 압축하여 외부 DQ9로 출력하고, 뱅크3의 16개 입/출력 데이터를 압축하여 외부 DQ13로 출력한다. 이에 따라, 동시에 4뱅크 와 각 뱅크당 16개의 데이터를 동시에 테스트하는 방식이다.
도 1은 종래의 반도체 메모리 장치에서 병렬 테스트시 리드 동작 경로를 나타낸 구성도이다.
종래의 반도체 메모리 장치는, 명령 디코더(10)와, 컬럼 선택신호(Yi) 발생부(20)와, 셀 블록(30)과, 모드신호 발생부(40)와, 어드레스 제어부(50)와, 입출력 센스앰프(60)와, 테스트신호 발생부(70)와, 글로벌 입/출력 신호 발생부(80) 및 데이터 출력부(90)를 구비한다.
여기서, 명령 디코더(10)는 외부로부터의 칩선택신호 CSb, 카스신호 CASb, 라스신호 RASb, 및 라이트 인에이블 신호 WEb를 디코딩하여 리드신호 read를 출력한다. 컬럼 선택신호(Yi) 발생부(20)는 리드신호 read와 컬럼 어드레스 YA0~YA9에 따라 컬럼 선택신호 Yi를 출력한다.
그리고, 셀 블록(30)은 컬럼 선택신호 Yi에 따라 리드된 데이터를 로컬 입/출력 신호 lio<0:15>로 출력한다. 모드신호 발생부(40)는 외부로부터의 모드 제어신호 EXT_×4, EXT_×8와 병렬 테스트 신호 tpara에 따라 모드신호 ×4d,×8d를 출력한다.
또한, 어드레스 제어부(50)는 모드신호 ×4d,×8d와 컬럼 어드레스 YA11,YA12에 따라 어드레스 layBC<0:3>를 출력한다. 입출력 센스앰프(60)는 어드 레스 layBC<0:3>와 병렬 테스트 신호 tpara 및 로컬 입/출력 신호 lio<0:15>에 따라 글로벌 출력신호 tgo<0:15>와 글로벌 입/출력 신호 gio<0:15>를 출력한다.
테스트신호 발생부(70)는 모드 레지스터 세트신호 MRS와 어드레스 A0~A7에 따라 병렬 테스트 신호 tpara를 출력한다. 글로벌 입/출력 신호 발생부(80)는 병렬 테스트 신호 tpara와, 글로벌 출력신호 tgo<0:15>에 따라 글로벌 입/출력 신호 tgio를 출력한다. 데이터 출력부(90)는 글로벌 입/출력 신호 tgio와 글로벌 입/출력 신호 gio<0:15>에 따라 데이터를 외부에 출력한다.
도 2는 도 1의 모드 신호 발생부(40)에 관한 상세 회로도이다.
모드 신호 발생부(40)는 낸드게이트 ND1,ND2 및 인버터 IV1,IV2를 구비한다. 여기서, 낸드게이트 ND1는 모드 제어신호 EXT_×4와 인버터 IV1에 의해 반전된 병렬 테스트 신호 tpara를 낸드연산한다. 인버터 IV2는 낸드게이트 ND1의 출력을 반전하여 하여 모드신호 ×4d를 출력한다.
그리고, 낸드게이트 ND2는 모드 제어신호 EXT_×8와 인버터 IV3에 의해 반전된 병렬 테스트 신호 tpara를 낸드연산한다. 인버터 IV4는 낸드게이트 ND2의 출력을 반전하여 하여 모드신호 ×8d를 출력한다.
도 3은 도 1의 글로벌 입/출력 신호 발생부(80)에 관한 상세 회로도이다.
글로벌 입/출력 신호 발생부(80)는 복수개의 노아게이트 NOR1~NOR4와, 복수개의 낸드게이트 ND3~ND11와, 복수개의 인버터 IV5~IV9, PMOS트랜지스터 P1, 및 NMOS트랜지스터 N1을 구비한다.
여기서, 복수개의 노아게이트 NOR1~NOR4와, 복수개의 낸드게이트 ND3~ND10는 글로벌 출력신호 tgo<0:15>를 논리조합하여 노드 aa',bb',cc',dd'에 출력한다. 낸드게이트 ND11는 노드 aa',bb',cc',dd'의 신호를 낸드연산한다. PMOS트랜지스터 P1과 NMOS트랜지스터 N1는 인버터 IV9에 의해 반전된 낸드게이트 ND11의 출력에 따라 글로벌 입/출력 신호 tgio를 출력한다.
이러한 구성을 갖는 종래의 반도체 메모리 장치의 동작 과정을 설명하면 다음과 같다.
테스트 모드에 따라 병렬 테스트 동작에 진입하면 병렬 테스트 신호 tpara가 활성화되고, 모드 신호 발생부(40)에서 모드신호 ×4d,×8d를 로우 레벨로 디스에이블시킨다. 이에 따라, 외부 모드 제어신호 EXT_×4, 모드 제어신호 EXT_×8와 무관하게 ×16 모드로 동작하게 된다.
즉, 모드 신호 발생부(40)는 노말 동작시 외부로부터 모드 제어신호 EXT_×4, 모드 제어신호 EXT_×8가 로우 레벨로 입력되면 ×16 모드로 인식하여 내부에서 ×16 모드로 동작하게 된다. 그리고, 모드 제어신호 EXT_×4가 하이가 되면 ×4 모드로 인식하고, 모드 제어신호 EXT_×8가 하이가 되면 ×8 모드로 인식하게 된다.
이때, 병렬 테스트 신호 tpara가 하이가 될 경우 병렬 테스트 모드로 진입하게 되어 모드 제어신호 EXT_×4, 모드 제어신호 EXT_×8와 상관없이 ×16 모드로 병렬 테스트 동작을 수행하게 된다.
여기서, 병렬 테스트 신호 tpara는 뱅크 및 입/출력 압축을 이용하여 ×4 모드의 입/출력 또는 ×8 모드의 입/출력 데이터를 입/출력시킴으로써 테스트 시간을 단축시키고 입/출력 데이터의 축소를 통한 멀티-칩 테스트 등을 합산한 신호로 패일이 발생한 비트라인과 워드라인을 확인하는데 사용된다.
이 상태에서 리드신호 read에 따라 리드동작이 수행되면 셀 블록(30)에서 출력된 16개의 데이터인 로컬 입/출력 신호 lio<0:15>가 노말 gio로 출력되지 않고 글로벌 출력신호 tgo<0:15>로 출력된다.
그리고, 16개의 글로벌 출력신호 tgo<0:15>가 글로벌 입/출력 신호 발생부(80)에서 압축된다. 이에 따라, 글로벌 입/출력 신호 발생부(80)는 16개의 데이터가 같으면 글로벌 입/출력 신호 tgio를 로우 레벨로 출력하고, 하나라도 다르면 글로벌 입/출력 신호 tgio를 하이 레벨로 출력한다.
즉, 글로벌 입/출력 신호 발생부(80)는 병렬 테스트시 동일한 데이터를 써서 글로벌 출력신호 tgo<0:15>에 실리는 데이터를 동일하게 하고, 동일한 데이터가 출력될 경우 글로벌 입/출력 신호 tgio가 로우가 되도록 하고, 패일된 글로벌 출력신호 tgo가 있을 경우 글로벌 입/출력 신호 tgio를 하이가 되도록 한다.
그런데, 이러한 구성을 갖는 종래의 병렬 테스트 제어 장치는 웨이퍼 상태에서 병렬 테스트를 진행할 경우 ×16으로만 동작하게 된다. 이에 따라, 웨이퍼 테스트시 ×16 모드로만 동작하기 때문에 ×4나 ×8모드의 테스트를 진행하기 어렵게 된다.
또한, 종래의 병렬 테스트시에는 패키지 노말 모드 상태에서 ×16 모드 동작만 체크가 되기 때문에, ×4, ×8 모드에서만 사용하게 되는 어드레스 A11,A12나 로직 등이 문제없이 동작하는지의 여부를 확인할 수가 없게 된다. 이러한 경우 테 스트 시간이 증가하게 되고 패키지 수율이 감소하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 병렬 테스트 모드의 진입 후 ×8, ×4 모드에 진입할 경우 입/출력 압축 개수를 ×8, ×4에 맞추도록 하여 웨이퍼 병렬 테스트 모드 상태에서 ×8, ×4 로직을 체크 함으로써 테스트 시간을 단축하고 패키지 수율을 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 테스트 제어 장치는, 외부로부터의 제 1모드 제어신호와 제 2모드 제어신호를 입력받아 이와 대응되는 제 1모드신호 및 제 2모드신호를 출력하고, 병렬 테스트 신호의 활성화시 제 1모드신호 및 제 2모드신호를 비활성화시켜 출력하되, 제 1테스트 신호 및 제 2테스트 신호의 활성화 상태에 따라 제 1모드신호 및 제 2모드신호 중 하나를 활성화시켜 출력하는 모드신호 발생부; 모드 레지스터 세트신호와 입력 어드레스에 따라 병렬 테스트 신호와 제 1테스트 신호 및 제 2테스트 신호를 출력하는 테스트신호 발생부; 제 1모드신호와 또는 제 2모드신호를 입력받아 컬럼 어드레스에 의해 해당하는 어드레스를 선택하여 출력하는 어드레스 제어부; 및 어드레스 제어부에서 선택된 출력 어드레스에 해당하는 글로벌 출력신호를 압축하여 출력하는 글로벌 입/출력 신호 발생부를 포 함하는 것을 특징으로 한다.
또한, 본 발명의 테스트 제어 장치를 포함하는 반도체 메모리 장치는, 외부로부터의 제 1모드 제어신호와 제 2모드 제어신호를 입력받아 이와 대응되는 제 1모드신호 및 제 2모드신호를 출력하고, 병렬 테스트 신호의 활성화시 제 1모드신호 및 제 2모드신호를 비활성화시켜 출력하되, 제 1테스트 신호 및 제 2테스트 신호의 활성화 상태에 따라 제 1모드신호 및 제 2모드신호 중 하나를 활성화시켜 출력하는 모드신호 발생부; 모드 레지스터 세트신호와 입력 어드레스에 따라 병렬 테스트 신호와 제 1테스트 신호 및 제 2테스트 신호를 출력하는 테스트신호 발생부; 제 1모드신호와 또는 제 2모드신호를 입력받아 컬럼 어드레스에 의해 해당하는 어드레스를 선택하여 출력하는 어드레스 제어부; 어드레스 제어부에서 선택된 출력 어드레스에 해당하는 글로벌 출력신호를 압축하여 출력하는 글로벌 입/출력 신호 발생부; 컬럼 선택신호에 따라 리드된 데이터를 로컬 입/출력 신호로 출력하는 셀 블록; 및 셀 블록으로부터 인가된 로컬 입/출력 신호를 센싱 및 증폭하여 어드레스 제어부에서 선택된 출력 어드레스에 해당하는 글로벌 출력신호를 출력하는 입출력센스앰프를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 반도체 메모리 장치에서 병렬 테스트시 리드 동작 경로를 나타낸 구성도이다.
본 발명은 명령 디코더(100)와, 컬럼 선택신호(Yi) 발생부(200)와, 셀 블 록(300)과, 모드신호 발생부(400)와, 어드레스 제어부(500)와, 입출력 센스앰프(600)와, 테스트신호 발생부(700)와, 글로벌 입/출력 신호 발생부(800) 및 데이터 출력부(900)를 구비한다.
여기서, 명령 디코더(100)는 외부로부터의 칩선택신호 CSb, 카스신호 CASb, 라스신호 RASb, 및 라이트 인에이블 신호 WEb를 디코딩하여 리드신호 read를 출력한다. 컬럼 선택신호(Yi) 발생부(200)는 리드신호 read와 컬럼 어드레스 YA0~YA9에 따라 컬럼 선택신호 Yi를 출력한다.
그리고, 셀 블록(300)은 컬럼 선택신호 Yi에 따라 리드된 데이터를 로컬 입/출력 신호 lio<0:15>로 출력한다. 모드신호 발생부(400)는 외부로부터의 모드 제어신호 EXT_×4, EXT_×8와 병렬 테스트 신호 tpara 및 테스트 신호 tm_×4, tm_×8에 따라 모드신호 ×4d,×8d를 출력한다.
또한, 어드레스 제어부(500)는 모드신호 ×4d,×8d와 컬럼 어드레스 YA11,YA12에 따라 어드레스 layBC<0:3>를 출력한다. 입출력 센스앰프(600)는 어드레스 layBC<0:3>와 병렬 테스트 신호 tpara 및 로컬 입/출력 신호 lio<0:15>에 따라 글로벌 출력신호 tgo<0:15>와 글로벌 입/출력 신호 gio<0:15>를 출력한다.
테스트신호 발생부(700)는 모드 레지스터 세트신호 MRS와 어드레스 A0~A7에 따라 병렬 테스트 신호 tpara 및 테스트 신호 tm_×4, tm_×8를 출력한다. 글로벌 입/출력 신호 발생부(800)는 병렬 테스트 신호 tpara와, 글로벌 출력신호 tgo<0:15> 및 어드레스 layBC<0:3>에 따라 글로벌 입/출력 신호 tgio를 출력한다. 데이터 출력부(900)는 글로벌 입/출력 신호 tgio와 글로벌 입/출력 신호 gio<0:15> 에 따라 데이터를 외부에 출력한다.
도 5는 도 4의 모드 신호 발생부(400)에 관한 상세 회로도이다.
모드 신호 발생부(400)는 낸드게이트 ND12~ND17 및 인버터 IV10~IV17를 구비한다. 여기서, 낸드게이트 ND12는 패드로부터 인가되는 모드 제어신호 EXT_×4와 인버터 IV10에 의해 반전된 병렬 테스트 신호 tpara를 낸드연산한다. 낸드게이트 ND13는 낸드게이트 ND12의 출력과 인버터 IV11에 의해 반전된 테스트 신호 tm_×4를 낸드연산한다. 낸드게이트 ND14는 낸드게이트 ND13의 출력과 인버터 IV12에 의해 반전된 테스트 신호 tm_×8를 낸드연산한다. 인버터 IV13는 낸드게이트 ND14의 출력을 반전하여 하여 모드신호 ×4d를 출력한다.
그리고, 낸드게이트 ND15는 패드로부터 인가되는 모드 제어신호 EXT_×8와 인버터 IV14에 의해 반전된 병렬 테스트 신호 tpara를 낸드연산한다. 낸드게이트 ND16는 낸드게이트 ND15의 출력과 인버터 IV15에 의해 반전된 테스트 신호 tm_×8를 낸드연산한다. 낸드게이트 ND17는 낸드게이트 ND16의 출력과 인버터 IV16에 의해 반전된 테스트 신호 tm_×4를 낸드연산한다. 인버터 IV17는 낸드게이트 ND17의 출력을 반전하여 하여 모드신호 ×8d를 출력한다.
도 6은 도 4의 어드레스 제어부(500)에 관한 상세 회로도이다.
어드레스 제어부(500)는 노아게이트 NOR5와, 복수개의 낸드게이트 ND18~ND25와, 복수개의 인버터 IV18~IV22를 구비한다.
여기서, 노아게이트 NOR5는 모드신호 ×4d, 모드신호 ×8d를 노아연산한다. 낸드게이트 ND18는 노아게이트 NOR5의 출력과 컬럼 어드레스 YA11를 낸드연산하여 제어신호 C11b를 출력한다. 낸드게이트 ND19는 제어신호 C11b와 노아게이트 NOR5의 출력을 낸드연산하여 제어신호 C11를 출력한다.
그리고, 낸드게이트 ND20은 인버터 IV18에 의해 반전된 모드신호 ×4d와 컬럼 어드레스 YA12를 낸드연산하여 제어신호 C12b를 출력한다. 낸드게이트 ND21은 제어신호 C12b와 인버터 IV18의 출력을 낸드연산하여 제어신호 C12를 출력한다.
또한, 낸드게이트 ND22는 제어신호 C11b, 제어신호 C12b를 낸드연산한다. 인버터 IV19는 낸드게이트 ND22의 출력을 반전하여 어드레스 layBC<0>를 출력한다. 낸드게이트 ND23는 제어신호 C11b, 제어신호 C12b를 낸드연산한다. 인버터 IV20는 낸드게이트 ND23의 출력을 반전하여 어드레스 layBC<1>를 출력한다.
낸드게이트 ND24는 제어신호 C11b, 제어신호 C12b를 낸드연산한다. 인버터 IV21는 낸드게이트 ND24의 출력을 반전하여 어드레스 layBC<2>를 출력한다. 낸드게이트 ND25는 제어신호 C11b, 제어신호 C12b를 낸드연산한다. 인버터 IV22는 낸드게이트 ND25의 출력을 반전하여 어드레스 layBC<3>를 출력한다.
도 7은 도 4의 글로벌 입/출력 신호 발생부(800)에 관한 상세 회로도이다.
글로벌 입/출력 신호 발생부(800)는 복수개의 노아게이트 NOR6~NOR9와, 복수개의 낸드게이트 ND26~ND34와, 복수개의 인버터 IV23~IV27, PMOS트랜지스터 P2, 및 NMOS트랜지스터 N2을 구비한다.
여기서, 낸드게이트 ND26는 글로벌 출력신호 tgo<0>,tgo<15>,tgo<4>,tgo<11>를 낸드연산한다. 낸드게이트 ND27는 글로벌 출력신호 tgo<1>,tgo<14>,tgo<5>,tgo<10>를 낸드연산한다. 낸드게이트 ND28,ND29는 글로벌 출력신호 tgo<0>를 낸드연산한다.
그리고, 노아게이트 NOR6는 글로벌 출력신호 tgo<0>,tgo<15>,tgo<4>,tgo<11>를 노아연산한다. 노아게이트 NOR7는 글로벌 출력신호 tgo<1>,tgo<14>,tgo<5>,tgo<10>를 노아연산한다. 노아게이트 NOR8,NOR9는 글로벌 출력신호 tgo<0>를 노아연산한다.
또한, 낸드게이트 ND30는 낸드게이트 ND26의 출력과 인버터 IV23에 의해 반전된 노아게이트 NOR6의 출력 및 어드레스 layBC<0>를 낸드연산한다. 낸드게이트 ND31는 낸드게이트 ND27의 출력과 인버터 IV24에 의해 반전된 노아게이트 NOR7의 출력 및 어드레스 layBC<1>를 낸드연산한다.
또한, 낸드게이트 ND32는 낸드게이트 ND28의 출력과 인버터 IV25에 의해 반전된 노아게이트 NOR8의 출력 및 어드레스 layBC<2>를 낸드연산한다. 낸드게이트 ND33는 낸드게이트 ND29의 출력과 인버터 IV26에 의해 반전된 노아게이트 NOR9의 출력 및 어드레스 layBC<3>를 낸드연산한다.
낸드게이트 ND34는 노드 aa',bb',cc',dd'의 신호를 낸드연산한다. PMOS트랜지스터 P2과 NMOS트랜지스터 N2는 인버터 IV27에 의해 반전된 낸드게이트 ND34의 출력에 따라 글로벌 입/출력 신호 tgio를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 본 발명은 ×4,×8 모드의 테스트를 진행할 수 있도록 하기 위하여 테스트 신호 tm_×4, tm_×8에 따라 ×4,×8 모드로 진입하여 외부의 모드 제어신호 EXT_×4, EXT_×8 및 병렬 테스트 신호 tpara와 무관하게 모드신호 ×4d,×8d가 하 이로 인에이블 될 수 있도록 제어한다.
즉, 모드 신호 발생부(400)는 노말 동작시 외부로부터 모드 제어신호 EXT_×4, 모드 제어신호 EXT_×8가 모루 로우 레벨로 입력되면 ×16 모드로 인식하여 내부에서 ×16 모드로 동작하게 된다. 그리고, 모드 제어신호 EXT_×4가 하이가 되면 ×4 모드로 인식하고, 모드 제어신호 EXT_×8가 하이가 되면 ×8 모드로 인식하게 된다.
이때, 병렬 테스트 신호 tpara가 하이가 될 경우 병렬 테스트 모드로 진입하게 되어 모드 제어신호 EXT_×4, 모드 제어신호 EXT_×8와 상관없이 ×16 모드로 병렬 테스트 동작을 수행하게 된다.
여기서, ×4, ×8 모드로 병렬 테스트를 수행하기 위해서는 테스트 신호 tm_×4, tm_×8를 이용하게 된다. 예를 들어, 모드 제어신호 EXT_×4, 모드 제어신호 EXT_×8가 모두 로우 레벨로 입력되어 ×16 모드로 병렬 테스트를 진행할 경우 테스트 신호 tm_×4가 하이로 입력되면 ×8은 로우가 되고, ×4는 하이가 되어 ×4 모드로 병렬 테스트를 진행할 수 있도록 한다.
여기서, 병렬 테스트 신호 tpara는 뱅크 및 입/출력 압축을 이용하여 ×4 모드의 입/출력 또는 ×8 모드의 입/출력 데이터를 입/출력시킴으로써 테스트 시간을 단축시키고 입/출력 데이터의 축소를 통한 멀티-칩 테스트 등을 합산한 신호로 패일이 발생한 비트라인과 워드라인을 확인하는데 사용된다.
따라서, 어드레스 제어부(500)에서 컬럼 어드레스 YA11,YA12에 의해 어드레스 layBC<0:3> 중 선택된 어드레스만 하이로 인에이블 되도록 하고, 이 신호에 의 해 선택된 글로벌 출력신호 tgo만 출력되도록 한다.
마찬가지로, 글로벌 입/출력 신호 발생부(800)는 어드레스 layBC<0:3>에 따라 입출력 센스앰프(600)에서 출력된 글로벌 출력신호 tgo만 압축하여 글로벌 입/출력 신호 tgio로 출력하게 된다.
어드레스 제어부(500)는 컬럼 어드레스 YA11,YA12를 이용하여 ×4, ×8 모드일 때의 블록을 선택해주는 어드레스이다. 즉, 컬럼 어드레스 YA11는 ×8 모드일 때 사용하고, 컬럼 어드레스 YA11,YA12는 ×4 모드일 때 사용하는 어드레스이다.
만약, ×16 모드일 경우 모드신호 ×4d,×8d는 모두 로우가 되고, 컬럼 어드레스 YA11,YA12는 로우가 되어 어드레스 layBC<0:3>가 하이가 된다. ×8 모드일 경우 모드신호 ×8d와 컬럼 어드레스 YA11가 하이가 되어, 어드레스 layBC<0:3> 중 어드레스 layBC<1>와 어드레스 layBC<3>가 하이가 되고 어드레스 layBC<0>와 어드레스 layBC<2>가 로우가 된다.
또한, ×4 모드일 경우 모드신호 ×8d는 로우이고, 모드신호 ×4d는 하이이며, 컬럼 어드레스 YA11,YA12는 모두 하이가 되어 어드레스 layBC<0>, 어드레스 layBC<2>, 및 어드레스 layBC<3>은 하이가 되고, 어드레스 layBC<1>은 로우가 된다.
즉, 글로벌 입/출력 신호 발생부(800)는 어드레스 layBC<0:3>를 이용하여 ×8 모드일 경우 어드레스 layBC<0:3> 중 어드레스 layBC<1>, 어드레스 layBC<3>은 하이가 되고, 어드레스 layBC<0>, 어드레스 layBC<2>는 로우가 된다.
이에 따라, 노드 aa',bb',cc',dd' 중 노드 bb',dd'를 하이로 고정시키고, × 8 모드에 해당되는 블록만을 테스트할 수 있도록 하여, ×8 모드나 ×4 모드일 때 사용하는 블록이 패일인지 아닌지의 여부를 테스트할 수 있으며 이로 인해, 테스트의 정확도를 높을 수 있도록 한다.
본 발명은 웨이퍼 병렬 테스트시 ×16에서만 진행 가능한 테스트를 테스트 신호에 따라 ×4,×8 모드로 진입 가능하도록 하고, 입/출력 압축시에도 ×4, ×8 모드의 테스트시 컬럼 어드레스 YA11,YA12에 의해 출력되는 입/출력 데이터만 압축되도록 하여 웨이퍼 상태에서 ×16 뿐만 아니라 ×4, ×8 모드를 병렬 테스트로 진행할 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, ×16 모드에서 사용하지 않는 어드레스 등에 관한 문제점을 확인할 수 있으며, 이러한 불량에 대해 웨이퍼 상태에서 대처할 수 있도록 하여 테스트 시간을 단축시키고 제품 개발 시간을 단축시킬 수 있도록 한다.
둘째, 웨이퍼 상태에서 병렬 테스트를 진행할 때 ×16 모드에서만 제어하던 기술을 ×4, ×8 모드로 병렬 테스트하여 웨이퍼 상태에서 ×4,×8,×16 모드의 원활한 동작에 대해서 테스트를 수행할 수 있도록 하여 추후에 2차적인 패일을 방지할 수 있도록 한다. 이에 따라, 테스트 시간 및 전체 제품 개발 시간을 단축시키고 패키지 수율을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (21)

  1. 외부로부터의 제 1모드 제어신호와 제 2모드 제어신호를 입력받아 이와 대응되는 제 1모드신호 및 제 2모드신호를 출력하고, 병렬 테스트 신호의 활성화시 상기 제 1모드신호 및 상기 제 2모드신호를 비활성화시켜 출력하되, 제 1테스트 신호 및 제 2테스트 신호의 활성화 상태에 따라 상기 제 1모드신호 및 상기 제 2모드신호 중 하나를 활성화시켜 출력하는 모드신호 발생부;
    모드 레지스터 세트신호와 입력 어드레스에 따라 상기 병렬 테스트 신호와 상기 제 1테스트 신호 및 상기 제 2테스트 신호를 출력하는 테스트신호 발생부;
    상기 제 1모드신호와 또는 상기 제 2모드신호를 입력받아 컬럼 어드레스에 의해 해당하는 어드레스를 선택하여 출력하는 어드레스 제어부; 및
    상기 어드레스 제어부에서 선택된 출력 어드레스에 해당하는 글로벌 출력신호를 압축하여 출력하는 글로벌 입/출력 신호 발생부를 포함하는 것을 특징으로 하는 테스트 제어 장치.
  2. 제 1항에 있어서, 상기 제 1모드신호는 ×4 모드 신호임을 특징으로 하는 테스트 제어 장치.
  3. 제 1항에 있어서, 상기 제 2모드신호는 ×8 모드 신호임을 특징으로 하는 테스트 제어 장치.
  4. 제 1항에 있어서, 상기 모드신호 발생부는
    상기 제 1테스트 신호 또는 상기 제 2테스트 신호의 활성화시 상기 제 1모드 제어신호와 상기 제 2모드 제어신호 및 상기 병렬 테스트 신호와 무관하게 상기 제 1모드신호 및 상기 제 2모드신호 중 하나를 활성화시켜 출력하는 것을 특징으로 하는 테스트 제어 장치.
  5. 제 1항에 있어서, 상기 모드신호 발생부는
    상기 제 1모드 제어신호와 상기 제 2모드 제어신호가 비활성화 상태에서 상기 제 1테스트 신호가 활성화될 경우 상기 제 1모드신호를 활성화시켜 출력하고, 상기 제 2테스트 신호가 활성화될 경우 상기 제 2모드신호를 활성화시켜 출력함을 특징으로 하는 테스트 제어 장치.
  6. 제 1항 또는 제 5항에 있어서, 상기 모드신호 발생부는
    상기 제 1모드 제어신호와 상기 병렬 테스트 신호와 상기 제 1테스트 신호 및 상기 제 2테스트 신호를 논리조합하여 상기 제 1모드신호를 출력하는 제 1논리연산부; 및
    상기 제 2모드 제어신호와 상기 병렬 테스트 신호와 상기 제 1테스트 신호 및 상기 제 2테스트 신호를 논리조합하여 상기 제 2모드신호를 출력하는 제 2논리연산부를 포함하는 것을 특징으로 하는 테스트 제어 장치.
  7. 제 6항에 있어서, 상기 제 1논리연산부는
    상기 제 1모드 제어신호와 상기 병렬 테스트 신호의 반전신호를 낸드연산하는 제 1낸드게이트;
    상기 제 1낸드게이트의 출력과 상기 제 1테스트 신호의 반전신호를 낸드연산하는 제 2낸드게이트;
    상기 제 2낸드게이트의 출력과 상기 제 2테스트 신호의 반전신호를 낸드연산하는 제 3낸드게이트; 및
    상기 제 3낸드게이트의 출력을 반전하여 상기 제 1모드신호를 출력하는 제 1인버터를 포함하는 것을 특징으로 하는 테스트 제어 장치.
  8. 제 6항에 있어서, 상기 제 2논리연산부는
    상기 제 2모드 제어신호와 상기 병렬 테스트 신호의 반전신호를 낸드연산하 는 제 4낸드게이트;
    상기 제 4낸드게이트의 출력과 상기 제 2테스트 신호의 반전신호를 낸드연산하는 제 5낸드게이트;
    상기 제 5낸드게이트의 출력과 상기 제 1테스트 신호의 반전신호를 낸드연산하는 제 6낸드게이트; 및
    상기 제 6낸드게이트의 출력을 반전하여 상기 제 2모드신호를 출력하는 제 2인버터를 포함하는 것을 특징으로 하는 테스트 제어 장치.
  9. 제 1항에 있어서, 상기 어드레스 제어부는
    ×8 모드시 상기 제 1모드신호와 제 1컬럼 어드레스가 하이가 되어 상기 컬럼 어드레스 중 해당하는 제 2어드레스 및 제 4어드레스가 하이가 되고, ×4 모드시 상기 제 2모드신호와 상기 제 1컬럼 어드레스 및 제 2컬럼 어드레스가 하이가 되어 상기 컬럼 어드레스 중 해당하는 제 1어드레스 및 제 3어드레스가 하이로 출력하는 것을 특징으로 하는 테스트 제어 장치.
  10. 제 1항 또는 제 9항에 있어서, 상기 글로벌 입/출력 신호 발생부는
    입출력 센스앰프에서 출력된 글로벌 출력신호를 논리조합하여 출력하는 제 3논리연산부;
    상기 제 3논리연산부의 출력과 상기 출력 어드레스를 논리조합하는 제 4논리연산부; 및
    상기 제 4논리연산부의 출력에 따라 글로벌 입출력신호를 하이 또는 로우 레벨로 출력하는 구동수단을 포함하는 것을 특징으로 하는 테스트 제어 장치.
  11. 외부로부터의 제 1모드 제어신호와 제 2모드 제어신호를 입력받아 이와 대응되는 제 1모드신호 및 제 2모드신호를 출력하고, 병렬 테스트 신호의 활성화시 상기 제 1모드신호 및 상기 제 2모드신호를 비활성화시켜 출력하되, 제 1테스트 신호 및 제 2테스트 신호의 활성화 상태에 따라 상기 제 1모드신호 및 상기 제 2모드신호 중 하나를 활성화시켜 출력하는 모드신호 발생부;
    모드 레지스터 세트신호와 입력 어드레스에 따라 상기 병렬 테스트 신호와 상기 제 1테스트 신호 및 상기 제 2테스트 신호를 출력하는 테스트신호 발생부;
    상기 제 1모드신호와 또는 상기 제 2모드신호를 입력받아 컬럼 어드레스에 의해 해당하는 어드레스를 선택하여 출력하는 어드레스 제어부;
    상기 어드레스 제어부에서 선택된 출력 어드레스에 해당하는 글로벌 출력신호를 압축하여 출력하는 글로벌 입/출력 신호 발생부;
    컬럼 선택신호에 따라 리드된 데이터를 로컬 입/출력 신호로 출력하는 셀 블록; 및
    상기 셀 블록으로부터 인가된 상기 로컬 입/출력 신호를 센싱 및 증폭하여 상기 어드레스 제어부에서 선택된 출력 어드레스에 해당하는 상기 글로벌 출력신호를 출력하는 입출력센스앰프를 포함하는 것을 특징으로 하는 테스트 제어 장치를 포함하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 제 1모드신호는 ×4 모드 신호임을 특징으로 하는 테스트 제어 장치를 포함하는 반도체 메모리 장치.
  13. 제 11항에 있어서, 상기 제 2모드신호는 ×8 모드 신호임을 특징으로 하는 테스트 제어 장치를 포함하는 반도체 메모리 장치.
  14. 제 11항에 있어서, 상기 모드신호 발생부는
    상기 제 1테스트 신호 또는 상기 제 2테스트 신호의 활성화시 상기 제 1모드 제어신호와 상기 제 2모드 제어신호 및 상기 병렬 테스트 신호와 무관하게 상기 제 1모드신호 및 상기 제 2모드신호 중 하나를 활성화시켜 출력하는 것을 특징으로 하는 테스트 제어 장치를 포함하는 반도체 메모리 장치.
  15. 제 11항에 있어서, 상기 모드신호 발생부는
    상기 제 1모드 제어신호와 상기 제 2모드 제어신호가 비활성화 상태에서 상기 제 1테스트 신호가 활성화될 경우 상기 제 1모드신호를 활성화시켜 출력하고, 상기 제 2테스트 신호가 활성화될 경우 상기 제 2모드신호를 활성화시켜 출력함을 특징으로 하는 테스트 제어 장치를 포함하는 반도체 메모리 장치.
  16. 제 11항 또는 제 15항에 있어서, 상기 모드신호 발생부는
    상기 제 1모드 제어신호와 상기 병렬 테스트 신호와 상기 제 1테스트 신호 및 상기 제 2테스트 신호를 논리조합하여 상기 제 1모드신호를 출력하는 제 1논리연산부; 및
    상기 제 2모드 제어신호와 상기 병렬 테스트 신호와 상기 제 1테스트 신호 및 상기 제 2테스트 신호를 논리조합하여 상기 제 2모드신호를 출력하는 제 2논리연산부를 포함하는 것을 특징으로 하는 테스트 제어 장치를 포함하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 제 1논리연산부는
    상기 제 1모드 제어신호와 상기 병렬 테스트 신호의 반전신호를 낸드연산하는 제 1낸드게이트;
    상기 제 1낸드게이트의 출력과 상기 제 1테스트 신호의 반전신호를 낸드연산하는 제 2낸드게이트;
    상기 제 2낸드게이트의 출력과 상기 제 2테스트 신호의 반전신호를 낸드연산하는 제 3낸드게이트; 및
    상기 제 3낸드게이트의 출력을 반전하여 상기 제 1모드신호를 출력하는 제 1인버터를 포함하는 것을 특징으로 하는 테스트 제어 장치를 포함하는 반도체 메모리 장치.
  18. 제 16항에 있어서, 상기 제 2논리연산부는
    상기 제 2모드 제어신호와 상기 병렬 테스트 신호의 반전신호를 낸드연산하는 제 4낸드게이트;
    상기 제 4낸드게이트의 출력과 상기 제 2테스트 신호의 반전신호를 낸드연산하는 제 5낸드게이트;
    상기 제 5낸드게이트의 출력과 상기 제 1테스트 신호의 반전신호를 낸드연산하는 제 6낸드게이트; 및
    상기 제 6낸드게이트의 출력을 반전하여 상기 제 2모드신호를 출력하는 제 2인버터를 포함하는 것을 특징으로 하는 테스트 제어 장치를 포함하는 반도체 메모리 장치.
  19. 제 11항에 있어서, 상기 어드레스 제어부는
    ×8 모드시 상기 제 1모드신호와 제 1컬럼 어드레스가 하이가 되어 상기 컬럼 어드레스 중 해당하는 제 2어드레스 및 제 4어드레스가 하이가 되고, ×4 모드시 상기 제 2모드신호와 상기 제 1컬럼 어드레스 및 제 2컬럼 어드레스가 하이가 되어 상기 컬럼 어드레스 중 해당하는 제 1어드레스 및 제 3어드레스가 하이로 출력하는 것을 특징으로 하는 테스트 제어 장치를 포함하는 반도체 메모리 장치.
  20. 제 11항 또는 제 19항에 있어서, 상기 글로벌 입/출력 신호 발생부는
    입출력 센스앰프에서 출력된 글로벌 출력신호를 논리조합하여 출력하는 제 3논리연산부;
    상기 제 3논리연산부의 출력과 상기 출력 어드레스를 논리조합하는 제 4논리연산부; 및
    상기 제 4논리연산부의 출력에 따라 글로벌 입출력신호를 하이 또는 로우 레벨로 출력하는 구동수단을 포함하는 것을 특징으로 하는 테스트 제어 장치를 포함하는 반도체 메모리 장치.
  21. 제 11항에 있어서,
    외부로부터의 칩선택신호, 카스신호, 라스신호 , 및 라이트 인에이블 신호를 디코딩하여 리드신호를 출력하는 명령 디코더;
    상기 리드신호와 복수개의 컬럼 어드레스에 따라 컬럼 선택신호를 출력하는 컬럼 선택신호 발생부; 및
    상기 입출력 센스앰프 및 상기 글로벌 입/출력 신호 발생부로부터 인가된 신호를 외부로 출력하는 데이터 출력부를 더 포함하는 것을 특징으로 하는 테스트 제어 장치를 포함하는 반도체 메모리 장치.
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