KR100320887B1 - 섹터로부터 선택된 메모리 셀에 데이타 비트를 동시에 기입하기 위한 전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치 및 다중 기입 동작을 제어하기 위한 방법 - Google Patents

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Abstract

전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치는 데이타 소거에 앞서 다중 기입 동작의 반복을 통해 복수의 섹터의 모든 메모리 셀을 기입 상태로 전환시키며, 복수의 메모리 셀은 다중 기입 동작을 통해 동시에 기입 상태로 전환된다. 1 바이트의 데이타를 저장하는 메모리 셀은 각각의 섹터로부터 동시에 선택되며, 선택된 메모리 셀 그룹 및 연관된 셀을 통해 셀을 각각 접속된 복수의 셀을 트랜지스터로 전류가 흐르므로, 복수의 셀을 트랜지스터가 소스선상의 전위 레벨의 바람직하지 않은 부동 현상을 방지한다.

Description

섹터로부터 선택된 메모리 셀에 데이타 비트를 동시에 기입하기 위한 전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치 및 다중 기입 동작을 제어하기 위한 방법{SEMICONDUCTOR ELECTRICALLY ERASABLE AND PROGRAMMABLE READ ONLY MEMORY DEVICE FOR CONCURRENTLY WRITING DATA BITS INTO MEMORY CELLS SELECTED FROM SECTORS AND METHOD FOR CONTROLLING THE MULTI-WRITE OPERATION}
본 발명은 전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치에 관한 것으로, 특히 다중 기입을 통해 기입 상태(write-in state)로 진입하는 메모리 셀을 갖는 플러시 메모리 장치와 같이, 전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치에 관한 것이다.
기입 테스트는 반도체 메모리 장치의 신뢰성을 증가시키므로 중요하다. 기입 테스트에서, 메모리 셀 어레이별로 테스트 패턴이 기입된 후, 메모리 셀 어레이로부터 판독된다. 논리 '0'의 데이타 비트, 또는 논리 '1'의 데이타 비트로 교번하는 논리 '0'의 데이타 비트가 조합하여 테스트 패턴을 형성한다. 복수의 메모리 셀에서의 데이타 기입(data write-in)을 이하 '다중 -기입'으로 지칭한다.
기입 테스트에서, 메모리 셀 어레이에 기입된 테스트 패턴을 메모리 셀 어레이로부터 판독된 테스트 패턴과 비교하여, 메모리 셀 어레이에 기입된 테스트 패턴과 그로부터 판독된 테스트 패턴간의 논리 레벨에서 임의의 데이타 비트가 다른지의 여부를 알 수 있다. 만약 데이타 비트가 반전되면, 분석가는 불량 메모리 셀을 구체적으로 분별할 수 있다.
다중 기입은 플러시 메모리 장치와 같은 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치에 대해 수행될 수 있다. 플러시 메모리 장치의 메모리 셀은 부동 게이트형 전계 효과 트랜지스터에 의해 구현된다. 전자가 메모리 셀의 부동 게이트에 주입되거나 그로부터 유출되고, 각 부동 게이트형 전계 효과 트랜지스터의 임계값이 부동 게이트에 축적된 전자량에 따라 가변한다. 두가지 논리 레벨이 메모리 셀의 고 임계값 및 저 임계값에 각각 대응하고, 축적된 전자량은 하이 레벨 및 로우 레벨간의 임계값을 변경시킨다. 다음 설명에서, 논리 '1' 레벨 및 논리 '0' 레벨을 각각 기입 상태(write-in state) 및 소거 상태(erased state)로 가정한다. 그래서, 데이타 비트가 임계값의 형태로 메모리 셀에 기억되고, 전자의 주입 또는 전자의 유출을 통해 재기입할 수 있다.
데이타 비트를 재기입하기 위해, 모든 메모리 셀은 소거 상태로 변경되어야 하고, 그 후 메모리 셀이 선택적으로 기입 상태로 변경된다. 그러나, 만약 기입 상태에 있는 메모리 셀이 소거 상태의 다른 메모리 셀과 혼합되면, 결국 전자의 유출이 이미 소거 상태에 있는 메모리 셀이 과도-소거 상태로 진입하는 결과가 되고 만다. 과도 소거 상태의 메모리 셀은 데이타 기입 후 임계값을 하이 레벨로 변경시킬 수 없다. 그래서, 과도 소거 상태는 플러시 메모리 셀에 바람직하지 않으며, 모든 메모리 셀은 우선 데이타 소거 전에 기입 상태로 변경되어야 한다.
데이타 기입은 데이타 판독보다도 오히려 더 긴 시간을 소비한다. 사실상, 각 메모리 셀에 대한 데이타 기입은 통상적으로 수십 마이크로초를 소비한다. 메모리 셀 어레이의 데이타 기억 용량이 증가하므로, 모든 메모리 셀에 대한 데이타 기입은 수십초가 걸리게 된다. 이러한 이유로 인해, 다중 기입이 플러시 메모리 장치에 이용된다.
만약 데이타가 모든 메모리 셀로부터 동시에 소거된다면, 많은 양의 바이어스 전력이 필요하게 되고, 바이어스 전원은 반도체 칩 상의 넓은 영역을 차지한다. 데이타 소거시 소비되는 바이어스 전력을 감소시키기 위해, 메모리 셀 어레이는 섹터로 분할되고, 복수의 소스선이 접지선 및 섹터 사이에 연결된다. 스위칭 트랜지스터가 소스선 및 접지선 사이에 삽입되고, 소거될 섹터에 대해서는 선택적으로 오프-상태로 변경된다. 복수 바이트의 데이타가 각 섹터에 기억된다.
이러한 상황에서, 비트선 선택기(bit line selector)는 전원을 복수의 비트선에 접속하고, 복수의 바이트는 다중 기입을 통해 섹터에 동시에 기입된다. 다중 기입은 섹터의 수와 동일한 선정된 회수로 반복된다. 플러시 메모리 장치는 워드선당 b 바이트를 각각 갖는 m 섹터를 포함하도록 가정한다. 비트선 선택기는 b 바이트, 즉 8b 비트에 대응하는 메모리 셀을 접속하고, 비트선 선택기를 통하여 8b 비트에 대응하는 메모리 셀에 전원 전류가 동시에 흐른다. 플러시 메모리 장치는 m번 다중 기입을 반복한다. 그래서, 많은 양의 전류가 비트선 및 메모리 셀을 통해 각 소스선으로 흘러, 연관된 스위칭 트랜지스터에 도달한다.
도 1은 종래 플러시 메모리 장치에서 메모리 셀에 대한 데이타 기입 동안의 전류 경로를 도시하는 도면이다. 반면에, 다중 기입시 전류 경로는 도 2에 도시되어 있다. 도 1 및 2에서, 메모리 셀 어레이(1)는 복수의 메모리 섹터(1a)를 포함하고, 각 메모리 섹터(1a)는 비트선(B1-Bn) 및 소스선(S1-Sm) 사이에 연결된다. 메모리 섹터(1a)는 복수의 메모리 셀(M11/M12/M13/…/M1n,…및Mm1/Mm2/Mm3/…/Mmn)을 가지며, 메모리 셀(M11-Mmn)은 행 및 열로 배열된다. 부동 게이트형 전계 효과 트랜지스터는 각각 메모리 셀(M11-Mmn)로서 동작한다. 비트선(B1-Bn)은 메모리 셀(M11-Mmn)의 열과 연관되고, 연관된 열에서의 메모리 셀의 드레인 노드에 각각 접속된다. 반면에, 워드선(W1-Wm)은 메모리 셀(M11-Mmn)의 행과 관련되고, 연관된 행에서의 메모리 셀의 제어 게이트 전극에 각각 접속된다. 선택된 워드선(W1-Wm) 및 선택된 비트선(B1-Bn)은 메모리 셀(M11-Mmn) 중 하나를 지정한다.
소스선(S1 내지 Sm)은 또한 메모리 셀(M11-Mmn)의 행과 관련되고, 연관된 행에서의 메모리 셀의 소스 노드에 연결된다. n 채널 인핸스먼트형 스위칭 트랜지스터(Qn1)는 소스선(S1 내지 Sm)과 접지선(GND)간에 연결되고, 제어 신호(CTL1)는 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn1)의 게이트 전극에 공급된다.
비트선(B1 내지 Bn)은 선택기(2)를 통해 바이어스 전압원(3)에 접속된다. 복수의 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn11, Qn12, Qn13, … 및 Qn1n)는 선택기(2)를 형성하고, 비트선(B1-Bn) 및 바이어스 전압원(3) 사이에 접속된다. 선택선(S11, Sl2, SL3, … 및 SLn)은 n 채널 인핸스먼트형 스위칭 트랜지스터(Q11-Qn1n)의 게이트 전극에 각각 연결된다.
어드레스 디코더/워드선 구동기(4) 및 어드레스 디코더(5)는 워드선(W1-Wm) 및 선택선(SL1-SLn)을 각각 선택적으로 구동시킨다. 어드레스 디코더/워드선 구동기(4) 및 어드레스 디코더(5)는 다음과 같이 표준 데이타 기입 및 다중 기입에서 서로 다르게 동작한다.
표준 데이타 기입에서, 하나의 메모리 셀 만이 섹터(1a)로부터 선택된다. 메모리 셀(M11)이 기입 상태로 변경될 때, 어드레스 디코더(5)는 선택선(SL1)을 액티브 하이 레벨(H)로 변경시키고, 다른 선택선(SL2, SL3, … 및 SLn) 상의 전위 레벨을 로우 레벨(L)로 유지한다(도 1을 참조). n 채널 인핸스먼트형 스위칭 트랜지스터(Qn11)가 턴온되고, 바이어스 전압원(3)은 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn11) 및 비트선(B1)을 통하여 메모리 셀(M11)의 드레인 노드에 5 V를 공급한다. 어드레스 디코더/워드선 구동기(4)는 워드선(W1)을 10-12 V로 바꾸며, 다른 워드선(Wm)은 0으로 유지한다. 메모리 셀(M11)의 제어 게이트는 10-12 V로 바이어스된다. 제어 신호(CTL1)는 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn1)의 게이트 전극에 공급되어, 이 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn1)가 턴온된다. 그 다음, 소스선(S1)이 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn1)를 통해 접지선(GND)에 접속되며, 접지 레벨 또는 0 V가 메모리 셀(M11)의 소스 노드에 공급된다.
0 V 및 10-12 V가 메모리 셀(M12, M13, …, M1n)의 소스 노드 및 메모리 셀(M12-M1n)의 제어 게이트에 각각 공급되지만, 선택기(2)는 바이어스 전압원(3)으로부터 메모리 셀(M12-M1n)의 드레인 노드를 차단하여, 메모리 셀(M11)에서만 열 전자가 발생한다. 열 전자는 드레인 노드로부터 부동 게이트로 주입되어, 메모리 셀(M11)은 기입 상태로 진입된다. 따라서, 전류는 메모리 셀(M11)을 통해 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn1)로 흐르게 되어, 적은 전류량만이 소모된다.
한편, 다중 기입이 요구되는 경우에는, 종래의 플러시 메모리 장치가 어드레스 디코더(5)에 모든 선택선(SL1, SL2, SL3, …, SLn)을 액티브 하이 레벨로 바꾸도록 명령한다(도 2 참조). 모든 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn11, Qn12, Qn13, …, Qn1n)가 턴온되고, 바이어스 전압원(3)은 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn11-Qn1n)를 통해 모든 비트선(B1, B2, B3, …, Bn)에 접속된다. 제어 신호(CTL1)는 n 채널 인핸스먼트형 트랜지스터(Qn1)를 턴온시키며, 어드레스 디코더/워드선 구동기(4)는 워드선(W1)을 10-12 V로 바꾼다. 메모리 셀(M11, M12, M13, …, M1n)에서 열 전자가 발생하여 메모리 셀(M11-M1n)의 부동 게이트로 동시에 주입된다.
따라서, 많은 양의 전류가 메모리 셀(M11-M1n)을 통해 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn1)로 흐른다. 각각의 워드선(W1/Wm)은 대개 8개 내지 64개의 메모리 셀에 접속되며, 다중 기입시의 전류는 표준 데이타 기입시의 8배 내지 64배가 된다. 이렇게 많은 양의 전류는 소스선(S1-Sm) 상의 전위 레벨을 상승시켜 비트선(B1-Bn)과 소스선(S1) 간의 전위차를 감소시킨다. 따라서 주입 효율이 감소된다. 부동 게이트에 축적된 전자의 양은 너무 적어 메모리 셀(M11-M1n)은 임계치를 하이 레벨로 바꿀 수 없게 된다. 그러하지 않은 경우, 주입은 장시간 계속되며, 다중 기입에 장시간이 소모된다.
n 채널 인핸스먼트형 스위칭 트랜지스터(Qn1)가 커지는 경우, n 채널 인핸스먼트형 스위칭 트랜지스터(Qn1)는 큰 전류 구동 능력을 갖게 되어 소스선(S1-Sm) 상의 전위 레벨을 상승시키지 않게 된다. 그러나, 복수의 섹터(1a)는 각각 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn1)를 필요로 하며, 크기가 큰 n 채널 인핸스먼트형 스위칭 트랜지스터(Qn1)는 반도체 상에 넓은 점유 면적을 차지한다. 이것은 반도체 칩의 크기를 증가시킨다.
따라서, 본 발명의 주 목적은 다중 기입시 큰 크기의 방전 소자 없이도 높은 주입 효율을 얻을 수 있는, 전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 다중 기입을 제어하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 다중 기입 동작시 복수의 섹터로부터 메모리 셀을 선택하는 것을 제안한다. 전류는 복수의 섹터와 각각 연관된 선택된 트랜지스터 및 스위칭 소자를 통해 방전선으로 흐른다. 각각의 스위칭 소자는 소량의 전류만을 방전시킬 것으로 예상되며, 연관된 소스선 상의 전위 레벨을 상승시키지 않는다.
본 발명의 한 양태에 따르면, 복수의 메모리 셀을 상이한 임계 레벨 사이에서 변동시키는 누적된 캐리어 형태로 데이타 비트를 각각 저장하는 상기 복수의 어드레스 가능한 메모리 셀을 각각 갖는 복수의 섹터로 분할된 메모리 셀 어레이, 상기 누적된 캐리어를 증가시키기 위해 사용되는 기입 전위를 생성하는 데이타 기입 회로, 다중 기입 동작시에 상기 메모리 셀 어레이로부터 섹터들을 선택하여 상기 기입 전위를 상기 섹터에 전달하는 제1 어드레싱 회로, 상기 제1 어드레싱 회로에 의해 상기 각각의 섹터로부터 적어도 하나의 메모리 셀을 선택하여 상기 기입 전위를 상기 섹터들로부터 선택된 메모리 셀에 전달하는 제2 어드레싱 회로, 상기 복수의 섹터와 각각 연관되고 연관된 복수의 섹터의 복수의 어드레스 가능한 메모리 셀과 방전선 사이에 접속된 각각의 스위칭 소자를 갖는 소스선 제어기, 및 상기 제1 어드레싱 회로에 의해 선택된 섹터와 연관된 스위칭 소자를 다중 기입 동작시에 턴온시키며, 기입 전위로 인한 전류를 메모리 셀을 통해 방전선으로 방전하는 제어 회로를 구비하는 반도체 비-휘발성 메모리 장치가 제공된다.
본 발명의 다른 양태에 따르면, a) 불 휘발성 메모리 장치의 다중 기입 동작 동안, 메모리 셀 어레이로부터 선택되는 복수개의 섹터 각각으로부터 메모리 셀을 선택하는 단계, b) 상기 다중 기입 동작 동안 기입 전위의 소스로부터 선택된 섹터에 각각 연결된 스위칭 트랜지스터와 선택된 메모리 셀을 통하여 방전선까지 전류 경로를 형성하는 단계, 및 c) 상기 선택된 메모리 셀이 각각 주입된 캐리어에 의한 각각의 임계치를 변동시키도록 기입 전위를 상기 전류 경로를 통해 상기 메모리 셀에 인가하는 단계를 포함하는 다중 기입 동작 제어 방법이 제공된다.
전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치 및 그 제어 방법의 특징 및 장점은 첨부된 도면을 참조한 아래의 상세한 설명으로부터 더욱 명백히 이해될 것이다.
도 1은 종래의 플러시 메모리 장치에서 수행되는 데이타 기입시의 전류 경로를 나타내는 회로도.
도 2는 종래의 플러시 메모리 장치에서 수행되는 다중 기입시의 전류 경로를 나타내는 회로도.
도 3은 본 발명의 개념을 나타내는 도면.
도 4는 본 발명에 따른 전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치의 구성을 나타내는 블럭도.
도 5는 전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치에 포함된 소스선 제어기의 회로 구성을 나타내는 회로도.
도 6은 전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치의 메모리 셀의 역할을 하는 부동 게이트 방식의 전계 효과 트랜지스터의 구조를 나타내는 단면도.
도 7은 전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치에 포함된 선택기의 회로 구성을 나타내는 회로도.
도 8은 기입 모드 및 소거 모드에서 전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치의 회로 동작을 나타내는 타이밍 차트.
도 9는 본 발명에 따른 다른 전기적으로 소거 및 프로그램 가능한 판독 전용 반도체 메모리 장치의 구성을 나타내는 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
23 : 워드선 선택기
241-24j : 비트선 제어기
251-25j : 소스선 제어기
26 : 판독/기입 회로
271-27j : 웰 제어기
28 : 선택기
29 : 제어기
SW1-SW4 : 스위칭 소자
도 3은 본 발명의 개념을 설명한다. 참조 번호(10)은 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치, 이를테면, 예를 들어, 플러시 메모리 장치가 제조된 반도체 칩을 나타낸다. 다음의 설명에서, 용어 'byte'는 복수의 메모리 셀에서 동시에 판독되거나 기입되는 데이타 비트의 그라운드의 그라운드를 의미한다. 메모리 셀 어레이(11)은 4개의 섹터들(11a/11b/11c/11d)로 구분되고, 네개의 섹터들(11a/11b/11c/11d)은 각각 소스선들(S1/S2/S3/S4)에 접속된다. 스위칭 소자들(SW1/SW2/SW3/SW4)은 각각 이들 섹터들(11a/11b/11c/11d)과 관련되고, 소스선들(S1/S2/S3/S4)과 정전위선(12) 사이에 접속된다.
바이트로 할당된 메모리셀 그룹은 흑색 원 또는 백색 원으로 표시되고, 이하 '메모리셀 그룹'이라 부른다. 복수의 메모리셀 그룹은 섹터들(11a/11b/11c/11d) 각각에 일체된다. 이 경우에, 각각의 섹터들(11a/11b/11c/11c)은 4 바이트 구조를 가지며, 4개 메모리 셀 그룹은 각각의 워드선(도시되지 않음)에 접속된다.
다중 기입이 요구되는 경우에, 흑색 원으로 표시된 4개 메모리 셀 그룹은 각각, 4개의 섹터들(11a/11b/11c/11d)중에서 선택되고, 모든 스위칭 소자들(SW1/SW2/SW3/SW4)이 동시에 턴온된다. 전류는 4개의 부전류로 분기되고, 이 4개의 부전류는 각각, 선택된 셀 그룹 및 스위칭 소자들(SW1/SW2/SW3/SW4)에 대한 소스선(S1/S2/S3/S4)을 흐른다. 종래 기술의 플러시 메모리 소자가 메모리 셀 어레이(11)와 유사하게 배열된 메모리 셀 어레이를 갖는다면, 4개의 메모리 셀 그룹은 섹터들 중 하나에서 선택되고, 모든 전류는 스위칭 소자들(SW1/SW2/SW3/SW4) 중 하나로 흐른다. 그러므로, 부전류의 양은 종래 기술의 플러시 메모리 장치의 스위칭 소자로 흐르는 전류의 1/4이고, 부전류는 소스선(S1/S2/S3/S4)에서 전위를 플로팅시키지 않는다.
4개의 메모리 셀 그룹은 실제적으로 4개의 섹터들(11a/11b/11c/11d)에서 선택되고, 다중 기입은 4개의 메모리 셀 그룹에 대해 반복된다. 최종적으로, 모든 메모리 셀 그룹은 기입 상태로 진입한다.
<양호한 실시예>
제1 실시예
도면에서 도 4를 살펴 보면, 본 발명을 실시하는 전기적으로 소거 및 프로그램가능한 판독 전용 메모리 장치가 반도체 칩(21) 상에 제조된다. 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치는 플러시 메모리 장치로 분류된다. 전기적으로 소거 및 프로그램가능한 판독 전용 메모리 장치는 최소한 기입 모드, 판독 모드, 소거 모드 및 다중 기입 모드를 가지며, 선택적으로 이들 동작 모드로 진입된다.
전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치는 메모리 셀 어레이(22)를 포함한다. 메모리 셀 어레이(22)는 복수의 섹터들(22l 내지 22j)로 분류되고, 각각의 섹터들(221/…/22j)는 복수의 메모리 셀들(Ml1, Ml2,…Mlm/M21, M22,…M2m/…/Mn1, Mn2,…Mnm)을 포함한다. 복수의 메모리 셀들(M11-Mnm)은 행렬로 배열된다. 메모리 셀들(M11-Mnm) 각각은 부동 게이트형 전계 효과 트랜지스터에 의해 실행된다. 부동 게이트형 전계 효과 트랜지스터는 부동 게이트 전극에 축적된 전자의 양에 따라 하이 레벨 및 로우 레벨 사이에서 임계값을 변경시킨다.
전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치는 복수의 워드선(WL1. WL2,…WLn), 복수의 비트선 그룹(BG1-BGj) 및 복수의 소스선(S1-Sj)을 더 포함한다. 워드선(WL1-WLn)은 섹터들(221-22j) 간에 공유되고, 각각의 섹터들(221-22j)의 메모리셀의 행과 관련되어 있다. 워드선(WL1-WLn)은 연관된 부동 게이트형 전계 효과 트랜지스터의 제어 게이트에 접속된다. 복수의 비트선(BL1, BL2,…BLm)은 복수의 비트선 그룹(BG1-BGj)을 각각 형성하고, 연관된 섹터(221-22j)의 메모리 셀(M11-Mnm)의 열에 관련된다. 비트선(BL1-BLm)은 연관된 메모리셀(M11-Mnm)의 드레인 노드에 접속된다. 소스선(S1-Sj)는 각각 섹터들(221-22j)에 관련되고, 연관된 섹터들(221-22j)에서 메모리 셀(M11-Mnm)의 소스 노드에 접속된다.
전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치는 워드선 선택기(23), 각각 섹터(221-22j)와 연관된 복수의 비트선 선택기(241-24j), 섹터(221-22j)와 또한 연관된 복수의 소스선 제어기(251-25j), 판독/기입 회로(26), 섹터(221-22j)와 또한 연관된 복수의 웰 제어기(271-27j), 복수의 섹터(221-22j) 중 하나 또는 모두를 선택하기 위한 선택기(28) 및 제어기(29)를 더 포함한다. 복수의 비트선 선택기(241-24j), 복수의 소스선 제어기(251-25j) 및 복수의 웰 제어기(271-27j)는 선택기(28)의 제어하에 있고, 제어기(29)는 워드선 선택기(23), 비트선 선택기(241-24j), 소스선 제어기(251-25j), 웰 제어기(271-27j), 판독/기입 회로(26) 및 선택기(28)가 선택된 동작 모드에서 동작하도록 지시한다.
워드선(WL1-WLn)은 워드선 선택기(23)에 접속된다. 워드선 선택기(23)는 행 어드레스 신호(ADR)에 응답하여, 워드선(WL1-WLn) 중 하나 및, 따라서, 각각의 선택기(221-22j)에서 메모리 셀(M11-Mnm)의 행 중 하나를 선택한다. 행 어드레스 신호(ADR)는 마이크로프로세서와 같은 외부 장치에서 공급된 외부 행 어드레스 신호에서 생성된다. 선택된 워드선 상의 전위는 동작 모드에 따르고, 이하 설명될 것이다.
비트선 그룹(BG1-BGj)은 각각 비트선 선택기들(241-24j)에 접속된다. 비트선 선택기(241-24j)는, 선택기(28)에서 공급된 다중 기입 모드를 제외한 동작 모드에서 제어 신호(CTL1)와 함께 선택적으로 인에이블된다. 제어 신호(CTL1)는 기입 모드, 판독 모드 및 소거 모드에서 인에블된 섹터들(221-22j) 중 하나를 나타낸다. 그러나, 제어 신호(CTL1)의 모든 신호 비트는 다중 기입 모드에서의 액티브 하이 레벨로 변화된다.
선택기(28)는, 상술한 바와 같이, 다중 기입 모드를 제외한 동작 모드에서 제어 신호(CLT1)의 신호 비트를 하이 레벨로 선택적으로 변경시킨다. 제어 신호(CLT1)가 비트선 선택기(241-24j)를 인에이블시킬 때, 비트선 선택기(241-24j)는 열 어드레스 신호(ADC)에 대해 반응하여 비트선 선택기(241-24j)는 연관된 비트선 그룹(BG1-BGj)에서 비트선(BL1-BLm) 중 하나를 선택한다. 선택된 비트선은 판독/기입 회로(26)에 접속된다. 열 어드레스 신호(ADC)는 외부 장치에서 공급된 외부 열 어드레스 신호로부터 생성된다.
반면에, 제어 신호(CTL1)의 모든 신호 비트는 다중 기입 모드에서 하이 레벨로 변화되고, 모드 비트선 선택기(241-24j)가 액티브 상태가된다. 비트선 선택기(241-24j)들 각각은 8비트선을 선택하고, 판독/기입 회로(26)는 비트선 선택기들(241-24j)을 통해 (8×j) 비트선에 전류를 공급한다.
소스선 제어기(251-25j)는 회로 구성과 서로 유사하고, 각각의 소스선 제어기(251-25j)는 n 채널 인핸스먼트형 스위칭 트랜지스터(SW10), NAND 게이트(ND1), 및 NOR 게이트(NR1)(도 5 참조)를 포함한다. n 채널 인핸스먼트형 스위칭 트랜지스터(SW10)는 도 3에 도시된(SW1/SW2/SW3/SW4)와 유사하게, 연관된 소스선(S1-Sj) 및 접지선(GND) 간에 접속된다. 제어 신호(CTL1) 및 다른 제어 신호(CTL2)가 NAND 게이트(ND1)의 입력 노드들에 공급되며, NAND 게이트(ND1) 및 또 다른 제어 신호(CTL3)가 NOR 게이트(NR1)의 입력 노드들에 공급된다. NOR 게이트(NR1)의 출력 노드는 n 채널 인핸스먼트형 스위칭 트랜지스터(SW10)의 게이트 전극에 접속된다. 제어 신호들(CTL2/CTL3)은 제어기(29)로부터 공급된다.
하이 레벨의 제어 신호(CTL2)는 기입 모드 또는 다중 기입 모드를 나타낸다. 제어 신호(CTL2)가 하이 레벨로 변경될 때, NAND 게이트(ND1)는 제어 신호(CTL1)에 응답하게 된다. 한편, 하이 레벨의 제어 신호(CTL3)는 소거 모드를 나타낸다. 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치가 기입 모드 또는 다중 기입 모드에 있는 동안, 제어기(29)는 제어 신호(CTL3)를 인액티브 로우 레벨로 유지하고, NOR 게이트(NR1)는 로우 레벨의 제어 신호(CTL3)로 인에이블된다.
섹터 어드레스 신호(ADS)는 기입 모드에서 섹터들(221-22j) 중 하나를 지시한다고 가정한다. 제어 신호들(CTL2/CTL3)은 이미 하이 레벨 및 로우 레벨로 각각 변경되었으며, 선택기(28)는 제어 신호(CTL1)의 신호 비트를 하이 레벨로 변경한다. 다음에, NAND 게이트(ND1)는 그 출력 노드를 로우 레벨로 변경하며, 따라서, NOR 게이트(NR1)는 그 출력 노드를 하이 레벨로 변경한다. 그 결과, n 채널 인핸스먼트형 스위칭 트랜지스터(SW10)가 턴온되고, 연관된 소스선(S1-Sj)이 접지선(GND)에 접속된다. 만일 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치가 다중 기입 모드에 있다면, 제어 신호들(CTL2/CTL3)은 각각 하이 레벨 및 로우 레벨 상태가 되고, 제어 신호(CTL1)의 모든 비트들은 하이 레벨로 변경된다. 그 결과, 모든 소스선 제어기들(251-25j)의 n 채널 인핸스먼트형 스위칭 트랜지스터들(SW10)이 동시에 턴온되며, 모든 소스선들(S1-Sj)은 접지선(GND)에 접속된다.
전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치가 소거 모드로 진입할 때, 제어기(29)는 제어 신호들(CTL2/CTL3)을 각각 로우 레벨 및 하이 레벨로 변경한다. 하이 레벨의 제어 신호(CLT3)는 NOR 게이트(NR1)가 다른 제어 신호들(CTL1/CTL2)에 관계없이 그 출력 노드를 로우 레벨로 유지하도록 한다. 따라서,n 채널 인핸스먼트형 스위칭 트랜지스터들(SW10)은 소거 모드에서 턴오프되며, 소스선들(S1-Sj)은 부동 상태에 있게 된다.
기입 모드 및 판독 모드에서 판독/기입 회로(26)는 비트선 선택기(241 -24j) 중 하나를 통해 비트선 그룹들(BG1-BGj) 중 하나로부터 선택된 비트선에 접속 가능하다. 다중 기입 모드에서 판독/기입 회로(26)는 모든 비트선 선택기들(241-24j)을 통해 비트선 그룹들(BG1-BGj)로부터 선택된 (8×j) 비트선들에 접속 가능하다.
선택된 메모리 셀로부터 데이타 비트를 판독하기 위해, 판독/기입 회로(26)는 전류를 비트선 선택기들(241-24j) 중 하나를 통해 선택된 비트선(BL1-BLm)에 공급하고, 선택된 비트선(BL1-BLm)의 전위 레벨을 감시한다. 만일 선택된 메모리 셀이 높은 임계값을 갖는다면, 선택된 메모리 셀은 선택된 비트선(BL1-BLm)을 연관된 소스선(S1-Sj)으로부터 분리시키고, 선택된 비트선(BL1-BLm)은 전위 레벨을 하이로 유지한다. 한편, 만일 선택된 메모리 셀이 낮은 임계값을 갖는다면, 선택된 메모리 셀은 턴온되고, 전류가 선택된 비트선(BL1-BLm)으로부터 연관된 소스선(S1-Sj)으로 흐르게 되며, 선택된 비트선(BL1-BLm)상의 전위 레벨은 하강하게 된다. 판독/기입 회로(26)는 판독 데이타 비트의 논리 레벨을 결정하고, 출력 데이타 신호를 생성한다.
기입 모드에서, 판독/기입 회로(26)는 선택된 섹터(221-22j)와 연관된 비트선 그룹(BG1 BGj)으로부터 선택된 비트선(BL1-BLj)을 포지티브로 바이어싱한다. 전류는 선택된 비트선(BL1-BLm)으로부터 연관된 소스선(S1-Sj)으로 흐르며, 열 전자(hot electron)를 생성한다. 이 열 전자는 선택된 메모리 셀(M00-Mnm)로 주입되어, 선택된 메모리 셀의 임계값을 변경시킨다.
다중 기입 모드에서, 판독/기입 회로(26)는 모든 비트선 선택기들(221-22j)을 통해 비트선 그룹들(BG1-BGj)로부터 각각 선택된 비트선들(BL1-BLm)에 접속되며, 선택된 비트선들(BL1-BLm)을 바이어싱한다. 전류는 선택된 비트선들(BL1-BLm)로부터 모든 소스선들(S1-Sj)로 흐르며, 열 전자를 생성한다. 이 열 전자는 선택된 메모리 셀들(M00-Mnm)로 주입된다.
P형 웰들(301-30j)은 선택기들(221-22j)에 각각 할당되며 n형 웰들(311-31j) 내에 각각 둘러싸인다. n형 웰들(311-31n)은 p형 반도체 기판(32)의 표면 부분에 형성된다(도 6 참조). 단지 하나의 부동 게이트형 전계 효과 트랜지스터(TR)가 도 6에 도시되어 있지만, 복수의 부동 게이트형 전계 효과 트랜지스터가 p형 웰(301/ …/30j) 상에 유사하게 제조되며, 메모리 셀들(M11-Mnm)의 역할을 한다. 부동 게이트형 전계 효과 트랜지스터(TR)는 p형 웰(301-30j) 내에서 다른 하나로부터 분리된 n형 소스/드레인 영역(SR/DR), 소스 영역(SR)과 드레인 영역(DR) 사이의 p형 웰(301-30j) 상에 형성된 게이트 절연층(GI1), 게이트 절연층(GI1) 상에 형성된 부동 게이트 전극(FG), 부동 게이트 전극(FG) 상에 형성된 게이트 절연층(GI2), 및 게이트 절연층(GI2) 상에 형성된 제어 게이트 전극(CG)을 포함한다.
소스 영역(SR)은 연관된 소스선(S1-Sj)에 접속되며, 드레인 영역(DR)은 연관된 비트선(BL1-BLm)에 접속된다. 제어 게이트 전극(CG)은 연관된 워드선(WL1 -WLn)에 접속된다. p형 웰들(301-30j) 및 n형 웰들(311-31j)은 각각 연관된 웰 제어기(271-27j)에 접속되며, 웰 제어기(271-27j)는 n형 웰들(311-31j)과 p형웰들(301-30j) 사이의 p-n 접합들을 적절하게 바이어싱한다.
제어 게이트 전극(CG), n형 드레인 영역(DR), n형 소스 영역(SR), p형 웰(301-30j), 및 n형 웰(311-31j)은 상술한 동작 모드들에서 다음에 표시된 바와 같이 다르게 바이어싱된다.
동작 모드 제어 게이트 드레인 소스 P 웰 N 웰
판독 5 V 1 V 접지 접지 접지
기입 12 V 5 V 접지 접지 접지
소거 -10 V 부동 부동 10 V 10 V
기입 모드에서 판독/기입 회로(26)는 선택된 비트선을 5 V로 바이어싱하여, n형 드레인 영역(DR) 주위에 열 전자가 생성된다. 이 열 전자는 제어 게이트 전극(CG)에 의해 생성된 전기장으로 인해 부동 게이트 전극(FG)을 향해 유인된다. 이 전자는 부동 게이트 전극(FG) 내에 축적되며, 부동 게이트형 전계 효과 트랜지스터(TR) 또는 메모리 셀은 임계값이 하이 레벨로 변경된다. 임계값을 하이 레벨로 변경하기 위해서는, 400 ㎂가 각각의 메모리 셀에서 소비된다.
한편, 제어 게이트 전극(CG)은 -10 V로 바이어싱되고, p형 웰(301-30j)과 n형 웰(311-31j) 양자 모두는 10 V로 바이어싱된다. 다음에, 축적된 전자가 부동 게이트 전극들로부터 파울러-노드하임 터널링 전류(Fowler Nordheim tunneling current)로서 배출되며, 파울러-노드하임 터널링 전류는 섹터(221-22j) 당 1 ㎂ 이하이다. 전위 장벽이 n형 웰(311-31j)과 p형 기판(32) 사이에 생성되어, 파울러-노드하임 터널링 전류는 p형 기판(32)으로 흐르지 않는다.
선택기(28)는 다중 기입 모드와 다른 동작 모드에서 상이하게 동작한다. 도 7은 선택기(28)의 회로 구성을 도시하고 있다. 선택기(28)는 디코더(28a)와 신호 발생기(28b)로 구성된다. 선택기 어드레스 신호(ADS)가 디코더(28a)에 공급되어, 디코드된다. 디코드된 신호는 신호 발생기(28b)에 공급되며, 다중 기입 모드를 나타내는 제어 신호(CTL4)가 신호 발생기(28b)에 공급된다. 제어 신호(CTL4)가 로우 레벨이면, 신호 발생기(28b)는 디코드된 신호에 기초하여 제어 신호(CTL1)의 신호 비트(SB1/SB2/…/SBj-1/SBj)를 선택적으로 액티브 레벨로 변경시킨다. 반면에, 제어 신호(CTL4)가 하이 레벨이면, 신호 발생기(28b)는 디코드된 신호와 무관하게 모든 신호 비트(SB1/SB2/…/SBj-1/SBj)를 하이 레벨로 변경시킨다.
디코더(28a)는 인버터(INV1/INV2/…/INV3/INV4) 및 NOR 게이트(NR20/NR21/…/NR22/NR23)를 포함한다. 인버터(INV1-INV4)는 섹터 어드레스 신호(ADS)의 신호 비트로부터 반전된 신호 비트를 생성한다. 반전된 신호는 신호 비트와 선택적으로 조합되며, 이러한 조합은 NOR 게이트(NR20-NR23)에 각각 선택적으로 공급된다. 이러한 조합중 하나만이 NOR 게이트(NR20-NR23)가 논리 '1' 값의 출력 신호를 생성하게 한다.
신호 발생기(28b)는 NOR 게이트(NR30/NR31/…/NR32/NR33) 및 NOR 게이트(NR30-NR33)의 출력 노드에 각각 접속되어 있는 인버터(INV11/INV12/…/INV13/INV14)를 포함한다. 제어 신호(CTL4)는 모든 NOR 게이트(NR30-NR33)에 공급되며, 출력 신호들은 NOR 게이트(NR20-NR23)의 출력 노드로부터 NOR 게이트(NR30-NR33)의 입력 노드에 각각 공급된다. 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치가 다중 기입 모드가 되면, 제어 신호 CTL4는 하이 레벨로 변하며, 모든 NOR 게이트(NR30-NR33)는 로우 레벨의 출력 신호를 생성한다. 그 결과, 인버터(INV11-INV14)는 모든 신호 비트(SB1/SB2/…/SBj-1/SBj)를 하이 레벨로 변경시킨다.
상술된 바와 같이, 신호 비트(SB1-SBj)는 소스선 제어기(151-25j)의 NAND 게이트(ND1)에 각각 공급되어, NAND 게이트(ND)가 인에이블된다. 이러한 이유로 인해, 제어 신호(CTL4)가 다중 기입 모드에서 하이 레벨로 변하면, NOR 게이트(NR1)가 모든 소스선 제어기(251-25j)의 n채널 인핸스먼트형 스위칭 트랜지스터(SW10)에 하이 레벨을 공급하며, 모든 소스선(S1-Sj)은 n채널 인핸스먼트형 스위칭 트랜지스터(SW10)를 통해 접지선(GND)에 접속된다. 제어 신호(CTL1)는 또한 비트선 선택기(241-24j)에도 공급되어, 모든 비트선 선택기(241-24j)가 (8×j) 비트선을 선택하게 된다. 따라서, 선택기(28)는 비트선 선택기(241-24j) 및 소스선 제어기(251-25j)로 하여금 판독/기입 회로(26)로부터의 전류 경로를 소스선(S1-Sj)을 통해 접지선(GND)으로 제공하게 한다.
반면에, 제어 신호(CLT4)가 로우 레벨이면, NOR 게이트(NR30-NR33)는 NOR 게이트(NR20-NR23)의 출력 신호에 응답하며, NOR 게이트(NR30-NR33)중 하나만이 출력 신호를 로우 레벨로 변경시킨다. 그 결과, 신호 비트(SB1-SBj)중 하나만이 다른 동작 모드에서 하이 레벨로 변경된다.
제어기(29)는 마이크로프로세서와 같은 외부 장치와 통신가능하며, 모드 명령 신호와 같은 외부 제어 신호가 외부 장치로부터 제어기(29)에 공급된다. 제어기(29)는 외부 어드레스 신호로부터 행 어드레스 신호(ADR), 열 어드레스신호(ADC) 및 섹터 어드레스 신호(ADS)를 생성하여, 행 어드레스 신호(ADR), 열 어드레스 신호(ADC) 및 섹터 어드레스 신호(ADS)를 워드선 섹터(23), 비트선 섹터(241-24j) 및 섹터(28)에 공급한다.
제어기(29)는 기입 모드 및 다중 기입 모드를 나타내는 제어 신호(CTL2), 소거 모드를 나타내는 제어 신호(CTL3) 및 외부 제어 신호로부터의 다중 기입 모드를 나타내는 제어 신호(CTL4)를 또한 생성한다. 제어기(29)는 제어 신호(CTL2/CTL3/CTL4)를 행 어드레스 디코더(23), 비트선 선택기(241-24j), 소스선 제어기(251-25j), 웰 제어기(271-27j) 및 선택기(28)에 선택적으로 공급한다.
전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 장치의 회로 동작에 대한 설명을 후술하기로 한다. 도 8은 기입 모드 및 소거 모드시의 회로 동작을 도시한다.
외부 제어 신호가, 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 소자로 하여금 기입 모드가 되도록 요청한다고 가정하면, 제어기(29)는 제어 신호(CTL3/CTL4)를 로우 레벨로 유지하며 제어 신호(CTL2)를 하이 레벨로 변경시킨다. 선택기(28)는 섹터 어드레스 신호(ADS)에 응답하며, 제어 신호(CTL2)는 워드선 선택기(23)를 양의 전원(도시되지 않음)에 접속시킨다.
외부 어드레스 신호가 섹터(221)의 메모리 셀(M11)을 나타내면, 섹터(28)는 신호 비트(SB1)를 하이 레벨로 변경시키며, 워드선 선택기(23)는 워드선(WL1)을 +12V로 변경시키며, 비트선 선택기(241)는 비트선(BL1)을 판독/기입 회로(26)에 접속시킨다. 판독/기입 회로(26)는 비트선 그룹(BG1)의 비트선(BL1)에 +5V를 공급한다. 선택기(28)는 다른 신호 비트(SB2-SBj)를 로우 레벨로 유지하며, 24j와 같은 다른 비트선 선택기는 판독/기입 회로(26)로부터 연관된 비트선 그룹을 분리시킨다.
신호 비트(SB1)는 또한 소스선 제어기(251) 및 웰 제어기(271)에 공급된다. 소스선 제어기(251)의 n채널 인핸스먼트형 스위칭 트랜지스터(SW10)가 턴온되고, 소스선(S1)은 접지선(GND)에 접속된다. 그러나, 25j와 같은 다른 소스선 제어기는 접지선(GND)으로부터 연관된 소스선(Sj)을 분리시킨다. 웰 제어기(271)는 p형 웰(301) 및 n형 웰(311)을 접지 레벨(GND)로 유지한다. 27j와 같은 다른 웰 제어기는 연관된 p형 웰(30j)과 연관된 n형 웰(31j) 사이에 전위 장벽을 형성한다.
따라서, 워드선(WL1), 비트선(BL1), 소스선(S1), p형 웰(301) 및 n형 웰(311)은 상술된 표 1에 도시된 바와 같이 바이어스되며, 섹터(221)의 메모리 셀(M11)을 통해 전류가 흐른다. 전류는 열 전자를 발생하며, 이러한 열 전자는 메모리 셀(M11)의 부동 게이트 전극(FG)으로 주입된다.
외부 제어 신호가, EEPROM(electrically erasable and programmable read only memory) 장치를 소거 모드로 진입되도록 요청하는 경우, 제어기(29)는 먼저 제어 신호(CTL2/CTL4)를 하이 레벨로 변경시킨다. 선택기(28)는 모든 신호 비트(SB11-SB4)를 하이 레벨로 변경시키고, 모든 소스선 제어기(251-25j)의 n채널 인핸스먼트형 스위칭 트랜지스터(SW10)는 온 상태가 되어 연관된 소스선(S1-Sj)를 접지선(GND)에 연결한다. 웰 제어기(271-27j)는 p형 웰(30l-30j)과 n형 웰(311-31j)에 접지 레벨을 공급한다.
이러한 신호 비트(SB1-SBj)는 각각의 비트선 선택기(214-24j)가 연관된 비트선 그룹(BG1-BGj)로부터 8비트선을 선택하도록 한다. 그 결과 판독/기입 회로(26)는 (8×j) 비트선에 5V를 인가한다. 워드선 선택기(23)는 선택된 워드선에 12V를 공급한다. 전류는 (8×j) 메모리셀을 통해 (8×j) 비트선으로부터 소스선(Sl-Sj)으로 흐르게 되고, n채널 인핸스먼트형 스위칭 트랜지스터(SW10)을 통해 접지선(GND)에 방전된다. 각각의 소스선(S1-Sj)로 흐르는 전체 전류량은 기입 모드(write-in mode)에서 흐르는 전류의 8배로서 32 mA이다. 그러나, 워드선(Wl1-WLn) 중 하나는 각각의 섹터(22l-22j)의 m개의 메모리셀에 연결되며, 이 m은 8보다 크다. 만일 m이 유형 4 즉, 32개의 메모리셀에 대응한다면, 전체 전류량은 1/4로 감소된다.
비트선 선택기(241-24j)와 워드선 선택기(23)는 8개의 비트선과 선택된 워드선을 순차적으로 변경시키며, EEPROM 장치는 선택된 8개의 메모리셀에 대한 상술한 다중 기입(multi-write)을 반복한다. 결국, 메모리셀 어레이(22)의 모든 메모리셀(M11-Mnm)이 기입 상태(write-in state)로 변화된다.
메모리셀 어레이(22)에 대한 다중 기입이 완료하는 대로 제어기(29)는 제어신호(CTL2/CTL4)를 로우 레벨로 변경시키고, 제어 신호(CTL3)를 하이 레벨로 변경시킨다. 제어 신호 CTL3는 모든 소스선 제어기(251-25j)의 NOR 게이트(NR1)가 로우 레벨로 그 출력 노드를 변경시키도록 한다. 이것은 모든 n채널 인핸스먼트형 스위칭 트랜지스터(SW10)이 오프되도록 하고, 소스선(S1-Sj)가 부동 상태 F가 되도록 한다.
제어기(29)는 섹터(221)를 나타내는 섹터 어드레스 신호(ADS)를 먼저 선택기(28)에 공급한다. 선택기는 신호 비트(SB1)를 하이 레벨로 변경시키고, 기타 신호 비트(SB2-SBj)를 로우 레벨로 유지시킨다. 비트선 선택기(241-24j)는 판독/기입 회로(26)로부터 비트선(BL1-BLm)을 분리시키고, 모든 비트선 BL1-Blm을 부동 상태 F가 되도록 한다.
웰 제어기(271)는 p형 웰(301)과 n형 웰(311)에 10V의 전압을 인가한다. 27j 와 같은 다른 웰 제어기들은 네가티브 전위와 접지 전위를 p형 웰(30j)과 n형 웰(31j)에 인가하며, 이들 사이의 p-n 접합부는 반대로 바이어스된다. 전위 장벽은 데이타 소거로 인해 22j와 같은 다른 섹터를 나타낸다.
제어 신호(CTL3)는 워드선 선택기(23)가 모든 워드선(WL1 내지 WLn)을 -10V로 변경시킨다. 다음에 포울러 노드하임 터널링 전류가 섹터(221)의 메모리셀(M11-Mnm)의 부동 게이트 FG로부터 p형 웰(301)로 흐르고, 축적된 전자가 부동 게이트 FG로부터 방출된다. 따라서, 섹터(221)의 메모리셀(M11-Mnm)이 동시에 소거 상태가 된다.
나머지 섹터들이 소거되어야 한다면, 선택기(28)는 또다른 신호 비트를 하이 레벨로 변경시키고, EEPROM 장치는 다른 섹터들에 대해 상술한 소거 동작을 순차적으로 반복한다.
제1 실시예에서 판독/기입 회로(26)와 선택기(28)는 각각 데이타 기입 회로(data write-in circuit)와 제1 어드레싱 회로의 역할을 한다. 비트선 선택기(241-24j)와, 비트선 그룹 BG1-BGj와, 워드선 선택기(23) 및 워드선(WL1-WLn)은 총괄하여 제2 어드레싱 회로를 구성한다. 제어기(29)와 선택기(28)는 함께 제어 회로를 형성한다.
이상의 설명으로부터 이해할 수 있는 바와 같이, EEPROM 장치는 선택기(221-22j)로부터 선택된 복수의 메모리셀에 대해 다중 기입을 수행한다. 전류는 n채널 인핸스먼트형 스위칭 트랜지스터(SW10)으로 분배되고, 전류는 n채널 인핸스먼트형 스위칭 트랜지스터(SW10)의 확대없이는 소스선 Sl-Sj의 전위 레벨을 플로트업시키지 않는다. 따라서, 소스선(S1-Sj)은 접지 레벨 정도로 유지되고, 열 전자는 선택된 메모리셀의 부동 게이트 FG내로 효율적으로 주입된다.
제2 실시예
도 9를 참조하면, 본 발명을 구현하는 또 하나의 EEPROM 장치는 8개의 섹터(SE1/SE2/SE3/SE4/SE5/SE6/SE7/SE8)로 구분되는 메모리셀 어레이 MAR을 갖는다. 각각의 섹터(SE1-SE8)은 섹터 21- 22j와 배치가 유사하다. 접지선(GND)은 접지 패드(PA)를 통해 접지에 연결된다. n채널 인핸스먼트형 스위칭 트랜지스터 (SW21/SW22/SW23/SW24/SW25/SW26/SW27/SW28)는 섹터(SE1-SE8)과 접지선(GND) 사이에 접속되고, 전력선(PC)은 선택적으로 또는 동시에 섹터(SE1-SE8)에 접속된다.
비록 도 9에는 도시하지 않았지만, 섹터(SE1-SE8)은 각각의 비트선 선택기와, 각각의 소스선 제어기 및 각각의 웰 제어기에 접속되고, 제어기와, 선택기 및 워드선 선택기 역시 EEPROM 장치에 내장된다. 전력선 PC는 판독/기입 회로(26)에 대응하는 판독/기입 회로의 일부분을 형성하게 되고, n채널 인핸스먼트형 스위칭 트랜지스터(SW21-SW28)는 각각 소스선 제어기에 내장된다.
전류가 선택기(SE1-SE8)을 통해 전력선(PC)으로부터 접지선(GND)에 흐를 때 접지선(GND)상의 노드(P1/P2/P3/P4) 사이에는 전위차가 발생한다. 접지 패드 PA가 멀어질 수록 접지레벨에 대한 전위차는 더욱 커진다. 노드(P1-P4)로부터 소스선(S1-S8)으로 전위차가 전송되면 전자 주입 효과가 상이해진다.
이러한 경우에는 4개의 섹터가 메모리셀 어레이 MAR로부터 동시에 다중 기입 모드로 선택된다. EEPROM 장치는 접지선(GND) 중 어느 부분이 전류의 집중을 방해하기 때문에 섹터(SE1-SE4) 또는 섹터(SE5-SE8)를 선택한다. 이것은 선택된 섹터들 간의 전자 주입 효율을 균일화시키는 결과로 나타난다.
제2 실시예를 구현하는 EEPROM 장치는 제1 실시예의 모든 이점을 달성하고 있다.
본 발명의 특정 실시예가 예시되어 설명되었지만, 당업자라면 본 발명의 취지와 범위를 벗어나지 않는 다양한 변경 및 변형 실시가 행해질 수 있음을 이해할 것이다.
예를 들어, 워드선(WL1-WLn)은 모든 섹터 사이에서 공유되는 것은 아니다. n채널 인핸스먼트형 스위칭 트랜지스터(SW10)은 다중 기입 동작시 선택적으로 온될 수도 있다. 그밖에 비트선 선택기(241-24j)는 모든 n채널 인핸스먼트형 스위칭 트랜지스터(SW10)가 턴온된 후에 선택적으로 인에이블될 수도 있다. 하나의 비트선만이 각각의 비트선으로부터 다중 기입 모드로 선택될 수도 있다.
다중 기입시에도 소스선(S1-S4) 사이의 전위가 플로팅(floating)되지 않고,소스 스위칭 소자(SW1-SW4)의 트랜지스터 크기를 크게 하지 않아도 된다

Claims (14)

  1. 반도체 불 휘발성 메모리 장치에 있어서,
    복수의 어드레스 가능한 메모리 셀(M11-Mnm)을 상이한 임계 레벨 사이에서 변동시키는 누적된 캐리어 형태로 데이타 비트를 각각 저장하는 상기 복수의 메모리 셀을 각각 갖는 복수의 섹터(221-22j; SE1-SE8)로 분할된 메모리 셀 어레이(22; MAR)와;
    상기 누적된 캐리어를 증가시키기 위해 사용되는 기입 전위를 생성하는 데이타 기입 회로(26; PC)와;
    상기 복수의 섹터를 상기 데이타 기입 회로에 선택적으로 접속시켜 상기 기입 전위를 상기 섹터에 전달하는 제1 어드레싱 회로(28)와;
    상기 복수의 어드레스 가능한 메모리 셀을 상기 데이타 기입 회로에 선택적으로 접속시키는 제2 어드레싱 회로(23/ 241-24j/ 28/ BG1-BGj; WL1-WLn)와;
    상기 복수의 섹터와 각각 연관되고 연관된 복수의 섹터의 복수의 어드레스 가능한 메모리 셀과 방전선(GND) 사이에 접속된 각각의 스위칭 소자(SW10; SW21-SW28)를 갖는 소스선 제어기(251-25j)와;
    상기 스위칭 소자를 선택적으로 턴온시키는 제어 회로(29/ 28)를 구비하는 반도체 비-휘발성 메모리 장치에 있어서,
    상기 제1 어드레싱 회로가 다중 기입 동작시 상기 메모리 셀 어레이로부터 섹터를 선택하여 상기 기입 전위를 상기 섹터에 전달하고,
    상기 제2 어드레싱 회로가 상기 제1 어드레싱 회로로부터 선택된 각각의 상기 섹터로부터 적어도 하나의 메모리 셀을 선택하여 상기 기입 전위를 상기 섹터로부터 선택된 메모리 셀에 전달하며,
    상기 제어 회로가 상기 다중 기입 동작시 상기 제1 어드레싱 회로에 의해 선택된 상기 섹터와 연관된 스위칭 소자를 턴온시켜 상기 기입 전위에 의한 전류를 상기 메모리 셀을 통해 상기 방전선으로 방전시키는 반도체 불 휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 메모리 셀(M11-Mnm)이 부동 게이트형 전계 효과 트랜지스터(TR)로 각각 구현되는 반도체 불 휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 제1 어드레싱 회로(241-24j/ 28)는 표준 기입 동작, 판독 동작, 소거 동작시 상기 복수의 섹터중 한 섹터를 선택하며, 상기 기입 전위가 상기 복수의 섹터중 상기 한 섹터의 상기 복수의 메모리 셀중 한 셀에 전달되어 상기 표준 기입 동작시 상기 누적된 캐리어를 증가시키는 반도체 불 휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 소거 동작시 상기 복수의 섹터중 상기 한 섹터의 상기 복수의 메모리 셀로부터 상기 누적된 캐리어를 방출하는 소거 회로(301-30j/ 311-31j)를 더 구비하는 반도체 불 휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 임계 레벨 사이의 판독 전위를 생성하는 판독 회로(26)를 더 구비하며, 상기 판독 전위는 상기 판독 동작시 상기 복수의 섹터중 상기 한 섹터의 상기 복수의 메모리 셀중 상기 한 셀이 상기 스위칭 소자중 연관된 한 소자에 상기 판독 전위를 전달하는지 여부를 알기 위해 상기 복수의 메모리 셀중 상기 한 셀에 전달되는 반도체 불 휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 제2 어드레싱 수단은 상기 제1 어드레싱 수단에 의해 선택된 상기 섹터 각각으로부터 하나 이상의 메모리 셀을 선택하여 상기 다중 기입 동작시 상기 섹터로부터 선택된 메모리 셀에 상기 기입 전위를 전달하는 반도체 불 휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 제1 어드레싱 회로(28/ 241-24j)는 표준 기입 동작, 판독 동작, 소거 동작시 상기 복수의 섹터중 한 섹터를 선택하며, 상기 기입 전위가 상기 복수의 섹터중 상기 한 섹터의 상기 복수의 메모리 셀중 한 셀에 전달되어 상기 표준 기입 동작시 상기 누적된 캐리어를 증가시키는 반도체 불 휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 소거 동작시 상기 복수의 섹터중 상기 한 섹터의 상기 복수의 메모리 셀로부터 상기 누적된 캐리어를 방출하는 소거 회로(301-30j/ 311-31j)를 더 구비하는 반도체 불 휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 임계 레벨 사이의 판독 전위를 생성하는 판독 회로(26)를 더 구비하며, 상기 판독 전위는 상기 판독 동작시 상기 복수의 섹터중 상기 한 섹터의 상기 복수의 메모리 셀중 상기 한 셀이 상기 스위칭 소자중 연관된 한 소자에 상기 판독 전위를 전달하는지 여부를 알기 위해 상기 복수의 메모리 셀중 상기 한 셀에 전달되는 반도체 불 휘발성 메모리 장치.
  10. 제1항에 있어서, 상기 방전선(GND)은 일정 전압(GND)이 주어진 도전 패드(PA)로부터의 간격이 상이한 복수의 노드(P1-P4)를 가지며, 상기 복수의 섹터(SE1-SE8)가 상기 스위칭 소자(SW21-SW28)를 통해 상기 복수의 노드(P1-P4)에 선택적으로 접속되어 상기 복수의 섹터가 상기 복수의 노드에 각각 접속되는 복수의 섹터 그룹(SE1 및 SE5/ SE2 및 SE6/ SE3 및 SE7/ SE4 및 SE8)을 형성하며, 상기 제어 회로가 상기 복수의 섹터 그룹중 하나로부터 상기 제1 어드레싱 회로에 의해 선택된 상기 섹터와 연관된 각각의 상기 선택 소자(SW21-SW24 또는 SW25-SW28)를 선택하는 반도체 불 휘발성 메모리 장치.
  11. 다중 기입 동작을 제어하는 방법에 있어서,
    a) 불 휘발성 메모리 장치의 다중 기입 동작 동안, 메모리 셀 어레이로부터 선택되는 복수개의 섹터 각각으로부터 메모리 셀을 선택하는 단계;
    b) 상기 다중 기입 동작 동안 기입 전위의 소스로부터 선택된 섹터에 각각 연결된 스위칭 트랜지스터와 선택된 메모리 셀을 통하여 방전선까지 전류 경로를 형성하는 단계;
    c) 상기 선택된 메모리 셀이 주입된 캐리어에 의한 각각의 임계치를 변화시키도록 기입 전위를 상기 전류 경로를 통해 상기 메모리 셀에 인가하는 단계
    를 포함하는 다중 기입 동작 제어 방법.
  12. 제11항에 있어서, 상기 단계 a)에서 각각의 상기 섹터로부터 하나 이상의 메모리 셀이 선택되는 다중 기입 동작 제어 방법.
  13. 제12항에 있어서, 상기 하나 이상의 메모리 셀이 1 바이트의 데이타를 저장하는 다중 기입 동작 제어 방법.
  14. 제11항에 있어서, 상기 단계 c) 이후에 적어도 하나의 상기 섹터에 대해 소거 동작이 실행되는 다중 기입 동작 제어 방법.
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