JP2541585B2 - リセット信号発生回路 - Google Patents

リセット信号発生回路

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JP2541585B2 JP62291217A JP29121787A JP2541585B2 JP 2541585 B2 JP2541585 B2 JP 2541585B2 JP 62291217 A JP62291217 A JP 62291217A JP 29121787 A JP29121787 A JP 29121787A JP 2541585 B2 JP2541585 B2 JP 2541585B2
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Description

【発明の詳細な説明】 〔概要〕 電源投入時に内部の論理回路を初期状態に設定するた
めのリセット信号を発生する回路に関し、電源の立上り
の速さに依存せず、電源が安定すまで一定の時間リセッ
ト信号を発生出力することを目的とし、 電源投入後所定値以上の電源電圧が印加された状態で
リセット信号が入力されることによりリセットされ、該
リセット信号の解除により動作を開始する内部回路に該
リセット信号を発生出力するリセット信号発生回路にお
いて、前記電源投入後前記電源電圧を分圧する電圧分圧
回路の出力電圧により、該電源電圧が前記所定値付近に
なったときにオンとされる第１のスイッチ手段と、該第
１のスイッチ手段のオン期間中、該第１のスイッチ手段
の出力信号によりオンとされる第２のスイッチ手段と、
該第２のスイッチ手段のオンにより充電を開始されるコ
ンデンサと、該コンデンサの充電開始時点より一定時
間、前記リセット信号を送出し、該一定時間経過後該リ
セット信号の送出を停止する論理回路とより構成する。
〔産業上の利用分野〕
本発明はリセット信号発生回路に係り、特に電源投入
時に内部の論理回路を初期状態に設定するためのリセッ
ト信号を発生する回路に関する。
電源投入後所定値以上の電源電圧が印加された状態で
リセット信号が入力されることによりリセットされ、こ
のリセット信号の解除により動作を開始する内部回路
は、電源投入直後、必ず初期状態に設定するためのリセ
ット信号の入力が必要とされる。このため、上記リセッ
ト信号を発生するリセット信号発生回路は、電源投入に
より電源の立上りの速度に関係なく、常に所要のリセッ
ト信号を発生することが重要となる。
〔従来の技術〕
第４図は従来のリセット信号発生回路の一例の回路図
を示す。電源電圧Vssと接地間に抵抗８とコンデンサ９
とが直列に接続された構成で、それらの接続点より出力
端子10へ電源投入直後リセット信号を出力する。
上記の従来回路において、電源投入により電源電圧＋
Vsが所定値へ向かって立上がる（これを本明細書では
「電源立上り」という）が、その立上り速度が速い場合
は、第５図（Ａ）に示す如く、電源電圧＋Vsが所定値に
達してからコンデンサ９の端子電圧（すなわち出力電
圧）が破線Ｉで示す如くコンデンサ９の充電時定数に従
って上昇する。
ここで、出力端子10に接続する内部回路（図示せず）
は、出力端子10よりの電圧が所定の閾値以下のときはロ
ーレベル（以下“L"と記す）、閾値以上のときはハイレ
ベル（以下“H"と記す）と判断するから、内部回路側か
らみると出力端子10より第５図（Ａ）に実線IIで示す如
き２値信号が供給されることになる。
この出力端子10への出力電圧（内部回路の入力電圧）
は、電源電圧＋Vsが所定値に達している状態で、“L"の
ときリセット信号として出力され、“H"のときはリセッ
ト信号送出停止を意味する。
従って、従来回路では電源の立上りが速い場合は第５
図（Ａ）にＴで示す期間、リセット信号が正常に出力さ
れる。
〔発明が解決しようとする問題点〕
しかし、上記の従来回路において、第５図（Ｂ）に示
す如く、電源の立上りが遅く、電源投入時点より電源電
圧＋Vsが所定値に達するまでの時間が長くかかるような
場合は、内部回路に所定値の電源電圧が印加されるまで
にコンデンサ９の充電も進み、電源電圧＋Vsが上記所定
値に達した時点においては、既にコンデンサ９の端子電
圧（出力電圧）が第５図（Ｂ）の破線IIIに示す如く内
部回路の閾値を若干超えた値となってしまっているか、
又は閾値よりも僅かに低い値になってしまっているた
め、前者の場合は“L"のリセット信号が発生されないこ
ととなり、後者の場合は第５図（Ｂ）の実線IVに示す如
く“L"のリセット信号の発生期間が極めて短いという問
題点があった。
本発明は上記の点に鑑みてなされたもので、電源の立
上りの速さに依存せず、電源が安定するまで一定時間リ
セット信号を発生出力することができるリセット信号発
生回路を提供することを目的とする。
〔問題点を解決するための手段〕
第１図は本発明の原理構成図を示す。図中、１は電源
電圧＋Vsを分圧する電圧分圧回路、２は第１のスイッチ
手段、３は第１のスイッチ手段２のオン期間中、第１の
スイッチ手段２の出力信号を遅延する遅延手段I1,I2,C1
を有し、該遅延手段I1,I2,C1で遅延された第１のスイッ
チ手段２の出力信号によりオンとされる第２のスイッチ
手段。
４は、該第２のスイッチ手段３のオンにより、該第１
のスイッチ手段２及び該第２のスイッチ手段３を介して
充電を開始されるコンデンサ、５は出力端子６へリセッ
ト信号を出力する論理回路である。
〔作用〕
電源投入後、電圧分圧回路１の出力電圧により、電源
電圧＋Vsが所定値付近になったときに第１のスイッチ手
段２がオンされる。すると、第２のスイッチ手段３がオ
ンとなり、コンデンサ４の充電を開始させる。
コンデンサ４の端子電圧が上記の充電により上昇して
いき、論理回路５の閾値を越えるまでの一定時間、論理
回路５は出力端子６へ“L"のリセット信号を出力し、該
一定時間経過後リセット信号の送出を停止する。
従って、本発明では電源電圧＋Vsが所定値になってか
らリセット信号が送出され始め、常に一定時間継続して
出力される。
〔実施例〕
第２図は本発明の一実施例の回路図、第３図は第２図
の動作説明用信号波形図を示す。第２図中、第１図の同
一構成部分には同一符号を付してある。第２図におい
て、Z1及びZ2はインピーダンス素子で、電圧分圧回路１
を構成している。またTR1はスイッチング用Ｐチャンネ
ルMOS型電界効果トランジスタ（FET）、Z3は負荷となる
インピーダンス素子で、これらは第１のスイッチング手
段２を構成している。
また、I1,I2,I3及びI4はインバータ、C1,C2及びC3は
コンデンサ、TR2はスイッチング用ＮチャンネルMOS型FE
Tで、これらは第２のスイッチ手段３を構成し、このう
ちのインバータI1,I2及びコンデンサC1は遅延手段を構
成している。C3は前記コンデンサ４に相当し、インバー
タI3及びI4の縦続接続回路は論理回路５を構成してい
る。
上記の実施例回路において、電源投入後電源の立上り
が速い場合と遅い場合との動作について説明する。
電源の立上りが速い場合（第３図（Ａ）参照） 電源電圧＋Vsが第３図（Ａ）に示す如く速く所定値に
まで達する場合は、これに応動してインピーダンス素子
Z1及びZ2の接続点の分圧電圧ａも上昇する。ここで、電
源投入直後の電源電圧＋Vsが所定値に達していない時点
では、上記の分圧電圧ａは第３図（Ａ）に示す如く“L"
であるので、TR1がオフであり、TR1のドレインとインピ
ーダンス素子Z3の接続点の電圧ｂも“L"となる。これに
より、インバータI1の出力端における電圧ｃは“H"、イ
ンバータI2の出力電圧は“L"、TR2はオフ、コンデンサC
3の端子電圧が供給されるインバータI3の入力電圧ｅは
“L"となるので、インバータI4より出力端子６へ出力さ
れる信号ｆは“L"となる。ただし、この信号ｆは“L"で
あるが、まだ電源電圧＋Vsが極めて低レベルの状態にあ
るので、リセット信号ではない。
次に電源電圧＋Vsが第３図（Ａ）に示す如く電源投入
後短時間経過後の時刻t1で所定値に達すると、分圧電圧
ａがTR1の閾値を超えこれをオンとする。これにより、T
R1及びインピーダンス素子Z3に電流が流れ、電圧ｂは
“H"となる。なお、分圧電圧ａの値はインピーダンス素
子Z1,Z2の値の比により調整される。
これにより、インバータI1の出力電圧によりコンデン
サC1を充電させて電圧ｃを“L"にし、インバータI2の出
力電圧ｄを“H"とする。電圧ｄが“H"となると、コンデ
ンサC2が充電され始めると共に、FETTR2がオンとなるの
で、オン状態にあるFETTR2のドレイン・ソース間を通し
て電圧ｂの“H"がコンデンサC3に印加され、これを充電
し始める。
コンデンサC3の端子電圧はこの充電の開始により所定
の充電時定数に従って徐々に上昇していくが、インバー
タI3はその閾値以下の入力電圧は“L"、閾値以上の入力
電圧は“H"と判断するので、インバータI3の入力電圧ｅ
は第３図（Ａ）に示す如く、コンデンサC3の端子電圧が
時刻t2でインバータI3の閾値に達するまでは“L"あり、
それ以降“H"となる。
インバータI4は上記のインバータI3の出力電圧を更に
反転して出力するから、インバータI4の出力信号ｆは第
３図（Ａ）に示す如く、時刻t2で立上り“H"となる。
上記の時刻t1からt2までの期間TRは一定時間であり、
また、この時間TRでは電源電圧＋Vsが所定値に達した状
態で信号ｆが“L"であるから、この時間TR、リセット信
号が送出されることになる。なお、リセット区間TRはTR
1,TR2のサイズとコンデンサC3の容量値により定まる。
電源の立上りが遅い場合（第３図（Ｂ）参照） 電源電圧＋Vsが第３図（Ｂ）に示す如く電源投入時点
より所定値付近に達するまでに時間がかかる場合は、こ
れに応じて分圧電圧ａも所定値付近に達するまでに時間
がかかる。分圧電圧ａが電源電圧＋VsよりもTR1の閾値
電圧分下がった値になると、その時刻t3でFETTR1がオン
となるため、電圧ｂが“H"へ立上がる。
電圧ｂが“H"になると、前記の電源立上りが速い場合
と同様に、電圧ｃが“L"、電圧ｄが“H"となり、FETTR2
がオンとなり、一定時間TRの間コンデンサC3が充電さ
れ、出力端子６へは“L"のリセット信号ｆが出力され
る。
このように、本実施例によれば、分圧電圧ａが所定値
に達してから一定時間コンデンサC3を充電するようにし
たので、電源の立上りの速さに無関係に常に一定時間リ
セット信号を送出することができる。
なお、電源をオフにすると、コンデンサC3に充電され
ている電荷がFETTR2の半導体基板を通して放電される。
〔発明の効果〕
上述の如く、本発明によれば、電源電圧が所定値付近
に達してからリセット信号が送出され始めるようにした
ので、電源の立上りの速さに無関係にリセット信号を発
生することができ、また充電中のコンデンサの端子電圧
が論理回路の閾値を越えるまではリセット信号を送出す
るようにしたので、電源の立上りの速さに無関係に常に
一定時間幅のリセット信号を発生することができ、以上
より特に電源の立上りが遅い場合でも確実にリセット信
号を発生することができる等の特長を有するものであ
る。
【図面の簡単な説明】
第１図は本発明の原理構成図、 第２図は本発明の一実施例の回路図、 第３図は第２図の動作説明用信号波形図、 第４図は従来の一例の回路図、 第５図は第４図の動作説明用信号波形図である。 図において、 １は電圧分圧回路、 ２は第１のスイッチ手段、 ３は第２のスイッチ手段、 4,C3はコンデンサ、 ５は論理回路 を示す。
フロントページの続き (56)参考文献 特開 昭59−163916（ＪＰ，Ａ) 特開 昭60−17521（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】電源投入後、所定時間経過後にリセット解
    除を指示するリセット信号を発生するリセット信号発生
    回路において、 前記電源投入後前記電源電圧を分圧する電圧分圧回路
    （１）の出力電圧により、該電源電圧が前記所定値以上
    になったときにオンとされる第１のスイッチ手段（２）
    と、 該第１のスイッチ手段（２）のオン期間中、該第１のス
    イッチ手段（２）の出力信号を遅延する遅延手段（I1,I
    2,C1,C2）を有し、該遅延手段（I1,I2,C1,C2）で遅延さ
    れた第１のスイッチ手段（２）の出力信号によりオンと
    される第２のスイッチ手段（３）と、 該第２のスイッチ手段（３）のオンにより、該第１のス
    イッチ手段（２）及び該第２のスイッチ手段（３）を介
    して充電を開始されるコンデンサ（４）と、 該コンデンサ（４）の充電開始時点より一定時間、前記
    リセット信号を送出し、該一定時間経過後リセット信号
    の送出を停止する論理回路（５）と、 よりなることを特徴とするリセット信号発生回路。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3938459A1 (de) * 1989-11-20 1991-05-23 Philips Patentverwaltung Schaltungsanordnung zur kompensation von impulslaengenveraenderungen
JP2563215B2 (ja) * 1990-06-20 1996-12-11 セイコー電子工業株式会社 半導体集積回路装置
US5159206A (en) * 1990-07-31 1992-10-27 Tsay Ching Yuh Power up reset circuit
US5148051A (en) * 1990-12-14 1992-09-15 Dallas Semiconductor Corporation Power up circuit
DE59107626D1 (de) * 1991-01-23 1996-05-02 Siemens Ag Integrierte Schaltung zur Erzeugung eines Reset-Signals
US5109163A (en) * 1991-02-15 1992-04-28 Zilog, Inc. Integrated power-on reset circuit
IT1253679B (it) * 1991-08-30 1995-08-22 Sgs Thomson Microelectronics Circuito di rispristino all'accensione di un circuito integrato aventeun consumo statico nullo.
FR2684206B1 (fr) * 1991-11-25 1994-01-07 Sgs Thomson Microelectronics Sa Circuit de lecture de fusible de redondance pour memoire integree.
JP2816508B2 (ja) * 1991-12-16 1998-10-27 三菱電機株式会社 電源投入検出回路
US5309112A (en) * 1992-07-16 1994-05-03 Motorola, Inc. Switched-capacitor circuit power down technique
US5414307A (en) * 1992-09-30 1995-05-09 At&T Corp. Power reset circuit
US5463335A (en) * 1992-10-30 1995-10-31 International Business Machines Corporation Power up detection circuits
US5567993A (en) * 1994-06-23 1996-10-22 Dallas Semiconductor Corporation Programmable power supply system and methods
US5537360A (en) * 1994-09-16 1996-07-16 Dallas Semiconductor Corporation Programmable power supply systems and methods providing a write protected memory having multiple interface capability
DE4443606C1 (de) * 1994-12-07 1996-08-01 Siemens Ag Schaltungsanordnung zur Erzeugung eines Rücksetzsignals
JPH09186569A (ja) * 1996-01-08 1997-07-15 Mitsubishi Electric Corp 半導体集積回路装置
US5929673A (en) * 1996-04-08 1999-07-27 Texas Instruments Incorporated Ultra low current power-up signal switching circuit
US5959926A (en) * 1996-06-07 1999-09-28 Dallas Semiconductor Corp. Programmable power supply systems and methods providing a write protected memory having multiple interface capability
DE19742389A1 (de) * 1997-09-25 1998-12-10 Siemens Ag Schaltung zur Erzeugung eines das Einschalten einer Versorgungsspannung signalisierenden Reset-Signals
US6107847A (en) * 1997-12-30 2000-08-22 Rambus Inc. Zero power reset circuit for low voltage CMOS circuits
JP2000036732A (ja) 1998-07-17 2000-02-02 Mitsubishi Electric Corp パワーオンリセット回路並びに半導体装置
US6198318B1 (en) * 1999-01-28 2001-03-06 Legerity, Inc. Power-on-reset circuit
US6310497B1 (en) * 2000-05-01 2001-10-30 Agere Systems Guardian Corp. Power supply loss detector method and apparatus
TW505838B (en) * 2001-04-04 2002-10-11 Via Tech Inc Power source detector of digital integrated circuit
US8680901B2 (en) * 2012-08-06 2014-03-25 Texas Instruments Incorporated Power on reset generation circuits in integrated circuits
US10135439B2 (en) * 2017-04-20 2018-11-20 Texas Instruments Incorporated Current limiting I/O interface and isolated load switch driver IC

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4013902A (en) * 1975-08-06 1977-03-22 Honeywell Inc. Initial reset signal generator and low voltage detector
US4140930A (en) * 1976-07-30 1979-02-20 Sharp Kabushiki Kaisha Voltage detection circuit composed of at least two MOS transistors
DE3373759D1 (en) * 1982-06-09 1987-10-22 Fujitsu Ltd One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function
JPS59163916A (ja) * 1983-03-08 1984-09-17 Matsushita Electric Ind Co Ltd リセツトパルス発生装置
JPS6017521A (ja) * 1983-07-08 1985-01-29 Yaesu Musen Co Ltd リセツト回路
US4581552A (en) * 1984-02-17 1986-04-08 Texas Instruments Incorporated Power-up clear circuitry having two thresholds
EP0169583B2 (en) * 1984-07-27 1995-06-14 Omron Tateisi Electronics Co. Power-on reset circuit for contactless switch
US4634904A (en) * 1985-04-03 1987-01-06 Lsi Logic Corporation CMOS power-on reset circuit
JPS61288516A (ja) * 1985-06-17 1986-12-18 Hitachi Ltd 信号発生回路
US4717840A (en) * 1986-03-14 1988-01-05 Western Digital Corporation Voltage level sensing power-up reset circuit
US4716322A (en) * 1986-03-25 1987-12-29 Texas Instruments Incorporated Power-up control circuit including a comparator, Schmitt trigger, and latch
JPS63144619A (ja) * 1986-12-09 1988-06-16 Mitsubishi Electric Corp 電源投入検出信号発生回路
JPS63234720A (ja) * 1987-03-24 1988-09-30 Nippon Denso Co Ltd リセツト回路
US4812679A (en) * 1987-11-09 1989-03-14 Motorola, Inc. Power-on reset circuit

Also Published As

Publication number Publication date
JPH01132213A (ja) 1989-05-24
KR910006471B1 (ko) 1991-08-26
KR890009084A (ko) 1989-07-15
DE3851506D1 (de) 1994-10-20
US4902907A (en) 1990-02-20
EP0317437A3 (en) 1990-07-11
EP0317437B1 (en) 1994-09-14
EP0317437A2 (en) 1989-05-24

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