KR100313936B1 - Method for forming salicide layer of semiconductor device - Google Patents

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Abstract

본 발명은 Co층과 Si 기판층의 반응을 제어할 수 있도록하여 균일성 및 안정성을 확보할 수 있도록한 반도체 소자의 살리사이드층 형성 방법에 관한 것으로, 반도체 기판상에 게이트 전극층을 형성하고 게이트 전극층의 양측 기판 표면내에 불순물 영역을 형성하는 공정과;상기 게이트 전극층을 포함하는 전면에 Co층을 형성하는 공정과;상기 Co층상에 Ti 층을 형성하는 공정과;셀프 얼라인을 이용한 1차 열처리 공정을 600 ~ 700℃의 온도에서 진행하고, 2차 열처리 공정을 700 ~ 900℃의 온도에서 진행하여 불순물 영역의 표면과 Co층의 계면 그리고 게이트 전극층의 상부면과 Co층의 계면에 반응층을 형성하는 공정을 포함하여 이루어진다.The present invention relates to a method of forming a salicide layer of a semiconductor device that can control the reaction of the Co layer and the Si substrate layer to ensure uniformity and stability, wherein the gate electrode layer is formed on the semiconductor substrate and the gate electrode layer is formed. Forming an impurity region in the surface of both substrates of the substrate; forming a Co layer on the entire surface including the gate electrode layer; forming a Ti layer on the Co layer; a first heat treatment process using self alignment; At a temperature of 600 to 700 ° C. and a second heat treatment process at a temperature of 700 to 900 ° C. to form a reaction layer on the surface of the impurity region and the interface of the Co layer, and on the interface of the top surface and the Co layer of the gate electrode layer. It is made, including the process.

Description

반도체 소자의 살리사이드층 형성 방법{METHOD FOR FORMING SALICIDE LAYER OF SEMICONDUCTOR DEVICE}Method of forming a salicide layer of a semiconductor device {METHOD FOR FORMING SALICIDE LAYER OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자에 관한 것으로, 특히 Co층과 Si 기판층의 반응을 제어할 수 있도록하여 균일성 및 안정성을 확보할 수 있도록한 반도체 소자의 살리사이드층 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of forming a salicide layer of a semiconductor device capable of controlling a reaction between a Co layer and a Si substrate layer to ensure uniformity and stability.

일반적으로 DRAM 등의 디자인 룰이 감소하는 것에 따라 폴리 실리콘등과 같은 비저항이 높은 물질을 게이트 전극으로 사용하것은 여러 측면에서 바람직하지 못하게 되었다.In general, as the design rules of DRAM and the like decrease, the use of a high resistivity material such as polysilicon as the gate electrode becomes undesired in many aspects.

이러한 제약을 극복하기 위하여 게이트 전극의 비저항을 낮추기 위한 연구가 많이 진행되어 왔다.In order to overcome this limitation, much research has been conducted to lower the specific resistance of the gate electrode.

이러한 연구 결과로 제시된 것의 하나가 실리콘 산화막등과 같은 게이트 절연막과의 반응성이 작은 텅스텐 또는 몰리브덴 등과 같은 금속을 게이트 전극으로 사용하는 것이다.One of the results of this research is to use a metal such as tungsten or molybdenum, which has little reactivity with a gate insulating film such as a silicon oxide film, as the gate electrode.

다른 하나는 게이트 산화막상에 탄탈륨 실리사이드(TaSi2) 또는 몰리브덴 실리사이드(MoSi2)등과 같은 실리사이드를 증착하여 게이트 전극으로 사용하는 것이다.The other is to deposit a silicide such as tantalum silicide (TaSi 2 ) or molybdenum silicide (MoSi 2 ) on the gate oxide layer and use it as a gate electrode.

이와 같은 방법들은 게이트 산화막의 특성을 악화시키거나 게이트 전극 물질이 박리(Peeling)되는 등의 문제가 있다.Such methods have problems such as deterioration of the characteristics of the gate oxide layer or peeling of the gate electrode material.

그래서 또 다른 방법의 하나로 제시된 것이 고융점 금속과 실리사이드가 갖는 낮은 비저항의 특성을 가지면서 폴리 실리콘막의 안정성을 동시에 만족하는 폴리사이드를 게이트 전극으로 사용하는 것이다.Therefore, another method proposed is to use a polyside as a gate electrode that has the low specific resistance characteristics of the high melting point metal and the silicide and simultaneously satisfies the stability of the polysilicon film.

폴리사이드를 형성하는 방법으로는 살리사이드(Self-ALIgned siliCIDE)방법에 의해 형성하는 것과 CVD 또는 스퍼터링법으로 증착하여 형성하는 방법이 있다.As a method of forming a polyside, there are a method of forming by a salicide (Self-ALIgned siliCIDE) method and a method of depositing by a CVD or sputtering method.

현재, 폴리사이드층으로 가장 좋은 특성을 나타내는 물질은 Co이다.Currently, the best material for the polycide layer is Co.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 살리사이드층 형성 방법에 관하여 설명하면 다음과 같다.Hereinafter, a salicide layer forming method of a semiconductor device of the prior art will be described with reference to the accompanying drawings.

도 1a내지 도 1e는 종래 기술의 반도체 소자의 공정 단면도이다.1A to 1E are cross-sectional views of a prior art semiconductor device.

먼저, 도 1a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 필드 산화 공정으로 필드 산화막(2)을 형성한다.First, as shown in FIG. 1A, the field oxide film 2 is formed in the device isolation region of the semiconductor substrate 1 by a field oxidation process.

그리고 상기 필드 산화막(2)에 의해 정의된 활성 영역상에 게이트 절연막(3)을 형성하고 게이트 절연막(3)상에 게이트 형성용 물질층 예를들면, 폴리 실리콘 등의 물질을 증착한다.A gate insulating film 3 is formed on the active region defined by the field oxide film 2 and a material layer for forming a gate, for example, polysilicon, is deposited on the gate insulating film 3.

이어, 상기 증착된 폴리 실리콘층을 선택적으로 패터닝하여 게이트 전극층(4)을 형성한다.Subsequently, the deposited polysilicon layer is selectively patterned to form the gate electrode layer 4.

그리고 도 1b에서와 같이, 게이트 전극층(4)이 형성된 반도체 기판(1)의 전면에 측벽 형성용 물질층(5a) 예를들면, CVD 산화막 또는 질화막을 증착한다.As shown in FIG. 1B, a sidewall forming material layer 5a, for example, a CVD oxide film or a nitride film is deposited on the entire surface of the semiconductor substrate 1 on which the gate electrode layer 4 is formed.

이어, 도 1c에서와 같이, 상기 측벽 형성용 물질층(5a)을 이방성 식각하여 상기 게이트 전극층(4)의 측면에 게이트 측벽(5b)을 형성한다.Subsequently, as shown in FIG. 1C, the sidewall forming material layer 5a is anisotropically etched to form the gate sidewall 5b on the side of the gate electrode layer 4.

그리고 게이트 측벽(5b)을 포함하는 게이트 전극층(4)을 마스크로하여 As+또는 P+이온을 주입하여 소오스/드레인 영역(6)을 형성한다.The source / drain region 6 is formed by implanting As + or P + ions with the gate electrode layer 4 including the gate sidewall 5b as a mask.

이어, 도 1d에서와 같이, 상기 게이트 전극층(4)을 포함하는 전면에 살리사이드층을 형성하기 위한 Co층(7),TiN층(8)을 차례로 증착하고 1차 열처리 공정으로 CoSi층을 형성한다.Subsequently, as shown in FIG. 1D, a Co layer 7 and a TiN layer 8 for forming a salicide layer are sequentially deposited on the entire surface including the gate electrode layer 4, and a CoSi layer is formed by a first heat treatment process. do.

여기서, TiN층(8)은 열처리 공정으로 Co와 Si를 반응시킬 때 산소의 영향을 막아주기 위한 블록킹 역할을 하는 층으로 사용하기 위해 형성한 것이다.Here, the TiN layer 8 is formed for use as a layer that serves to block the influence of oxygen when reacting Co and Si in a heat treatment process.

TiN층(8)은 Co층(7)의 증착후에 바큠(Vacuum)의 공급 차단없이 in-situ로 증착한다.The TiN layer 8 is deposited in-situ after the deposition of the Co layer 7 without supply of vacuum.

그리고 도 1e에서와 같이, 게이트 측벽(5b)에 의해 반응하지 않는 Co층(7)과 TiN층(8)을 H2SO4와 H2O2의 혼합액 또는 NH4OH와 H2O2와 H2O의 혼합액과 HCl와 H2O2와H2O의 혼합액을 순차적으로 사용하여 습식식각 공정으로 제거한다.As shown in FIG. 1E, the Co layer 7 and the TiN layer 8 which are not reacted by the gate sidewall 5b are mixed with a mixture of H 2 SO 4 and H 2 O 2 or NH 4 OH and H 2 O 2 . The mixed solution of H 2 O and the mixed solution of HCl and H 2 O 2 and H 2 O are sequentially used to remove the same by wet etching.

이어, 2차 열처리 공정을 진행하여 CoSi2층(9)을 형성한다.Subsequently, a secondary heat treatment process is performed to form a CoSi 2 layer 9.

이와 같은 종래 기술의 코발트 실리사이드층 형성 공정에서 사용되는 Co층(7)은 살리사이드 공정이 가능하고 작은 선폭에서도 낮은 저항값을 유지할 수 있다는 특성이 있으나 반대로 공정 진행중에 일어나는 다음과 같은 문제도 있다.The Co layer 7 used in the cobalt silicide layer forming process of the prior art has the characteristics that the salicide process is possible and maintains a low resistance even at a small line width, but also has the following problems occurring during the process.

열처리 공정으로 코발트 실리사이드층이 형성될 때 Si 기판의 소모가 많고, 또한 부분적인 과다 형성에 따라 집적도를 높이기 위한 소자의 스케일 다운시에 얕은 접합(Shallow Junction)부분에서 접합 누설 전류가 과다하게 흐를 수 있다.When the cobalt silicide layer is formed by the heat treatment process, the Si substrate is consumed, and the junction leakage current may flow excessively in the shallow junction at the time of scale down of the device to increase the integration due to partial over-formation. have.

이와 같은 종래 기술의 코발트 실리사이드층 형성 공정은 다음과 같은 문제가 있다.Such a cobalt silicide layer forming process of the prior art has the following problems.

첫째, 열처리 공정으로 코발트 실리사이드층이 형성될 때 Si 기판의 소모가 많고, 얕은 접합(Shallow Junction)부분에서 접합 누설 전류가 과다하게 흐를 수 있다.First, when the cobalt silicide layer is formed by the heat treatment process, the Si substrate is consumed a lot, and the junction leakage current may flow excessively in the shallow junction.

둘째, Co-Si간의 실리사이드 반응시에 Co가 표면에 노출되면 쉽게 산화되어 실리사이드 반응성이 저하될 수 있다.Second, when Co is exposed to the surface during the silicide reaction between Co and Si, it may be easily oxidized to lower silicide reactivity.

이 현상을 방지하기 위하여 종래 기술에서는 TiN층으로 Co를 캡핑(Capping)하여 산소 반응을 막아주게된다.In order to prevent this phenomenon, in the prior art, Co is capped to the TiN layer to prevent oxygen reaction.

그러나 이와 같은 TiN층을 이용한 캡핑에 있어서는 단순하게 산소의 영향을 막아주는 기능만으로 작용하여 Co에 의한 기판 소모를 막지 못한다.However, in the capping using such a TiN layer, only the function of blocking the influence of oxygen does not prevent the substrate consumption by Co.

이는 Shallow Junction의 형성을 어렵게하고 CoSi2의 열적안정성이 충분히 확보되지 않아 embeded DRAM등과 같이 thermal budget이 큰 소자에 적용하기 위해서는 열적 안정성이 충분하지 못하다.This makes it difficult to form shallow junctions and the thermal stability of CoSi 2 is not sufficiently secured. Therefore, thermal stability is not sufficient to be applied to devices with large thermal budgets such as embedded DRAM.

본 발명은 이와 같은 종래 기술의 실리사이드 형성 공정의 문제점을 해결하기 위하여 안출한 것으로, Co층과 Si 기판층의 반응을 제어할 수 있도록하여 균일성 및 안정성을 확보할 수 있도록한 반도체 소자의 살리사이드층 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art silicide formation process, the salicide of the semiconductor device to ensure the uniformity and stability by controlling the reaction between the Co layer and the Si substrate layer Its purpose is to provide a layer forming method.

도 1a내지 도 1e는 종래 기술의 반도체 소자의 공정 단면도1A-1E are cross-sectional views of a prior art semiconductor device

도 2는 TiN과 Ti 캡핑층을 사용한 박막의 전기 저항 특성을 비교한 특성 그래프2 is a characteristic graph comparing electrical resistance characteristics of a thin film using TiN and a Ti capping layer.

도 3a는 TiN 캡핑층을 사용한 박막 형성시의 단면도3A is a cross-sectional view of a thin film formed using a TiN capping layer.

도 3b는 Ti 캡핑층을 사용한 박막 형성시의 단면도3B is a sectional view of a thin film formed using a Ti capping layer.

도 4a내지 도 4e는 본 발명에 따른 반도체 소자의 공정 단면도4A-4E are cross-sectional views of a semiconductor device in accordance with the present invention.

도 5는 TiN 캡핑층과 Ti 캡핑층을 사용한 경우의 게이트 선폭과 면저항의 관계를 나타낸 특성 그래프5 is a characteristic graph showing the relationship between gate line width and sheet resistance when a TiN capping layer and a Ti capping layer are used.

도 6은 본 발명에 따른 반도체 소자의 면저항 특성을 나타낸 특성 그래프6 is a characteristic graph showing sheet resistance characteristics of a semiconductor device according to the present invention.

도 7a내지 도 7c는 본 발명에 따른 반도체 소자의 접합 누설 특성을 나타낸 특성 그래프7A to 7C are characteristic graphs showing junction leakage characteristics of a semiconductor device according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of drawings

41. 반도체 기판 42. 필드산화막41. Semiconductor substrate 42. Field oxide film

43. 게이트 절연층 44. 게이트 전극층43. Gate Insulation Layer 44. Gate Electrode Layer

45a. 측벽 형성용 물질층 45b. 게이트 측벽45a. Material layer for forming sidewalls 45b. Gate sidewall

46. 소오스/드레인 영역 47. Co층46. Source / drain region 47. Co layer

48. Ti층 49. 코발트 살리사이드층48.Ti layer 49.Cobalt salicide layer

Co층과 Si 기판층의 반응을 제어할 수 있도록하여 균일성 및 안정성을 확보할 수 있도록한 본 발명의 반도체 소자의 살리사이드층 형성 방법은 반도체 기판상에 게이트 전극층을 형성하고 게이트 전극층의 양측 기판 표면내에 불순물 영역을 형성하는 공정과;상기 게이트 전극층을 포함하는 전면에 Co층을 형성하는 공정과;상기 Co층상에 Ti 층을 형성하는 공정과;셀프 얼라인을 이용한 1차 열처리 공정을 600 ~ 700℃의 온도에서 진행하고, 2차 열처리 공정을 700 ~ 900℃의 온도에서 진행하여 불순물 영역의 표면과 Co층의 계면 그리고 게이트 전극층의 상부면과 Co층의 계면에 반응층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.In the method of forming a salicide layer of the semiconductor device of the present invention, which enables to control the reaction between the Co layer and the Si substrate layer, a method of forming a salicide layer of the semiconductor device of the present invention forms a gate electrode layer on the semiconductor substrate, Forming an impurity region in a surface; forming a Co layer on the entire surface including the gate electrode layer; forming a Ti layer on the Co layer; Proceeding at a temperature of 700 ℃ and the second heat treatment process at a temperature of 700 ~ 900 ℃ to form a reaction layer on the interface of the surface of the impurity region and the Co layer, and the interface between the top surface of the gate electrode layer and the Co layer It is characterized by comprising.

본 발명의 살리사이드층 형성 방법은 Ti를 캡핑층으로 사용하는 것을 특징으로 하는 것으로, Ti층을 캡핑층으로 사용한 경우의 전기적인 특성에 관하여 설명하면 다음과 같다.The salicide layer forming method of the present invention is characterized in that Ti is used as the capping layer, and the electrical properties when the Ti layer is used as the capping layer will be described below.

먼저, Ti를 캡핑층으로 사용하였을 경우와 TiN을 캡핑층으로 사용하였을 경우의 전기적 특성을 비교 설명하면 다음과 같다.First, the electrical characteristics when using Ti as the capping layer and when using TiN as the capping layer will be described as follows.

도 2는 TiN(종래 기술)과 Ti(본 발명) 캡핑층을 사용한 박막의 전기 저항 특성을 비교한 특성 그래프이다.2 is a characteristic graph comparing electrical resistance characteristics of a thin film using TiN (prior art) and Ti (invention) capping layer.

도 2는 Co 박막을 120Å의 두께로 증착하고 Co 박막상에 TiN을 증착하는 종래 기술의 살리사이드층 형성 공정과 Co 박막을 120Å의 두께로 증착하고 Co 박막상에 Ti를 증착하는 본 발명에 따른 살리사이드층 형성 공정시의 전기 저항 특성의 변화를 나타낸 것이다.FIG. 2 shows a prior art salicide layer formation process of depositing a Co thin film at a thickness of 120 μs and depositing TiN on the Co thin film, and depositing a Co thin film at a thickness of 120 μs and depositing Ti on a Co thin film. The change of the electrical resistance characteristic in the salicide layer formation process is shown.

RTA(Rapid Thermal Anneal) 온도를 변화시키며 60초 동안 열처리한 박막의 전기 저항을 측정한 결과를 나타낸 것으로 TiN 캡핑의 경우 약 500℃, Ti 캡핑의 경우 약 600℃ 이상에서 전기 저항이 급격히 감소하여 10Ω/□ 이하로 감소하는 것을 알 수 있다.It shows the result of measuring the electrical resistance of the thin film heat-treated for 60 seconds with varying the RTA (Rapid Thermal Anneal) temperature.The electrical resistance decreases rapidly at about 500 ℃ for TiN capping and over 600 ℃ for Ti capping, resulting in 10Ω It can be seen that the decrease below / /.

이와 같이 열처리 온도가 증가함에 따라 어느 한 순간 급격히 전기 저항이 감소하는 이유는 Co-Si 반응이 순차적으로 진행되다가 고온에서는 전기비저항이 가장 낮은 CoSi2(15μΩ.cm)가 형성되기 때문이다.The reason why the electrical resistance rapidly decreases at any moment as the heat treatment temperature is increased is because Co-Si reaction proceeds sequentially and CoSi 2 (15 μΩ · cm) having the lowest electrical resistivity is formed at high temperature.

여기서, TiN과 Ti 캡핑층에 따라 저항 변화 특성이 급격히 일어나는 온도가 각각 다르다는 것을 알 수 있다.Here, it can be seen that the temperature at which the resistance change characteristic suddenly varies depending on the TiN and the Ti capping layer.

즉, Ti 캡핑층의 경우 TiN에 비해 약 100℃이상의 높은 온도에서 저항이 감소한다.That is, in the case of the Ti capping layer, the resistance decreases at a high temperature of about 100 ° C. or more compared with TiN.

이러한 저항 변화의 특성은 Co-Si 반응의 제어 능력이 Ti 캡핑층을 사용한 경우가 더 뛰어나다는 것을 의미하는 것으로, 실제 소자 제조 공정에서 공정의 여유도를 더 확보한다는 것을 뜻한다.This characteristic of resistance change means that the control ability of the Co-Si reaction is better when using a Ti capping layer, which means that the process margin is more secured in the actual device manufacturing process.

Ti를 캡핑층으로 하는 경우와 TiN을 캡핑층으로 하는 경우의 저항 변화의 차이는 소자 제조 공정중에서 다음과 같은 특성차로 나타난다.The difference in resistance between Ti as the capping layer and TiN as the capping layer is expressed by the following characteristic difference during the device manufacturing process.

이와 같은 Ti 캡핑층을 사용하는 경우 550℃에서 열처리한후의 단면 TEM 분석 사진을 TiN 캡핑층을 사용한 경우와 비교하면 도 3a와 도 3b 에서와 같다.In the case of using such a Ti capping layer, the cross-sectional TEM analysis picture after heat treatment at 550 ° C. is the same as in FIG. 3A and FIG.

도 3a는 TiN 캡핑층을 사용한 박막 형성시의 단면도이고, 도 3b는 Ti 캡핑층을 사용한 박막 형성시의 단면도이다.3A is a cross-sectional view when forming a thin film using a TiN capping layer, and FIG. 3B is a cross-sectional view when forming a thin film using a Ti capping layer.

도 3a는 도 2의 ㉮ 포인트에서의 박막 형성시의 단면이고, 도 3b는 도 2에서의 ㉯ 포인트에서의 박막 형성시의 단면을 나타낸 것이다.FIG. 3A is a cross section at the thin film formation at the wet point of FIG. 2, and FIG. 3B is a cross section at the thin film formation at the wet point in FIG. 2.

550℃의 동일 온도 조건에서 열처리하여 단면 TEM 분석 사진을 비교한 것으로, Ti를 사용한 캡핑의 경우가 TiN에 비하여 상대적으로 얇고 균일한 코발트 실리사이드를 형성하는 것을 알 수있다.Comparing the cross-sectional TEM analysis picture by heat treatment at the same temperature condition of 550 ℃, it can be seen that the capping using Ti forms a relatively thin and uniform cobalt silicide compared to TiN.

TiN의 경우, 실리사이드/Si 계면에 불균일한 웅덩이(Protrusion)가 관찰되고 이러한 불균일한 CoSi2는 접합 누설 전류 증가의 원인이 된다.In the case of TiN, a nonuniform Protrusion at the silicide / Si interface is observed and this nonuniform CoSi 2 causes an increase in the junction leakage current.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 살리사이드층 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a salicide layer forming method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4a내지 도 4e는 본 발명에 따른 반도체 소자의 공정 단면도이고, 도 5는 TiN 캡핑층과 Ti 캡핑층을 사용한 경우의 게이트 선폭과 면저항의 관계를 나타낸 특성 그래프이다.4A to 4E are process cross-sectional views of a semiconductor device according to the present invention, and FIG. 5 is a characteristic graph showing a relationship between gate line width and sheet resistance when a TiN capping layer and a Ti capping layer are used.

소자의 크기가 0.25 마이크론에서 0.18 및 0.13 마이크론급으로 미세화됨에 따라 미세 게이트의 면저항이 증가하는 문제가 발생하는데, 현재 미세 패턴에서 저저항값을 갖는 코발트 실리사이드가 사용되고 있다.As the size of devices is miniaturized from 0.25 microns to 0.18 and 0.13 microns, a problem arises in that the sheet resistance of the fine gate increases, and cobalt silicide having a low resistance value is used in the micro pattern.

Co의 경우에 상기한 Shallow junction 형성의 어려움 등의 문제가 있는데, 본 발명에서는 Co 증착후에 in-situ로 Ti층을 형성하여 열처리 과정에서 Ti가 Co원자와 반응하여 Co-Ti 화합물이 형성되도록 하여 Co와 Si간의 반응이 제어되도록한 것이다.In the case of Co, there is a problem such as difficulty in forming the shallow junction. In the present invention, a Ti layer is formed in-situ after Co deposition so that Ti reacts with Co atoms to form a Co-Ti compound during heat treatment. The reaction between Co and Si is controlled.

코발트 실리사이드를 사용하는 경우에도 캡핑층으로 TiN을 사용하는 것과 Ti를 사용하는 경우에서 미세 패턴의 저항 특성이 다르게 나타난다.Even when cobalt silicide is used, the resistance characteristics of the micropatterns are different in the case of using TiN as the capping layer and when using Ti.

캡핑층으로 사용되는 물질에 따라 다르게 나타나는 미세 패턴의 저항 특성을 설명하면 다음과 같다.Referring to the resistance characteristics of the fine pattern that appears differently depending on the material used as the capping layer is as follows.

도 5는 Ti와 TiN을 각각 캡핑층으로 사용하여 게이트 패턴을 형성한후 이후 다른 열처리 공정(예를들어, 850℃)을 했을 경우의 선폭과 쉬트 저항의 변화를 나타낸 것이다.FIG. 5 shows changes in line width and sheet resistance when a gate pattern is formed using Ti and TiN as capping layers, respectively, and then subjected to another heat treatment process (eg, 850 ° C.).

현재, 고집적 메모리 소자의 경우 커패시터 등을 형성하기 위한 열처리 공정이 850℃ 정도의 온도에서 진행되는 경우가 많다.Currently, in the case of highly integrated memory devices, a heat treatment process for forming a capacitor or the like is often performed at a temperature of about 850 ° C.

도 5에서 보면, 코발트 실리사이드층을 형성하기 위한 캡핑층으로 Ti 또는 TiN을 사용한 두 경우 모두에서 추가의 다른 열처리 공정(상기한 850 ℃의)이 없을 경우에는(As formed) 게이트 라인의 선폭이 작아져도 쉬트 저항의 변화가 없음을 알 수 있다.Referring to FIG. 5, in both cases where Ti or TiN is used as the capping layer for forming the cobalt silicide layer, the line width of the gate line is small when there is no additional heat treatment process (at 850 ° C.). It can be seen that there is no change of sheet resistance even if it loses.

그러나 850℃의 온도에서 30분간 열처리한후의 쉬트 저항은 선폭이 0.2㎛ 이상인 상태에서는 균일한 값을 나타내고 있으나, 선폭이 0.15㎛이고 TiN 캡핑층을 사용한 경우에 급격한 저항의 증가가 나타난다.(Ti를 캡핑층으로 사용하는 경우는선폭이 0.15㎛이하에서도 열처리에 따른 급격한 저항 증가는 나타나지 않는다.)However, the sheet resistance after heat treatment at a temperature of 850 ° C. for 30 minutes shows a uniform value when the line width is 0.2 μm or more. However, when the line width is 0.15 μm and the TiN capping layer is used, a sudden increase in resistance occurs. When used as a capping layer, even if the line width is less than 0.15㎛, there is no sudden increase in resistance due to heat treatment.)

이는 게이트 선폭이 0.2㎛ 이하가 되는 초고집적 소자에서는 TiN 캡핑층을 사용할 수 없다는 것을 의미하는 것이다.This means that the TiN capping layer cannot be used in an ultra-high density device having a gate line width of 0.2 μm or less.

이와 같이 TiN 캡핑층을 사용한 살리사이드층의 문제를 해결하기 위한 방법으로 본 발명은 캡핑층으로 Ti를 사용한다.As such, the present invention uses Ti as the capping layer as a method for solving the problem of the salicide layer using the TiN capping layer.

본 발명에 따른 살리사이드층 형성 공정은 먼저, 도 4a에서와 같이, 반도체 기판(41)의 소자 격리 영역에 필드 산화 공정으로 필드 산화막(42)을 형성한다.In the salicide layer forming process according to the present invention, first, as shown in FIG. 4A, the field oxide film 42 is formed in the device isolation region of the semiconductor substrate 41 by the field oxidation process.

그리고 상기 필드 산화막(42)에 의해 정의된 활성 영역상에 게이트 절연층(43)을 형성하고 게이트 절연층(43)상에 게이트 형성용 물질층 예를들면, 폴리 실리콘층을 증착한다.A gate insulating layer 43 is formed on the active region defined by the field oxide layer 42, and a gate layer of material, for example, a polysilicon layer is deposited on the gate insulating layer 43.

이어, 상기 증착된 폴리 실리콘층을 선택적으로 패터닝하여 게이트 전극층(44)을 형성한다.Subsequently, the deposited polysilicon layer is selectively patterned to form a gate electrode layer 44.

그리고 도 4b에서와 같이, 게이트 전극층(44)이 형성된 반도체 기판(21)의 전면에 측벽 형성용 물질층(45a) 예를들면, CVD 산화막 또는 질화막을 증착한다.As shown in FIG. 4B, a sidewall forming material layer 45a, for example, a CVD oxide film or a nitride film is deposited on the entire surface of the semiconductor substrate 21 on which the gate electrode layer 44 is formed.

이어, 도 2c에서와 같이, 상기 측벽 형성용 물질층(45a)을 이방성 식각하여 상기 게이트 전극층(44)의 측면에 게이트 측벽(45b)을 형성한다.Subsequently, as shown in FIG. 2C, the sidewall forming material layer 45a is anisotropically etched to form the gate sidewall 45b on the side surface of the gate electrode layer 44.

그리고 게이트 측벽(45b)을 포함하는 게이트 전극층(44)을 마스크로하여 As+또는 P+이온을 주입하여 소오스/드레인 영역(46)을 형성한다.The source / drain region 46 is formed by implanting As + or P + ions using the gate electrode layer 44 including the gate sidewall 45b as a mask.

이어, 도 2d에서와 같이, 상기 게이트 전극층(44)을 포함하는 전면에 살리사이드층을 형성하기 위한 Co층(47),Ti층(48)을 차례로 증착하고 1차 열처리 공정으로 CoSi층을 형성한다.Subsequently, as shown in FIG. 2D, a Co layer 47 and a Ti layer 48 for sequentially forming a salicide layer are formed on the entire surface including the gate electrode layer 44, and a CoSi layer is formed by a first heat treatment process. do.

여기서, Ti층(48)은 열처리 공정으로 Co와 Si를 반응시킬 때 산소의 영향을 막아주기 위한 블록킹 역할 그리고 Co-Si의 반응을 제어하기 위해 형성한 것이다.Here, the Ti layer 48 is formed to block the effect of oxygen when reacting Co and Si in a heat treatment process and to control the reaction of Co-Si.

Ti층(48)은 Co층(47)의 증착후에 바큠(Vacuum)의 공급 차단없이 in-situ로 증착한다.The Ti layer 48 is deposited in-situ after the deposition of the Co layer 47 without supply of Vacuum.

그리고 도 4e에서와 같이, 게이트 측벽(45b)에 의해 반응하지 않는 Co층(27)과 Ti층(48)을 H2SO4: H2O2의 혼합액 또는 NH4OH : H2O2: H2O의 혼합액을 HCl : H2O2: H2O의 혼합액과 사용하여 습식식각 공정으로 제거한다.As shown in FIG. 4E, the Co layer 27 and the Ti layer 48 which are not reacted by the gate sidewall 45b are mixed with a mixed solution of H 2 SO 4 : H 2 O 2 or NH 4 OH: H 2 O 2 : a mixture of H 2 O HCl: H 2 O 2: using the mixed solution of H 2 O is removed by a wet etching process.

이어, 2차 열처리 공정을 진행하여 코발트 살리사이드층(49)을 형성한다.Subsequently, the second heat treatment process is performed to form the cobalt salicide layer 49.

이와 같은 본 발명의 살리사이드층 형성 방법에서 1차 열처리 공정은 600 ~ 700℃의 온도에서 진행한다.In the salicide layer forming method of the present invention as described above, the first heat treatment process is performed at a temperature of 600 to 700 ° C.

그리고 2차 열처리 공정은 700 ~ 900℃의 온도에서 진행한다.And the secondary heat treatment process proceeds at a temperature of 700 ~ 900 ℃.

그리고 Ti층(48) 대신에 Ta,Mo,V,Zr,Cr 등의 어느 하나를 사용하여 형성할 수 있다.Instead of the Ti layer 48, any one of Ta, Mo, V, Zr, Cr, and the like may be formed.

이와 같이 Ti를 capping층으로 사용하여 살리사이드층을 형성하는 경우의 면저항 및 접합 누설 특성에 관하여 설명하면 다음과 같다.As described above, the sheet resistance and junction leakage characteristics in the case of forming the salicide layer using Ti as the capping layer will be described.

도 6은 본 발명에 따른 반도체 소자의 면저항 특성을 나타낸 특성 그래프이고, 도 7a내지 도 7c는 본 발명에 따른 반도체 소자의 접합 누설 특성을 나타낸 특성 그래프이다.6 is a characteristic graph showing sheet resistance characteristics of a semiconductor device according to the present invention, and FIGS. 7A to 7C are characteristic graphs showing junction leakage characteristics of a semiconductor device according to the present invention.

도 6은 Ti와 TiN의 캡핑층을 사용한 경우의 저항 균일성을 측정한 것으로, 선폭을 0.15㎛로한 8인치 웨이퍼내의 50 포인트에 대한 저항 균일성을 측정한 것을 나타낸 것이다.Fig. 6 shows the measurement of resistance uniformity in the case of using a capping layer of Ti and TiN, and shows the resistance uniformity of 50 points in an 8-inch wafer having a line width of 0.15 탆.

800℃와 850℃에서의 열처리 공정후의 쉬트 저항을 측정하여 누적 분포를 나타낸 것으로, 800℃에서 30분간 열처리한 0.15㎛ 선폭의 게이트에서 TiN 캡핑층을 사용한 경우 40% 이상의 포인트에서 저항이 증가하고 있는 것을 알 수 있다.The cumulative distribution was measured by measuring the sheet resistance after the heat treatment at 800 ° C and 850 ° C. The TiN capping layer was used at a gate of 0.15㎛ line width heat-treated at 800 ° C for 30 minutes, and the resistance increased at 40% or more points. It can be seen that.

이러한 현상은 열처리 온도를 850℃로 하였을 경우 더욱 급격하게 나타나는 것을 알 수 있다.It can be seen that this phenomenon appears more rapidly when the heat treatment temperature is set to 850 ℃.

이와는 달리 본 발명에서와 같이 Ti를 캡핑층으로 사용하였을 경우에는 고온에서도 안정적인 저항 특성을 나타낸다.On the contrary, when Ti is used as the capping layer as in the present invention, it exhibits stable resistance even at high temperatures.

이는 고온 공정이 필수적으로 사용되는 embedded DRAM과 같은 소자의 제조 공정에 본 발명의 기술을 적용할 수 있음을 의미한다.This means that the technology of the present invention can be applied to a manufacturing process of a device such as an embedded DRAM in which a high temperature process is essentially used.

도 7a는 Ti,TiN을 각각 캡핑층으로 사용하였을 경우의 P+/N 접합위에 형성된 CoSi2의 접합 누설 전류를 -2.5V 역전압에서 측정한 결과를 나타낸 것이다.FIG. 7A shows the result of measuring the junction leakage current of CoSi 2 formed on the P + / N junction when Ti and TiN were used as the capping layers, respectively, at a -2.5V reverse voltage.

Ti를 캡층으로 사용하는 것이 TiN을 캡핑층으로 사용하는 것에 비해 누설 전류가 1 order 이상 감소하였음을 알 수 있다.It can be seen that the leakage current decreased by one order or more compared with using Ti as the capping layer.

이는 TiN을 캡핑층으로 사용하였을 경우가 Ti를 캡핑층으로 사용하였을 경우보다 안정적인 소자 특성을 확보하는데 취약하다는 것을 의미한다.This means that using TiN as a capping layer is more susceptible to securing stable device characteristics than using Ti as a capping layer.

즉, Ti를 캡층으로 사용한 경우에서 균일한 코발트 실리사이드층이 형성되어 우수한 누설 전류 특성을 나타내는 것을 알 수 있다.That is, when Ti is used as a cap layer, it turns out that a uniform cobalt silicide layer is formed and shows the outstanding leakage current characteristic.

이와 같은 접합 누설 전류 특성은 추가 열처리 공정후에 더욱 뚜렷이 나타난다.This junction leakage current characteristic is more pronounced after the additional heat treatment process.

그리고 도 7b와 도 7c는 TiN과 Ti 캡핑의 경우에서 추가 열처리에 따른 접합 누설 전류를 측정한 결과를 나타낸 것이다.7b and 7c show the results of measuring the junction leakage current according to the additional heat treatment in the case of TiN and Ti capping.

TiN 캡핑의 경우 850℃에서 30분의 열처리 공정으로 접합이 fail되어 10000배이상으로 누설 전류가 증가하는 것을 알 수 있다.In the case of TiN capping, it can be seen that the leakage current increases more than 10000 times because the bonding fails in the heat treatment process at 850 ° C. for 30 minutes.

이에 비하여 Ti 캡핑의 경우 850℃에서 90분간의 열처리를 추가하여도 누설 전류는 오히려 감소되며, 900℃에서 60분의 열처리 공정이 추가되면 비로소 접합이 fail된다는 것을 알 수 있다.On the other hand, in the case of Ti capping, leakage current is rather reduced even if 90 minutes of heat treatment is added at 850 ° C., and it can be seen that the bonding fails only when 60 minutes of heat treatment at 900 ° C. is added.

이는 Ti를 캡층으로 사용한 경우가 열안정성 측면에서 우수하다는 것을 타나낸다.This shows that the use of Ti as a cap layer is excellent in terms of thermal stability.

이와 같은 본 발명의 살리사이드층 형성 방법은 다음과 같은 효과가 있다.Such a salicide layer forming method of the present invention has the following effects.

코발트 실리사이드층이 형성될 때 Ti가 Co원자와 반응하여 형성되는 Co-Ti 화합물이 Co와 Si간의 반응을 제어할 수 있기 때문에 균일한 코발트 실리사이드층이 형성되어 열안정성 및 누설 전류 특성 그리고 배선의 저항 특성이 개선된다.When the cobalt silicide layer is formed, the Co-Ti compound formed by reacting Ti with the Co atom can control the reaction between Co and Si, so that a uniform cobalt silicide layer is formed, resulting in thermal stability, leakage current characteristics, and wiring resistance. Properties are improved.

이는 코발트 살리사이드층의 형성 공정에서 Ti 캡핑을 하였을 경우 소자의 면저항 특성 및 접합 누설 전류 특성이 개선되어 고온의 열처리 공정이 필요한 고집적의 메모리 소자 제조 공정에 효율적으로 적용할 수 있는 효과가 있다.When Ti capping is performed in the process of forming the cobalt salicide layer, the sheet resistance and the junction leakage current characteristics of the device are improved, and thus, the present invention can be efficiently applied to a highly integrated memory device manufacturing process requiring a high temperature heat treatment process.

Claims (9)

반도체 기판상에 게이트 전극층을 형성하고 게이트 전극층의 양측 기판 표면내에 불순물 영역을 형성하는 공정과;Forming a gate electrode layer on the semiconductor substrate and forming impurity regions in both substrate surfaces of the gate electrode layer; 상기 게이트 전극층을 포함하는 전면에 Co층을 형성하는 공정과;Forming a Co layer on the entire surface including the gate electrode layer; 상기 Co층상에 Ti 층을 형성하는 공정과;Forming a Ti layer on the Co layer; 셀프 얼라인을 이용한 1차 열처리 공정을 600 ~ 700℃의 온도에서 진행하고, 2차 열처리 공정을 700 ~ 900℃의 온도에서 진행하여 불순물 영역의 표면과 Co층의 계면 그리고 게이트 전극층의 상부면과 Co층의 계면에 반응층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.The first heat treatment process using the self-alignment is carried out at a temperature of 600 ~ 700 ℃, the second heat treatment process is carried out at a temperature of 700 ~ 900 ℃ to the surface of the impurity region and the interface of the Co layer and the top surface of the gate electrode layer The method of forming the salicide layer of the semiconductor element characterized by including the process of forming a reaction layer in the interface of Co layer. 제 1 항에 있어서, Ti층을 Co층의 증착후에 바큠(Vacuum)의 공급 차단없이 in-situ로 증착하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.2. The method of forming a salicide layer of a semiconductor device according to claim 1, wherein the Ti layer is deposited in-situ after the deposition of the Co layer without supply of vacuum. 제 1 항에 있어서, 1차 열처리 공정후에 반응하지 않는 Co층과 Ti층을 H2SO4: H2O2의 혼합액 또는 NH4OH : H2O2: H2O의 혼합액과 HCl : H2O2: H2O의 혼합액을 순차적으로 사용하여 습식식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.The Co layer and the Ti layer, which do not react after the first heat treatment process, are mixed with a mixture of H 2 SO 4 : H 2 O 2 or a mixture of NH 4 OH: H 2 O 2 : H 2 O and HCl: H. Method of forming a salicide layer of a semiconductor device, characterized in that by using a mixture of 2 O 2 : H 2 O sequentially removed by a wet etching process. 제 1 항에 있어서, Ti층 대신에 Ta,Mo,V,Zr,Cr 등의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.The method of forming a salicide layer of a semiconductor device according to claim 1, wherein any one of Ta, Mo, V, Zr, Cr, etc. is used instead of the Ti layer. 제 1 항에 있어서, 반도체 기판은 실리콘 기판을 사용하고, 게이트 전극층을 폴리 실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.2. The method of forming a salicide layer of a semiconductor device according to claim 1, wherein the semiconductor substrate is formed of a silicon substrate and the gate electrode layer is formed of polysilicon. 제 1 항에 있어서, 불순물 영역의 표면과 Co층의 계면 그리고 게이트 전극층의 상부면과 Co층의 계면에 반응층을 형성하는 공정은 1차 열처리 공정으로 CoSi층을 형성하는 공정과,The process of claim 1, wherein the forming of the reaction layer on the surface of the impurity region and the interface of the Co layer, the upper surface of the gate electrode layer, and the interface of the Co layer comprises: forming a CoSi layer by a first heat treatment process; 게이트 전극 및 불순물 영역의 표면과 절연되어 반응하지 않는 Co층과 Ti층을 제거하는 공정과,Removing the Co layer and the Ti layer which are insulated from the surface of the gate electrode and the impurity region and do not react; 2차 열처리 공정을 진행하여 CoSi2층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 사리사이드층 형성 방법.And a step of forming a CoSi 2 layer by performing a secondary heat treatment step. 제 1 항 또는 제 7 항에 있어서, 게이트 전극 및 불순물 영역의 표면과 절연 되어 반응하지 않고 남은 Co층과 Ti층을 제거하는 공정에서 게이트전극 형성후 게이트전극의 측벽에 형성할 수 있는 게이트 측벽이 마스크로 이용되는 것을 더 포함함을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.8. The gate sidewall of claim 1 or 7, wherein the gate sidewall which can be formed on the sidewall of the gate electrode after the gate electrode is formed in the step of removing the remaining Co layer and the Ti layer without being insulated from the surface of the gate electrode and the impurity region The method of forming a salicide layer of a semiconductor device, further comprising being used as a mask. 제 7 항에 있어서, 게이트 측벽을 CVD 산화막 또는 질화막을 증착하고 이방성 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.8. The method of forming a salicide layer of a semiconductor device according to claim 7, wherein the gate sidewall is formed by depositing and anisotropically etching a CVD oxide film or a nitride film. 반도체 기판의 소자 격리 영역에 필드 산화막을 형성하고 필드 산화막에 의해 정의된 활성 영역상에 게이트 절연층,게이트 형성용 물질층을 차례로 증착하고 선택적으로 패터닝하여 게이트 전극층을 형성하는 공정과,Forming a field oxide film in the device isolation region of the semiconductor substrate and depositing and selectively patterning a gate insulating layer and a gate forming material layer on an active region defined by the field oxide film to form a gate electrode layer; 상기 게이트 전극층의 측면에 게이트 측벽을 형성하는 공정과,Forming a gate sidewall on a side of the gate electrode layer; 상기 게이트 측벽을 포함하는 게이트 전극층을 마스크로하여 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 공정과,Implanting impurity ions using a gate electrode layer including the gate sidewall as a mask to form a source / drain region; 상기 게이트 전극층을 포함하는 Co층,Ti층을 차례로 증착하고 1차 열처리 공정을 600 ~ 700℃의 온도에서 진행하여 CoSi층을 형성하는 공정과,Depositing a Co layer including the gate electrode layer and a Ti layer in sequence and performing a first heat treatment at a temperature of 600 to 700 ° C. to form a CoSi layer; 게이트 측벽에 의해 반응하지 않는 Co층과 Ti층을 제거하는 공정과,Removing the Co layer and the Ti layer which do not react by the gate sidewall, 2차 열처리 공정을 700 ~ 900℃의 온도에서 진행하여 CoSi2층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.A method of forming a salicide layer of a semiconductor device, comprising the step of forming a CoSi 2 layer by advancing a secondary heat treatment at a temperature of 700 to 900 ° C.
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