KR100437353B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 메탈 콘택 형성에 따른 커패시터의 특성 열화를 방지하고, 그 제조 공정을 단순화할 수 있는 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판 상에 제 1 층간 절연막을 형성하는 공정과, 상기 반도체 기판의 상부 표면이 노출되도록 상기 제 1 층간 절연막을 식각하여 제 1 콘택홀을 형성하는 공정과, 상기 제 1 콘택홀을 도전막으로 충전하여 도전막 플러그을 형성하는 공정과, 상기 도전막 플러그를 포함하여 상기 제 1 층간 절연막 상에 하부 접합 금속막 및 하부 전극을 순차적으로 형성하는 공정과, 상기 하부 전극을 포함하여 상기 제 1 층간 절연막 상에 유전체막, 상부 전극, 상부 접합 금속막, 그리고 식각 저지층을 순차적으로 형성하는 공정과, 상기 식각 저지층을 포함하여 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 공정과, 상기 제 2 층간 절연막 및 제 1 층간 절연막을 식각하여 제 2 및 제 3 콘택홀을 형성하되, 제 2 콘택홀은 상기 식각 저지층의 상부 표면이 노출되도록 형성되고, 제 3 콘택홀은 상기 반도체 기판의 상부 표면이 노출되도록 서로 소정의 거리를 갖도록 형성하는 공정과, 상기 상부 접합 금속막의 상부 표면이 노출되도록 상기 제 2 콘택홀 저면의 식각 저지층을 식각하는 공정을 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 반도체 장치의 메탈 콘택 형성에 따른 커패시터의 특성 열화를 방지할 수 있고, 또한 반도체 장치의 제조 공정을 단순화할 수 있다.
Description
본 발명은 반도체 장치의 제조에 관한 것으로, 좀 더 구체적으로는, 반도체 장치의 메탈 콘택(metal contact)형성에 따른 커패시터의 특성 열화를 방지하고, 그 제조 공정을 단순화하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 종래의 유전체 보다 수십 내지 수백배의 유전율을 갖는 BST나 PZT, PLZT 등의 물질들이 고집적화된 반도체 장치의 커패시터의 유전체막으로서 널리 사용되고 있다.
이와 같은 고 유전막을 이용하여 커패시터를 형성하는데 있어서는 종래에 사용되었던 폴리실리콘 전극 보다 상대적으로 내산화성이 강한 Pt, Ru, RuO2, Ir, IrO2와 같은 새로운 전극을 필요로 한다.
그러나, 상술한 전극 물질들을 적용하여 유효한 커패시턴스(capacitance)와 낮은 누설 전류(low leakage current)를 갖는 고유전막 커패시터를 형성하더라도 후속 메탈 콘택 형성시 클리닝(cleaning)과 전극 물질이 배선 물질인 Ti등과의 반응으로 인한 에칭(etching) 및 확산(diffusion)등의 문제들을 야기시킨다.
따라서, 상술한 고유전막 커패시터에 적용되는 새로운 전극 물질들은 커패시터 형성후에 상부 전극과 후속 층간 절연막(ILD ;Inter Layer Dielectric)과의 점착층(adhesion layer)으로서 접합 물질(adhesion material)을 필수적으로 캡핑(capping)하게 되는데, 이 접합 물질로는 TiN, TiSiN과 폴리실리콘 등이 사용된다.
도 1에는 상술한 바와 같은 종래 고 유전막이 사용된 반도체 장치의 구조가 개략적으로 도시되어 있다.
도 1에서, 참조 번호 10은 반도체 기판을 나타내고, 12 및 26은 층간 절연막, 14는 폴리실리콘 플러그(polysilicon plug), 16 및 24는 접합 금속막(adhesion metal layer), 18은 커패시터 하부 전극, 20은 유전체막(dielectric layer), 22는 상부 전극, 28은 메탈 배선(metal line)을 각각 나타낸다.
그러나, 상술한 반도체 장치의 커패시터에 의하면, 접합 금속막(24)이 상부 전극(22)상에 캡핑될 경우 층간 절연막(12, 26)과의 건식 식각 선택비가 좋지 않아 후속 공정인 메탈 콘택을 형성하는 데 많은 어려움을 준다.
다시 말하면, 커패시터의 상부 전극(22)과 반도체 기판(10)의 메탈 배선을 위한 메탈 콘택(28)은 커패시터를 형성한 후, 층간 절연 물질(26)을 증착시킨 후에 진행된다.
그런데, TiN이나 TiSiN 등이 커패시터 상부 전극(22)과 층간 절연막(26)의 접합을 향상시키기 위한 접합 물질(24)로서 캡핑되어 있을 경우 층간 절연 물질(26)로 사용되는 산화막과의 건식 식각 선택비가 좋지 않은 관계로 접합 물질(24)이 도 1 참조 번호 "30"으로 도시된 바와 같이 과식각(over etch)된다.
이와 같이, 상기 접합 물질(24)이 과식각 된 경우 배선 물질로 사용되는 Ti(28)와 상부 전극(22)이 직접 맞닿게 되고, 후속 고온 공정에서 Ti가 상부 전극(22)으로 확산되어서 상부 전극(22)의 막질 변형 및 커패시터 특성 열화의 원인으로 작용한다.
또한, 상술한 문제점을 방지하기 위해 층간 절연막(12, 26)으로 사용된 산화막과 선택비가 좋은 폴리실리콘막 등이 접합 물질(24)로 사용될 수 있는데, 이 경우에는 폴리실리콘막이 고온에서 증착되기 때문에 산소(oxygen)의 영향으로 하부 전극(18)의 접합 물질(16)이 쉽게 산화되어 유전 손실이 증가하는 심각한 문제점이 발생된다.
또한, 상술한 문제들을 해결하기 위해서 사진 식각 공정을 추가하여 상부 전극 콘택과 반도체 기판 콘택을 동시에 진행하지 않는 방법은, 공정의 추가로 인한 비용 증가 및 공정이 매우 복잡해지는 문제점이 있다.
상술한 문제점을 해결하기 위해 제안된 본 발명은, 반도체 장치의 메탈 콘택 형성에 따른 커패시터의 특성 열화를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은, 반도체 장치의 제조 공정을 단순화할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
도 1은 종래 반도체 장치의 구조를 개략적으로 보이는 수직 단면도;
도 2는 본 발명의 실시예에 따른 반도체 장치의 구조를 상세하게 보이는 수직 단면도;
도 3A 내지 도 3F는 도 2에 도시된 반도체 장치의 제조 방법을 순차적으로 보이는 공정도.
* 도면의 주요 부분에 대한 부호 설명
100 : 반도체 기판 102, 118 : 층간 절연막
104 : 폴리실리콘 플러그 106 : 하부 접합 금속막
108 : 하부 전극 110 : 유전체막
112 : 상부 전극 114 : 상부 접합 금속막
116 : 식각 저지층 126 : 메탈 배선막
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 상에 제 1 층간 절연막을 형성하는 공정과; 상기 반도체 기판의 상부 표면이 노출되도록 상기 제 1 층간 절연막을 식각하여 제 1 콘택홀을 형성하는 공정과; 상기 제 1 콘택홀을 도전막으로 충전하여 도전막 플러그을 형성하는 공정과; 상기 도전막 플러그를 포함하여 상기 제 1 층간 절연막 상에 하부 접합 금속막 및 하부 전극을 순차적으로 형성하는 공정과; 상기 하부 전극을 포함하여 상기 제 1 층간 절연막 상에 유전체막, 상부 전극, 상부 접합 금속막, 그리고 식각 저지층을 순차적으로 형성하는 공정과; 상기 식각 저지층을 포함하여 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 공정과; 상기 제 2 층간 절연막 및 제 1 층간 절연막을 식각하여 제 2 및 제 3 콘택홀을 형성하되, 제 2 콘택홀은 상기 식각 저지층의 상부 표면이 노출되도록 형성되고, 제 3 콘택홀은 상기 반도체 기판의 상부 표면이 노출되도록 서로 소정의 거리를 갖도록 형성하는 공정과; 상기 상부 접합 금속막의 상부 표면이 노출되도록 상기 제 2 콘택홀 저면의 식각 저지층을 식각하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 도전막 플러그는 폴리실리콘막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 상부 전극은, Pt, Ru, RuO2, Ir, IrO2, 그리고 페로브스카이트(perovskite) 구조를 갖는 산화물 중 적어도 하나 이상으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 상부 접합 금속막은 TiN, TaN, TiSiN, TaSiN, TiAlN, 그리고 TaAlN 중 적어도 하나 이상으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 식각 저지층은 BST, SiON, 그리고 SiN 중, 적어도 하나 이상으로 형성된다.
(작용)
이와 같은 반도체 장치의 제조 방법에 의해서, 반도체 장치의 메탈 콘택 형성에 따른 커패시터의 특성 열화를 방지할 수 있고, 또한 반도체 장치의 제조 공정을 단순화할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부 도면 도 2 및 도 3에 의거해서 상세히 설명한다.
도 2에는 본 발명의 실시예에 따른 반도체 장치의 단면 구조가 상세하게 도시되어 있고, 도 3A 내지 도 3F에는 도 2에 도시된 반도체 장치의 제조 방법이 순차적으로 도시되어 있다.
도 2에서, 참조 번호 100은 반도체 기판, 102 및 118은 층간 절연막, 104는 폴리실리콘막 플러그, 106 및 114는 각각 하부 및 상부 접합 금속막, 108은 커패시터 하부 전극, 110은 유전체막, 112는 커패시터 상부 전극, 116은 식각 저지층, 124 및 126은 메탈 배선을 각각 나타낸다.
상술한 반도체 장치를 참조하면, 본 발명의 실시예에 따른 반도체 장치는 커패시터 상부 전극(112)과 후속 층간 절연막(118)과의 점착력을 증대시키위해 형성되는 상부 접합 금속막(114)상에 BST, SiON, 그리고 SiN 중, 적어도 하나 이상으로 형성된 식각 저지층(116)을 포함하는 구조를 갖는다.
상술한 바와 같은 구조를 갖는 반도체 장치의 제조 방법을 도 3A 내지 도 3F를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도 3A를 참조하면, 반도체 기판(100)상에 산화막을 이용하여 제 1 층간 절연막(102)을 형성하고, 이어서, 이 기술 분야에서 잘 알려진 포토리소그라피(photolithography) 공정으로 상기 제 1 층간 절연막(102)을 식각하여 콘택홀을 형성한다. 그리고, 상기 콘택홀에 폴리실리콘막을 충전하여 폴리실리콘 플러그(104)를 형성한다.
다음, 도 3B에 있어서, 상기 폴리실리콘 플러그(104)를 포함하여 상기 제 1 층간 절연막(102)상에 하부 접합 금속막용 도전막 및 커패시터 하부 전극용 도전막을 순차적으로 형성하고, 패터닝하여 하부 접합 금속막(106) 및 커패시터 하부 전극(108)을 형성한다.
그리고, 도 3C에 도시된 바와 같이, 상기 커패시터 하부 전극(108)을 포함하여 상기 제 1 층간 절연막(102)상에 유전체막(110), 커패시터 상부 전극(112), 상부 접합 금속막(114), 그리고 식각 저지층(116)을 순차적으로 형성한다.
이때, 상기 커패시터 상부 전극(112)은, Pt, Ru, RuO2, Ir, IrO2, 그리고 페로브스카이트 구조를 갖는 산화물 중 적어도 하나 이상으로 형성된다.
그리고, 상기 상부 접합 금속막(114)은 TiN, TaN, TiSiN, TaSiN, TiAlN, 그리고 TaAlN 중 적어도 하나 이상으로 형성되고, 상기 식각 저지층(116)은 BST, SiON, 그리고 SiN 중, 적어도 하나 이상으로 형성된다.
이어서, 도 3D를 참조하면, 상기 식각 저지층(116)을 포함하여 상기 제 1 층간 절연막(102)상에 제 2 층간 절연막(118)을 형성한다. 그리고, 도면에는 도시되지 않았지만, 상기 제 2 층간 절연막(118)상에 반도체 기판 콘택용 패턴 및 커패시터 상부 전극 콘택용 패턴을 갖도록 포토레지스트 패턴을 형성한다.
다음, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 층간 절연막(118) 및 제 1 층간 절연막(102)을 순차적으로 식각하면, 도 3D에 도시된 바와 같이, 상기 식각 저지층(116)의 상부 표면이 노출된 커패시터 상부 전극 콘택용 콘택홀(120) 및 상기 반도체 기판(100)의 상부 표면이 노출된 반도체 기판 콘택용 콘택홀(122)이 형성된다.
그리고, 도 3E에 있어서, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 상부 접합 금속막(114)의 상부 표면이 노출되도록 상기 커패시터 상부 전극 콘택용 콘택홀(120)의 저면에 노출된 상기 식각 저지층(116)을 식각한다.
마지막으로, 도 3F를 참조하면, 상기 커패시터 상부 전극 콘택용 콘택홀(120) 및 상기 반도체 기판 콘택용 콘택홀(122)을 메탈 배선용 도전막으로 충전하여 메탈 배선(124, 126)을 형성한다.
상술한 바와 같은 반도체 장치의 제조 방법에 의해서, 반도체 장치의 메탈 콘택 형성에 따른 커패시터의 특성 열화를 방지할 수 있고, 또한 반도체 장치의 제조 공정을 단순화할 수 있다.
Claims (5)
- 반도체 기판(100)상에 제 1 층간 절연막(102)을 형성하는 공정과;상기 반도체 기판(100)의 상부 표면이 노출되도록 상기 제 1 층간 절연막(102)을 식각하여 제 1 콘택홀을 형성하는 공정과;상기 제 1 콘택홀을 도전막으로 충전하여 도전막 플러그(104)을 형성하는 공정과;상기 도전막 플러그(104)를 포함하여 상기 제 1 층간 절연막(102)상에 하부 접합 금속막(106) 및 하부 전극(108)을 순차적으로 형성하는 공정과;상기 하부 전극(108)을 포함하여 상기 제 1 층간 절연막(102)상에 유전체막(110), 상부 전극(112), 상부 접합 금속막(114), 그리고 식각 저지층(116)을 순차적으로 형성하는 공정과;상기 식각 저지층(116)을 포함하여 상기 제 1 층간 절연막(102)상에 제 2 층간 절연막(118)을 형성하는 공정과;상기 제 2 층간 절연막(118) 및 제 1 층간 절연막(102)을 식각하여 제 2 및 제 3 콘택홀(120, 122)을 형성하되, 제 2 콘택홀(120)은 상기 식각 저지층(116)의 상부 표면이 노출되도록 형성되고, 제 3 콘택홀(122)은 상기 반도체 기판(100)의 상부 표면이 노출되도록 서로 소정의 거리를 갖도록 형성하는 공정과;상기 상부 접합 금속막(114)의 상부 표면이 노출되도록 상기 제 2 콘택홀(120) 저면의 식각 저지층(116)을 식각하는 공정을 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 도전막 플러그(104)는 폴리실리콘막으로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 상부 전극(112)은, Pt, Ru, RuO2, Ir, IrO2, 그리고 페로브스카이트 구조를 갖는 산화물 중 적어도 하나 이상으로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 상부 접합 금속막(114)은 TiN, TaN, TiSiN, TaSiN, TiAlN, 그리고 TaAlN 중 적어도 하나 이상으로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 식각 저지층(116)은 BST, SiON, 그리고 SiN 중, 적어도 하나 이상으로 형성되는 반도체 장치의 제조 방법.
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