KR100311591B1 - 합성클럭신호 - Google Patents

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KR100311591B1
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에를링 블로메, 타게 뢰브그렌
텔레폰아크티에볼라게트 엘엠 에릭슨
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Abstract

본 발명은 클럭신호와 동기신호 모두를 분배하는 단일신호의 합성클럭신호(CLSY)를 제공한다. 고비트 클럭 주파수(fBCL)를 발생하는 비트클럭 발생기에서의 동기신호 검출을 클럭신호(CLSY)의 에지에 존재하는 시간동요가 국부적으로 얻어진 동기신호(SYNl)의 한계에 영향을 주지 않는다는 것을 의미한다. 동기신호(SYN1)에 의해 정의된 각각의 데이터 비트 플레임은 비트클럭주파수(fBCL)의 다수의 데이터를 포함한다. 비트클럭 발생기는 PLL 회로, 분할회로 및 CLSY-신호로부터 플레임 기준으로 비트클럭신호를 발생하는 논리 게이트를 포함하고, 비트클럭 발생기에서 비트클럭 주파수외에 고주파 시스템 클럭과 합성기준신호(CLSY)를 통해 전달된 외부 시간영역에 대해 매우 정밀한 동기 펄스가 얻어진다.

Description

[발명의 명칭]
합성클럭신호
[도면의 간단한 설명]
본 발명을 수반한 도면을 참고로 하면서 설명할 것이다.
제1도는 합성기준신호로부터 고주파 비트 클럭 신호와 동기 신호를 발생하는 것을 블록으로 나타낸 도면.
제2도는 본 발명의 실시예로 합성기준신호에 포함된 클럭신호로부터 고주파 비트클럭신호를 얻고, 합성기준신호의 동기신호로부터 프레임 동기신호를 얻기 위한 발생기를 포함한 도면.
제3도는 제1도의 발생기에서의 비트클럭신호, 제1클럭신호, 제2클럭신호 및 스트로브신호(strob signal)간의 시간적 관계를 도시한 도면.
제4도는 기준신호가 동기신호를 정의하는 동기패턴을 나타낼 때 합성기준신호와 제1클럭신호, 제2클럭신호와 스트로브 신호간의 시간적 관계를 도시한 도면.
[발명의 상세한 설명]
[기술분야]
본 발명은 클럭제어신호 분야에 관한 것이다. 특히 본 발명은 예를 들어 전기통신 시스템에서 분배된 클럭신호 및 동기신호를 이용한 타이밍 및 합성클럭신호(CLSY)(클럭 및 동기)를 이용한 타이밍에 관한 것이다.
[기술배경]
전화 및 전기통신분야에서, 통상 일반적으로 어떤 형태의 클럭 및/또는 동기 신호 분배가 필요하다.
대형접속 시스템("대형"이란 의미는 물리학적 의미), 예를 들어 여러 멀티플렉싱 단계를 포함하는 스위치에서 이러한 필요성이 증대된다. 메거진 및 캐비넷에 수용된 회로기판에 설치된 회로를 포함하는 대형 스위칭장치인 경우, 프레밍(framing)을 기준으로 하여 비교적 높은 주파수 클럭 및 저주파의 타이밍 또는 동기펄스를 분배할 필요가 있다. 이를 위해 메거진 또는 캐비넷에 보관된 전기통신장비는 케이블, 백보오드의 커넥터핀 및 전기접점, 도체등의 많은 전송수단을 포함한다. 이들 신호전송장치가 필요로 하는 공간은 크고 비용이 많이 든다. 커넥터의 핀의 수는 통상 스위치의 크기를 한정하는 소오스이다. 클럭신호와 동기신호가 모든 메거진 및 캐비넷에 분배된 시스템에서, 대개 동축 케이블 또는 트위스트된 쌍의 케이블이 모든 수신기에서 이용된다.
다시 말해, 고주파 클럭용 동축 케이블과 동기 클럭용 동축 케이블이 이용된다.
고주파 클럭이 동기펄스와 함께 분배되는 클럭분배의 경우에는 동기신호가 잘못된 장소에 도달하지 않거나 잘못된 클록 프렝크(flank) 또는 에지(edge)로서 해석되지 않기 위해서 정확도가 커야한다.
특히, 이것은 케이블(클럭과 동기신호 공급용) 길이의 상호간의 정확함에 대해서 및 시스템내의 또 다른 방향으로의 케이블에 대한 이들 케이블에 대한 관계에 대해서 높은 요구를 부과하고 있다.
또한 회로가 실제로 작동하는 실제의 고주파클럭 신호의 분배가 케이블 및 장치의 양호한 접지와 더블어 케이블과 장치의 선별에 높은 요구가 부과되고 있으며 이것은 EMC-혼신장애가 방지되고 연속기능이 관리 및 유지되기 위해서이다.
정확한 클럭 주파수를 발생시키는 일반적인 방법은 고주파 발진기를 떠난 주파수를 바람직한 클럭 주파수로 분할하고, 이것에 의해 양호한 안전성과 분주계수(division factor) 분할 요인에 의해 향상된 분해능(resolution) 정확도를 얻을 수 있다.
클럭신호를 분배하는 일반적인 방법은 저주파의 클럭신호를 전송하고 계속해서 고주파수를 지닌 여러 종류의 발진기를 제어하여 바람직한 클럭주파수를 발생하게 하는 것이다. 스웨덴 공보 SE406,655는 이러한 기술의 특별한 해결책을 개시하고 있다. 미합중국 공보 US-A5,077,734는 낮은 기준주파수에서 약간 높은 클럭주파수를 발생하도록 이러한 기술을 이용하는 디지털 네트워크내의 소형 사설구내 교환기를 개시하고 있다.
프랑스 공보 EP O,190,731은 클럭신호와 동기신호를 전달하는 수신장치를 포함한 구성체를 개시하고 있다. 상기 수신기는 리피터(repeater)를 경유해 전송기로부터 클럭신호를 얻으며, 이어서 동기신호가 계속된다.
마지막으로 영국 특허 공보 GB-A2,216,366는 타이밍 발생기를 개시하고 있는데 합성비트 데이터 스트림이 빼내져서 64 KHz의 데이터 비트클록신호와 이 비트스트럼과 동기하기 위해 바이트마다 클록하기 위한 8 KHz 신호와의 생성을 촉진시킨다. 상기와 같이 발생한 클록킹 신호는 비트 데이터 스트림이 정지되어도 정확한 클록을 제공하도록 지속한다. 이 경우에 합성신호는 이진 "1"에 대해 펄스의 쌍극 또는 교차반전을 토대로 한다.
하지만, 상술한 어떠한 장치도 수백 메가헬쯔의 클럭주파수로 동시에 작동하면 전기통신기기내외 클록신호의 분배를 가능하게 하는 기본적인 문제를 해결 못한다.
[발명의 요약]
본 발명을 실행할 때, 합성기준신호(CLSY)가 얻어지는데, 이것은 한 개의 단일 신호를 통해 외부클럭신호와 동기 신호를 이런 합성기준신호로의 간단한 변조를 통해 용이하게 분배된다.
고비트 클럭 주파수(fBCL)를 발생시키는 연속 비트 클럭 주파수 발생기의 동기신호 검출에 의해서 상기 기준신호(CLSY)의 플렝크(flank) 또는 에지(edge)에 존재할 수 있는 어떠한 형태의 시간적인 요동(time jitter)도 이차적으로 얻어진 국부동기신호의 정의에 영향을 주지 않고, 국부 동기신호에 의해 정의된 각각의 데이터 비트 플레임은 항상 정확하게 의도한 수의 데이터 비트를 비트 클럭 주파수(fBCL)에서 포함한다.
본 발명에 따라 PLL 회로, 분주회로(分周回路), 시프트 레지스터 및 논리회로를 포함하는 비트 클럭 주파수 발생기는 기준신호에 기억된 동기정보를 해석하고 CLSY 신호의 클럭 주파수보다 비교적 큰 비트 클럭 주파수를 발생시킨다. 비트 클럭 주파수 발생기로부터 그의 고주파 시스템 클럭과의 관계 및 합성기준신호(CLSY)의 동기신호를 통해 전송된 외부 시간영역과의 관계에서 매우 정확한 동기펄스가 얻어진다.
본 발명에 따라 합성기준신호(CLSY)는 양호하게 5-10 MHz 범위내의 클럭 주파수를 포함하는 반면, 비트 클럭 주파수, 즉 시스템 주파수는 수백 MHz이다. 또한 동시에 동기주파수는 10 KHz 또는 그 이하이다.
본 발명은 다음과 같은 장점이 있다.
- 클럭신호가 EMC 관점으로 볼 때 보다 쉽게 분산된다. 분산매체는 시스템 클럭 및 동기클럭이 각각 분배될 때와 같은 정도의 정확도를 가질 필요는 없다. 이로 인해 예를 들어 단일 저품질 광케이블의 사용이 가능하게 된다.
- 핀과 공간이 장치와 백보오드등에서 절약되기 때문에 같은 물리적 신호 통로가 클럭신호와 동기신호에 모두 이용된다.
- 매우 양호한 정밀도가 성취되기 때문에 위상동기 루우프, 위상 PLL-장치가 한개의 동일 칩상에서 국부적 시스템 클럭과 동기신호를 발생하게 한다.
예시된 경우에 기준신호의 주파수(f)는 5.12 MHz이고, 외부 동기신호(SYNO)는 클럭 주파수의 1/640의 주파수(fSYNO)에 상당한다.
[발명을 실행하기 위한 최선의 방식]
제1도는 외부클럭신호(CLO)를 기본적으로 구성하는 합성기준신호(CLSY)로부터 동기신호(SYNI)와 고주파 비트클럭신호(BCL)를 발생하도록 작동하는 발생기(GEN)를 나타낸 블록도이다. 이 경우에, 기준신호의 주파수(fCLO)는 5.12 MHz이고, 외부동기신호(SYNO)는 클럭주파수의 1/640의 주파수 fSYN0즉 8 KHz의 주파수에 해당한다. 공식 fCLO= M·fSYN0에서 M은 본 실시예의 경우 640에 해당한다. 발생기(GEN)에서, 주파수가 fBCL= 184.32 MHz인 내부 비트 클럭신호(BCL)가 발생하고, 실시예의 경우에 2N은 공식 fBCL= 2N·fCLO에서 36이고 따라서, N은 18에 해당된다. 발생기(GEN)로부터 주파수 fSYN1= 8 KHz인 국부적 동기신호(SYN1)가 송출되며, 이것은 또한 비트클럭신호 BCL과 그의 시간영역의 내에서 관련되어 있으며, 동시에 합성기준신호(CLSY)에 들어있는 동기신호(SYNO)를 검출하기 위한 본 발명의 방법을 통하여 외부동기 신호(SYNO)와 관계 한다.
제2도는 제1도에 도시된 발생기(GEN)를 포함하는 본 발명의 실시예로 주요소자는 비트 클럭 주파수 fBCL을 발생시키는 주파수 및 위상 록 루우프(PLL), 주파수(fBCL)로부터 두개의 주파수(fCL1및 fCL2)를 발생시키는 2 부분계수기를 포함하는 주파수 분주기, 스트로브 신호(STROB SIGNAL)를 발생시키는 회로, 4 비트(b1- b4)를 포함하는 시프트 래지스터(SR) 및 동기신호(SYN1)를 발생시키는 단순한 AND-게이트형의 논리회로를 포함한다. 주파수 및 위상 록 루우프 또는 회로(PLL)는 또한 멀티플렉싱 비교기(COMP), 저역필터(LP) 및 전압제어발진기(OSC)를 포함한다. 비트 클럭 주파수(fBCL)를 발생시키는 주파수 및 위상 록 루우프(PLL)는 선행기술에 공지된 표준회로를 포함해도 관계없다. 전압제어 발진기에 의해 전달된 비트클럭신호(BCL)는 분주기(DIV1)에서 계수 N에 의해(이 계수는 실시예에서 정수 18이다) 주파수(fCL2)로 분주되고, 이 주파수(fCL2)는 제2의 분주기(DIV2)에서 계수 2로 분주되어 합성기준신호(CLSY)의 클럭 주파수(fCL0)와 같게 된다. 따라서 실시예에서 fBCL= 184.32 MHz, fCL2= 10.24 MHz 및 fCL1= 5.12 MHz이다. 합성기준신호(CLSY)의 클럭주파수(fCL0)는 비교기에서 또 다른 분주기로부터의 주파수(fCL1)와 비교된다. 이 비교기는 위상편차에 비례하고 저역필터(LP)를 경유하여 전압제어 발진기를 제어하는 신호전압을 전달해서 fCL1= fCL0가 되고 신호간의 위상차가 0(zero)에 접근하게금 한다. 저역필터는 제어 루우프를 느리게 하는데 이는 주파수(fCL0)의 일시적 편차가 전압제어 발진기에 즉시 영향을 주지 않는다는 것을 의미한다. 이것은 위상 제어루우프(PLL)가 평형 상태를 얻을 때, 신호(CLSY)가 일시적으로 없을 때와 같은 미소한 혼신장애의 사태의 사이에도 안정하게 유지되고, 시간적인 동요가 입력클럭신호(CLO)에서 발생할지라도 안정한 비트 클럭 주파수가 얻어진다는 것을 의미한다.
주파수(fCL1), 예시된 경우에 주파수가 10.24 MHz인 신호에서 개시되어 스트로브신호(STROB)가 발생되고, 이 스트로브 신호는 기준신호(CLSY)와 함께 예를 들어 4 비트(b1- b4)를 지닌 시프트 레지스터에 공급된다. 스트로브신호(STROB)는 시프트 레지스터(SR)의 4 비트(b1- b4)를 스트로브하고, 시프트 레지스터의 출력의 신호가 AND-게이트에 전달되며, 이것은 실시예의 경우에 최종 두개의 출력이 출력(b1) 및(b2)로부터의 출력은 게이트(G)에 신호를 공급하기 전에 반전된다.
결과적으로 시프트 레지스터로부터의 4개의 출력상에 조합 0011이 게이트(G)에 동시에 전달되는 경우 이 게이트는 공지된 패턴으로 모든 입력이 하이 논리 레벨에 있는 시간 동안 신호를 전달한다. 따라서, 바람직한 실시예에서 CLSY 신호가 동기신호와 연관되게 이진 구성 ...010100110101 ...을 갖는다. 기본 실시예에 따라 원리적으로 시프트 레지스터(SR)는 동기신호를 형성할 수 있는 비트 조합 11 또는 OO을 검출하는데도 두개의 비트만이 필요하다. 다시 말해 동기신호중에서 CLSY는 전체적으로 보는 경우에 CLSY에 이 위상을 유지하기 위해 각각 구성 ...1O1O-11O1O1 ... 및 O1O1OO1O1O ...을 하는 것이 가능하고, 논리게이트(G)를 시프트 레지스터(SR)에 의해 전달되는 비트조합 11 및 OO을 검출하도록 논리게이트를 두개의 입력을 지닌 AND 게이트 또는 두개의 출력을 지나 NOR-게이트로 구성하는 것이 바람직하다. 동기신호를 구성하는 비트수를 증가시킴으로서, 바람직한 실시예에서는 4 비트까지 증가시킴으로서 동기신호로서 받아들여지는 신호를 일시적인 혼신장애로서 발생하지 않는 확실성이 향상된다.
신호 시퀀스를 보다 설명하기 위해 제3도는 2N = 16, 즉 발생한 BCL의 주파수가 합성기준신호의 주파수보다 16배 큰 경우 신호(BCL), (CL1), (CL2) 및(STROB)를 포함하는 시간 슬라이스(Slice)를 도시한다. 또한, 제3도에서 스트로브신호(STROB)가 신호(CL2)의 도움으로 종래대로 발생하고, 스트로브신호는 클럭신호(CL1)의 각 반주기의 중심점에 대해서 및 합성기준신호 CLSY의 클럭신호에 대해서 거의(CL0) 중점에 위치하는데 이러한 이유는 이들 신호가 주파수 및 위상록회로 또는 루프(PLL)의 동작결과와 동시에 생기기 때문이다. 이런 스트로브 신호 펄스는 예를 들어, 바람직하게는 비트클럭신호(BCL)의 펄스길이에 해당하는 펄스길이를 지니고 공지된 방식으로 발생된다.
제4도는 합성기준신호(CLSY)의 시간슬라이스를 도시한 것으로 동기신호(SYNO)를 포함하는 신호를 도시한다. 이들 도면은 같은 시간스케일로 제2도 및 제3도를 참조하여 설명했던 신호(CL1),(CL2) 및(STROB)를 도시한다. 신호(CLSY)에 대해 스트로브신호(STROB)로 인한 스트로브의 이진 결과가 제4도 밑부분에 도시되어 있다. 신호(CLSY)가 실시예에서는 4 비트 b1-b4을 갖는 SYNO로 참조된 부분, 이 시프트 레지스터(SR)의 내에 배치되도록 시프트되어, 그리하여 스트로브신호(STROB)에 의해 스트로빙될 때, 이진값 b1= O, b2= O b3= 1 및 b4= 1이 병렬로 제2도의 게이트(G)의 입력에 전달된다. b1, b2에 대응하는 게이트의 두개의 입력이 반전되기 때문에 게이트(G)는 모든 4 개의 입력에 하이 논리 레벨의 신호를 얻고 여기에 대응하는 신호를 출력(SYN1)에 전달한다. 시프트 레지스터(SR)를 스트로브함으로서 얻어진 신호는 스트로브신호(STROB)와 같은 펄스길이로서 양호하게 얻어지고 게이트(G)는 비트클럭신호(BCL)의 1/2 주기와 같은 크기 정도의 펄스를 발생시킨다. 당업자라면 자명한 것이지만 b3및 b4에 해당하는 두개의 입력을 반전하여 AND-게이트(G) 대신 NOR-게이트를 이용해도 효과가 같다는 것을 알 수 있다. 따라서, 시프트 레지스터로부터 두개의 비트 b3및 b4에 대응하는 AND 게이트의 입력이 대신에 반전하면 비트 조합 1100에 의한 출력펄스를 발생한다. 즉, 도시되어 있는 실시예의 경우 합쳐진 동기신호는 신호 CLSY내에 하이논리레벨의 2배의 시간간격을 갖는 신호와, 계속하여 저논리레벨의 2배의 시간간격을 갖는 신호를 포함하며, 여기서 시간간격 t는 주파수 fCL0또는 fCL1의 절반에 상당한다. 스트로브(STROB) 신호를 신호(CLSY)내의 두개의 예상되는 레벨 변화의 사이의 중앙에 높은 정확도를 갖고 위치시킴으로서 합성기준신호의 클럭신호(CLO)가 강한 시간적 동요와 하이논리레벨과 로우논리레벨 사이에 형성된 천이가 확실히 없다 하더라도 동기신호 SYNO가 감지되거나 스트로브되는 것을 보증한다.
본 발명에 의한 방법은 동기신호(SYNO)의 검출을 보장하고, 스트로브 신호(STROB)가 비트클럭신호(BCL)의 시간영역안에 위치하기 때문에, 동기신호(SYN1)가 자동적으로 비트클럭신호와 연관이 되고, 비트클럭신호(BCL)로부터 동기신호(SYNO)에 의해 형성된 즉, 주파수(fSNY1)를 통해 형성된 데이터 비트 플레임을 위한 2N·N클럭펄스를 얻는 것이 보장된다. 따라서 주파수 fSNY1은 SYN1을 발생시키는 신호(STROB)가 비트 클럭신호(BCL)를 분주하여 얻어지는 경우에 비트클럭신호의 주파수(fBCL)에 최대 시간 분해능을 갖고 완전히 록된다. 실시예에서, 2N = 36이고 M = 640 이어서 8 KHz의 동기주파수를 지닌 각각의 데이터 비트 플레임을 위해 비트클럭 주파수가 184.32 MHz에서 23 040 클럭펄스를 제공하고, 클럭주파수가 5.12 MHz에서 전달된 기준클럭이 안정하게 얻어져 184.24 MHz의 고주파에서 실행되는 경우에 비해서 클럭분배에 대해 양호한 조건을 제공한다.
본 발명의 시스템에서, 각각의 기판은 자신의 CLSY 신호를 지닌다. 신호(CLSYn)(여기서 n = 1, 2, 3 ...)를 발생시킬 때, 상호 위상 관계가 1/2 시간간격(t) 이상으로 편이 되지 않는 것이 보장된다. 여기서, t는 CLSY-신호의 클럭주파수(fCL0)의 1/2 주기에 해당한다. 다시 말해 CLSYn은 실시예에 따라, 클럭 주파수 fCL0= 5.12 MHz에서 1/2 t = 44ns에 적합한 원도우내에 위치해야 한다. 위상 록루우프(PLL)의 저역필터(LP)를 통해 시정수를 적절히 선택함으로서 시스템의 어떤 기판에 대해서도 합성기준신호(CLSYn)를 시스템내의 어느 장소에서도 언제든지 교체할 수 있는 가능성이 있어, 이것은 중요한 안전용장성(redundancy)를 시스템에 제공한다.

Claims (17)

  1. 전기통신시스템의 스위치플레인에 합성클럭 및 동기신호(CLSY)를 분배하고 분배된 합성클럭 및 동기신호를 사용하여 스위치플레인에 국부적으로 고주파클럭 동기신호(BCL) 및 프레임동기신호(SYNl)를 발생시키는 방법에 있어서, 상기 합성클럭 및 동기신호(CLSY)는 일정간격을 제외하고는 한 프레임간격으로 떨어져 있는 두 개의 논리 레벨사이에서 변화하는 클럭신호(CLO)를 포함하며, 상기 클럭신호는 프레임 동기기준신호(SYNO)를 형성하는 동기패턴을 갖는 단계, 프레임동기기준신호(SYNO)는 클럭 및 동기신호(CLSY)의 각 반주기의 중심에서 검지되는데, 그리하여 프레임 동기신호가 기준클럭신호의 에지에서 발생할 가능성이 있는 어떠한 형태의 위상동요와 관계없이 정확히 복호되는 단계을 포함하는데, 상기 동기패턴은 반대논리레벨을 갖는 대응하는 수의 간격으로 이어지는 동일 논리레벨의 최소 두 개의 순차적 간격을 포함하며, 하나의 이런 형태의 간격(t)는 클럭신호의 반주기에 대응하고 상기 클럭신호(CLO)의 주파수(fCLO)는 프레임동기 신호의 주파수(fSYN0)의 정수 M배인 것을 특징으로 하는 스위치 플레인에 국부적으로 고주파 클럭동기신호 및 프레임동기신호를 발생시키는 방법.
  2. 제1항에 있어서, 상기 동기패턴은 상기 합성 클럭 및 동기신호(CLSY)를 위상록 루우프(PLL)의 입력에 인가되어 검출되며, 정수 N의 두배의 계수만큼 상기 클럭 및 동기신호를 가해서 상기 위상록루우프의 출력에 고주파클럭신호(BCL)를 발생하고, 고주파 클럭신호주파수를 계수 2N으로 분할하여 고주파클럭동기신호(BCL)의 위상을 클럭신호(CLO)의 위상에 록할 수 있도록 상기 위상록루우프내의 클럭 및 동기신호(CLSY)와 비교되는 제 1클럭신호주파수를 생성하며,
    고주파클럭신호의 반주기의 각각의 중심에서 상기 합성 클럭 및 동기신호(CLSY)를 감지하는 스트로브신호를 생성할 수 있도록 계수 N으로 고주파클럭신호(BCL)를 분할하며, 상기 스트로브신호는 고주파클럭신호의 각각의 반주기를 시프트레지스터(SR)에 기록하며, 시프트레지스터의 상기 프레임동기패턴에 따라 상기 프레임동기신호를 발생하는 것을 특징으로하는 고주파 클럭동기신호 및 프레임동기신호를 발생시키는 방법.
  3. 제 2항에 있어서, 제 1클럭신호(fCL1)와 관련하여 한 주기의 시간간격을 통하여 상기 스트로브신호(STROBE)를 배치시키고 동시에 두 개의 논리레벨사이의 정 과 부의 에지사이의 변화 간격의 중심에 있는 상기 제 1클럭신호를 판독하기 위한 합성 클럭 및 동기신호(CLSY)와 관련하여 상기 스트로브 신호를 배열시키는 것을 특징으로하는 고주파 클럭동기신호 및 프레임동기신호를 발생시키는 방법.
  4. 제 3항에 있어서, 상기 합성 클럭 및 동기신호(CLSY)의 주파수보다 계수 2N 만큼 큰 주파수(fBCL)를 갖는 고주파 클럭동기신호(BCL)에 의해 프레임은 일정하게 2N×M데이터비트를 포함하고, 고주파동기신호(BCL) 및 프레임동기신호(SYN1)는 합성기준신호(CLSY)로서 형성되는 것을 특징으로하는 고주파 클럭동기신호 및 프레임동기신호를 발생시키는 방법.
  5. (3차 정정)제 4항에 있어서, 시스템내의 프레임동기신호(SYN1)뿐만 아니라 고주파클럭동기신호를 국부적으로 발생하기위해서 합성 클럭 및 동기신호들(CLSYn)이 시간간격(t)보다 작은 시간차를 갖을 때 상기 클럭 및 동기신호의 각각(CLSYn,n=1,2,..)이 시스템내의 각 스위치플레인에 분배되며, 상기 t는 클럭신호의 주파수의 반주기에 대응하는 것을 특징으로하는 고주파 클럭동기신호 및 프레임동기신호를 발생시키는 방법.
  6. (삭제)
  7. (삭제)
  8. (3차 정정)전기통신시스템내의 스위치플레인에 분배되는 합성클럭 및 동기신호(CLSY)으로부터 고주파클럭동기신호(BCL) 및 프레임동기신호(SYN1)을 국부적으로 생성하는 장치에 있어서, 상기 장치는 일반적으로 위상비교기, 저역필터, 고주파발진기를 포함하는 위상록회로(PLL)를 포함하는데, 상기 합성클럭 및 동기신호는 일반적인 간격을 제외하고는 한 프레임간격으로 떨어져 있는 두 개의 논리레벨사이를 교번하는 클럭신호(CLO)를 포함하고, 이 클럭신호는 프레임동기기준신호(SYNO)를 형성하는 동기패턴을 갖으며, 상기 합성 클럭 및 동기신호는 위상비교기의 정의 입력에 인가되고, 위상비교기의 출력은 저역필터의 입력에 접속되고, 저역필터의 출력은 고주파의 입력에 연결되고, 발진기의 출력은 주파수가 클럭 및 동기신호(CLSY)의 주파수의 2N(N은 정수)인 주파수의 고주파클럭동기신호(BCL)를 발생하며, 상기 장치는 또한 각각 입출력을 갖는 두 개의 직렬접속의 분주기(DIV1,DIV2), 입출력 및 스트로브입력을 갖는 시프트레지스터(SR), 논리게이트(G)를 포함하는데, 상기 클럭 및 동기신호는 시프트레지스터의 입력에 인가되고, 상기 분주기는 정수N으로 분주되어 고주파발진기의 출력에 연결된 입력을 갖는 제 1분주기, 제 1분주기의 출력에 연결되는 입력을 갖고 계수2로 분주되는 제 2분주기로 구성되며, 상기 제 2분주기의 출력은 비교기의 부입력에 연결되고 제 1분주기의 출력 역시 인버터의 입력에 연결되어 스트로브신호를 발생하며, 상기 시프트레지스터(SR)의 스트로브입력은 인버터의 출력에 연결되고, 논리게이트의 게이트입력은 시프트레지스터의 각단에 연결되는데, 상기 프레임동기신호는 클럭 및 동기신호의 동기패턴이 스트로브신호에 의해 시프트레지스터로 시프트될 때마다 논리게이트의 출력게이트에 인가되며, 그리하여 스트로브신호는 그 신호의 반주기의 중심에서 합성클럭 및 동기신호를 감지하며, 게이트출력의 프레임동기신호(SYNl)는 록상태로 고주파클럭동기신호(BCL)로 검출되는 것을 특징으로하는 전기통신시스템내의 스위치 플레인에 분배되는 합성 클럭 및 동기신호(CLSY)으로부터 고주파클럭동기신호(BCL) 및 프레임동기신호(SYN1)을 국부적으로 생성하는 장치.
  9. (3차 정정)제 8항에 있어서, 상기 시프트레지스터의 단의 숫자는 상기 합성기준신호내의 동기패턴을 명시하는 간격의 수와 대응하는 것을 특징으로하는 장치.
  10. 제 9항에 있어서, 게이트입력의 전반부 또는 후반부에 동기패턴을 검출하기 위한 인버터가 제공되는 것을 특징으로하는 장치.
  11. 제 10항에 있어서, 상기 동기패턴은 같은 논리레벨의 여러 순번적으로 연속된 간격을 포함하고, 특히 반대논리레벨을 갖는 상기와 같은 개수의 간격이 존재하며, 이러한 간격은 합성 클럭 및 동기신호(CLSY)의 반주기와 같은 것을 특징으로 하는 장치.
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  14. 제 10항에 있어서, 상기 동기패턴은 반대 논리레벨을 갖는 2개의 간격이 연속되는 동일한 논리레벨을 갖는 2개의 간격이 존재하며, 이러한 간격은 합성기준신호의 반주기와 같은 것을 특징으로하는 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3976362B2 (ja) * 1996-10-16 2007-09-19 ローム株式会社 移動体通信の受信回路
SE504920C2 (sv) 1995-09-29 1997-05-26 Ericsson Telefon Ab L M Förfarande och system för redundant klockdistribution till telekommunikationsutrustningar i vilka byte av vald klocksignal bland de inkommande klocksignalerna ständigt sker
SE506739C2 (sv) 1995-09-29 1998-02-09 Ericsson Telefon Ab L M Drift och underhåll av klockdistributionsnät med redundans
IT1305801B1 (it) 1998-05-19 2001-05-16 Strato Srl Profilo a struttura multipla per la produzione di serramenti
US6188286B1 (en) * 1999-03-30 2001-02-13 Infineon Technologies North America Corp. Method and system for synchronizing multiple subsystems using one voltage-controlled oscillator
US20020157111A1 (en) * 2001-04-20 2002-10-24 Reams David Anthony Television program-related coupon hyperlink system
DE10157331A1 (de) * 2001-11-23 2003-05-28 Thomson Brandt Gmbh Gerät zur Aufzeichnung oder Wiedergabe von Informationen mit Mitteln zur Signalerzeugung aus einem Wobbelsignal
US7292876B2 (en) * 2002-10-08 2007-11-06 Sonion Nederland B.V. Digital system bus for use in low power instruments such as hearing aids and listening devices
CN101958786B (zh) * 2009-07-16 2014-01-01 中兴通讯股份有限公司 一种产生定时信号的方法和装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3980953A (en) * 1973-05-14 1976-09-14 Ns Electronics Delta modulation system employing digital frame averaging
SE406655B (sv) * 1976-10-08 1979-02-19 Ellemtel Utvecklings Ab Anordning for overforing av bestemda klocksignaler i en klocksignalserie med hjelp av signaler av legre frekvens i synnerhet for att ur nemnda signaler av legre frekvens utvinna veldefinerade pulser for styrning av ...
US4124778A (en) * 1977-11-02 1978-11-07 Minnesota Mining And Manufacturing Company Digital frame synchronizing circuit
FR2450835A2 (fr) * 1978-04-14 1980-10-03 Synthelabo Derives de la tetrahydroalstonine et leur application en therapeutique
US4314368A (en) * 1978-10-12 1982-02-02 Decoursey Calvin H Receiver for pulse code multiplexed signals
US4234957A (en) * 1978-12-04 1980-11-18 Gte Automatic Electric Laboratories Incorporated Method and apparatus for generating timing phase error signals in PSK demodulators
US4450572A (en) * 1982-05-07 1984-05-22 Digital Equipment Corporation Interface for serial data communications link
US4611325A (en) * 1984-12-21 1986-09-09 Gte Communication Systems Corporation DTMF receiver sense and control arrangement
US4651320A (en) * 1984-12-24 1987-03-17 American Telephone And Telegraph Company Inband coding of secondary data
FR2577089B1 (fr) * 1985-02-07 1987-03-06 Thomson Csf Mat Tel Dispositif de transmission d'un signal d'horloge accompagne d'un signal de synchronisation
US5163072A (en) * 1986-07-23 1992-11-10 Optical Communications Corporation Optical communications transmitter and receiver
US4759041A (en) * 1987-02-19 1988-07-19 Unisys Corporation Local area network control system synchronization with phase-lock loop
JP2540850B2 (ja) * 1987-03-25 1996-10-09 ソニー株式会社 半導体レ−ザ
US4933955A (en) * 1988-02-26 1990-06-12 Silicon General, Inc. Timing generator
JPH0797328B2 (ja) * 1988-10-25 1995-10-18 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン フオールト・トレラント同期システム
US4926447A (en) * 1988-11-18 1990-05-15 Hewlett-Packard Company Phase locked loop for clock extraction in gigabit rate data communication links
JPH02179046A (ja) * 1988-12-28 1990-07-12 Nec Corp 信号符号化方式
US5241543A (en) * 1989-01-25 1993-08-31 Hitachi, Ltd. Independent clocking local area network and nodes used for the same
US5077724A (en) * 1989-05-22 1991-12-31 Del Mar Avionics Optical tape cartridge
JP2777929B2 (ja) * 1990-07-04 1998-07-23 富士通株式会社 非同期信号抽出回路
US5184350A (en) * 1991-04-17 1993-02-02 Raytheon Company Telephone communication system having an enhanced timing circuit
JPH0522262A (ja) * 1991-06-21 1993-01-29 Matsushita Electric Ind Co Ltd データ伝送方式および送信装置と受信装置ならびに伝送制御方式
EP0530030B1 (en) * 1991-08-30 1998-12-16 Nec Corporation Circuit for detecting a synchronizing signal in frame synchronized data transmission

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Publication number Publication date
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WO1994024793A1 (en) 1994-10-27

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