KR100301336B1 - 반도체집적회로및시스템과클럭신호및데이터신호간스큐감소방법 - Google Patents

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모리시타 요이찌
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Abstract

반도체 집적 회로는, 클럭 신호와 데이터 신호간의 제1위상차를 감소시키는 위상차 감소 회로; 및 상기 클럭 신호와 상기 데이터 신호간의 감소된 제1위상차를 갖는 상기 데이터 신호를 수신하는 회로를 포함한다.

Description

반도체 집적 회로 및 시스템과 클럭 신호 및 데이터 신호간 스큐 감소 방법
[발명의 분야]
본 발명은, 클럭 신호의 위상 및 데이터 신호의 위상간의 차를 감소시킬 수 있는 반도체 집적 회로 및 시스템과, 클럭 신호와 데이터 신호간의 스큐(Skew)를 감소시키는 방법에 관한 것이다.
[종래 기술의 설명]
멀티미디어 응용의 보급으로, 퍼스널 컴퓨터에 입각한 시스템 등의 시스템 동작 속도의 고속화가 요구되어 왔다. 반도체 장치는 이러한 고속화에 주된 역할을 하기 때문에, 반도체 장치의 동작 속도를 고속화하는데 대한 필요성이 지속적으로 대두되었었다.
복수의 반도체 장치를 포함하는 시스템에서는, 장치들 사이에서 신호의 전송이 요구된다. 고속의 전송을 행하기 위해서, 최근의 전송 방식은 동기 시스템을 특색으로 삼고 있다. 즉, 소정의 기간에 레벨이 반복적으로 천이되는 클럭 신호가 제공됨으로서 다른 신호가 이 클럭 신호에 동기된다.
제23(a)도는 종래의 동기 시스템을 도시한 것이다. 칩(705)에 형성된 버퍼(703a)는 데이터 신호(Data)를 출력한다. 칩(704)에 형성된 버퍼(703b)는 데이터 신호(Data)를 수신하여 이를 보존 회로(701)에 출력한다. 보존 회로(701)는 기준 클럭 신호(SysCLK)에 동기하여 데이터 신호(Data)를 보존 유지하고 데이터 신호(Data)를 내부 회로(702)에 전송한다.
이러한 동기 시스템에서 보다 고속의 동작을 달성하기 위한 하나의 공통된 방법은 기준 클럭 신호의 주파수를 증가시키는 것이다. 그러나, 기준 클럭 신호와 또다른 신호(예를 들면, 데이터 신호) 사이의 타이밍의 불일치 혹은 차이가 있을 수 있다. 이러한 타이밍 차이를 스큐라 한다. 스큐는 보존 회로의 오동작을 야기한다.
제23(b)도는 보존 회로의 오동작을 야기하는 데이터 신호(Data)의 위상에 대한 기준 클럭 신호(SysCLK)(혹은 그 반대의 경우)의 위상의 시프트(이하, 이를 “위상시프트”라 함)에 기인한 미스래칭 문제를 도시하고 있다.
제24(a)도 내지 제24(c)도는 기준 클럭 신호가 충분히 낮은 주파수를 갖는 경우에 문제가 되지 않을지라도, 기준 클럭 신호의 주파수가 증가할 때 위상 시프트(T)가 왜 더 문제가 되는지에 대한 이유를 도시한 것이다.
제24(a)도는 기준 클럭 신호(SysCLK)와 데이터 신호의 위상이 완전히 일치하는 경우를 도시한 것이다.
제24(b)도는 기준 클럭 신호(SysCLK)가 낮은 주파수를 갖는 경우 기준 클럭 신호(SysCLK) 및 데이터 신호가 위상 시프트(T)를 갖는 경우를 도시한 것이다. 이 경우에 위상 시프트(T)는 그래도 정확한 데이터가 출력되고 있기 때문에 특별히 문제가 되지는 않는다.
제24(c)도는 기준 클럭 신호(SysCLK)가 높은 주파수를 갖는 경우에 기준 클럭신호(SysCLK)와 데이터 신호가 위상 시프트(T)를 갖는 경우를 도시한 것이다. 이런 경우에 위상 시프트(T)는 정확한 데이터가 출력되고 있지 않기 때문에 문제가 된다.
따라서, 위상 시프트는 각각의 신호가 보다 빠르게 구동될 때 더 큰 영향을 발휘한다. 이것은 전체 시스템의 고속 동작을 실현하는데 장애가 된다.
위상 시프트를 최소화하기 위한 종래의 사용된 방법에 따라, 기준 클럭 신호의 전송 경로는 가능한한 데이터 신호의 전송 경로에 가깝게 배치되는 것이 보장된다. 그러나, 이 방법은 전원 변동 및/또는 온도 변동에 기인한 위상 시프트를 조절할 수 없을 뿐만 아니라 신호 배선의 레이아웃이 제한되는 문제가 있다.
본 발명에 따른 반도체 집적 회로는, 클럭 신호와 데이터 신호간의 제1위상차를 감소시키는 위상차 감소 회로; 및 상기 클럭 신호와 상기 데이터 신호간의 감소된 제1위상차를 갖는 데이터 신호를 수신하는 회로를 포함한다.
본 발명의 일 실시예에서, 상기 위상차 감소 회로는, 상기 클럭 신호와 더미(dummy) 패턴 신호간에 제2위상차를 감소시키기 위한 제1지연량을 결정하는 지연량 결정 회로; 및 상기 제1지연량에 따라 상기 클럭 신호와 상기 데이터 신호중 하나를 지연시키는 가변 지연 회로를 포함한다.
본 발명의 또다른 실시예에서, 상기 지연량 결정 회로는 상기 클럭 신호와 상기 데이터 신호간 상기 제1위상차를 감소시키기 위한 제2지연량을 또한 결정하며, 상기 가변 지연 회로는 상기 제2지연량에 따라 상기 클럭 신호와 상기 데이터 신호중 하나를 지연시킨다.
본 발명의 또다른 실시예에서, 상기 더미 패턴 신호는 제1논리 레벨에서 제2논리 레벨로 적어도 1회 천이되는 신호이다.
본 발명의 또다른 실시예에서, 상기 데이터 신호는 데이터 라인을 통해 상기 위상차 감소 회로에 입력되며, 상기 더미 패턴 신호는 상기 데이터 신호가 상기 위상차 감소 회로에 입력되기 전에 상기 데이터 라인을 통해 상기 위상차 감소 회로에 입력된다.
본 발명에 따른 시스템은, 제1반도체 집적 회로 및 제2반도체 집적 회로를 포함하며, 상기 제1반도체 집적 회로는 상기 제2반도체 집적 회로에 데이터 신호를 출력시키는 출력 회로를 포함하며, 상기 제2반도체 집적 회로는, 상기 제1반도체 집적 회로로부터 출력된 데이터 신호를 수신하며 클럭 신호와 데이터 신호간의 제1위상차를 감소시키는 위상차 감소 회로; 및 상기 클럭 신호와 상기 데이터 신호간의 감소된 제1위상차를 갖는 데이터 신호를 수신하는 회로를 포함한다.
본 발명의 일 실시예에서, 상기 위상차 감소 회로는, 상기 클럭 신호와 더미패턴 신호간의 제2위상차를 감소시키기 위한 제1지연량을 결정하는 지연량 결정 회로; 및 상기 제1지연량에 따라 상기 클럭 신호 및 상기 데이터 신호 중 하나를 지연시키는 가변 지연 회로를 포함한다.
본 발명의 또다른 실시예에서, 상기 지연량 결정 회로는, 상기 클럭 신호와 상기 데이터 신호간의 상기 제1위상차를 감소시키기 위한 제2지연량을 또한 결정하며, 상기 가변 지연 회로는 상기 제2지연량에 따라 상기 클럭 신호 및 상기 데이터 신호 중 하나를 지연시킨다.
본 발명의 또다른 실시예에서, 상기 더미 패턴 신호는 제1논리 레벨에서 제2논리 레벨로 적어도 1회 천이되는 신호이다.
본 발명의 또다른 실시예에서, 상기 제1반도체 집적 회로 및 상기 제2반도체 집적 회로는 데이터 라인을 통해 상호접속되며, 상기 데이터 신호는 상기 제1반도체 집적 회로에서 상기 제2반도체 집적 회로로 상기 데이터 라인을 통해 전송되며, 상기 더미 패턴 신호는, 상기 데이터 신호가 상기 제1반도체 집적 회로에서 상기 제2반도체 집적 회로로 전송되기 전에 데이터 라인을 통해서 상기 제1반도체 집적 회로에서 상기 제2반도체 집적 회로로 전송된다.
본 발명에 따라 클럭 신호와 데이터 신호간 스큐를 감소시키는 방법은, (a)상기 클럭 신호와 상기 데이터 신호간 제1위상차를 감소시키는 단계; 및 (b) 상기 클럭 신호와 상기 데이터 신호간 감소된 제1위상차를 갖는 데이터 신호를 수신하는 단계를 포함한다.
본 발명의 일 실시예에서, 상기 단계 (a)는, (a-1) 상기 클럭 신호와 더미패턴 신호간 제2위상차를 감소시키는 제1지연량을 결정하는 단계; 및 (a-2) 상기 제1지연량에 따라 상기 클럭 신호와 상기 데이터 신호중 하나를 지연시키는 단계를 포함한다.
본 발명의 일 실시예에서, 상기 단계 (a)는, (a-3) 상기 클럭 신호와 상기 데이터 신호간 상기 제1위상차를 감소시키기 위한 제2지연량을 더 결정하는 단계; 및 (a-4) 상기 제2지연량에 따라 상기 클럭 신호와 상기 데이터 신호중 하나를 지연시키는 단계를 더 포함한다.
본 발명의 또다른 실시예에서, 상기 더미 패턴 신호는 제1논리 레벨에서 제2논리 레벨로 적어도 1회 천이되는 신호이다.
본 발명에 따라 데이터 라인에 결합된 반도체 집적 회로에서 클럭 신호와 데이터 신호간 스큐를 감소시키는 방법은, (a) 제1기간 동안 상기 데이터 라인을 통해 더미 패턴 신호를 수신하는 단계; (b) 제2기간 동안 상기 데이터 라인을 통해 상기 데이터 신호를 수신하는 단계; 및 (c) 상기 클럭 신호와 상기 더미 패턴신호간 위상차에 기초하여 상기 클럭 신호와 상기 데이터 신호간 위상차를 감소시키는 단계를 포함한다.
따라서, 여기에 기술된 본 발명은, (1) 클럭 신호와 데이터 신호간 위상차를 감소시킬 수 있는 반도체 집적 회로 및 시스템을 제공하며, (2) 클럭 신호와 데이터 신호간 스큐를 감소시키는 방법을 제공하는 이점을 달성한다.
본 발명의 상기 및 기타 다른 이점들이 첨부한 도면을 참조하여 기술한 다음의 상세한 설명으로부터 당업자에게 명백하게 될 것이다.
제1도는 본 발명의 실시예 1에 따른 시스템(1)의 구조예를 도시한 블록도.
제2도는 출력 회로(32)의 구조예를 도시한 블록도.
제3도는 본 발명의 실시예 1에 따른 위상차 감소 회로(22)의 구조예를 도시한 블록도.
제4(a)도는 초기화 기간 동안 클럭 신호(CLK)와 더미 패턴 신호(Dummy)가 동기 되는 방법을 도시한 타이밍도.
제4(b)도는 동작/전송 기간 동안 클럭 신호(CLK)와 데이터 신호(Data)가 동기되는 방법을 도시한 타이밍도.
제5(a)도는 메모리 시스템(100)의 구조예를 도시한 블록도.
제5(b)도는 메모리 시스템(100a)의 구조예를 도시한 블록도.
제6도는 동기 회로(122)의 구조예를 도시한 블록도.
제7도는 동기 회로(122)의 또다른 구조예를 도시한 블록도.
제8도는 동기 회로(125a)의 구조예를 도시한 블록도.
제9도는 메모리 시스템(200)의 구조예를 도시한 블록도.
제10(a)도는 플래그 신호(Flag)의 파형을 도시한 타이밍도.
제10(b)도는 플래그 신호 발생 회로(222)의 구조예를 도시한 블록도.
제11도는 본 발명의 실시예 2에 따른 시스템(2)의 구조예를 도시한 블록도.
제12도는 위상차 감소 회로(320)의 구조예를 도시한 블록도.
제13도는 위상차 감소 회로(320)에 사용된 각종 신호의 파형을 도시한 타이밍도.
제14도는 위상차 감소 회로(420)의 구조예를 도시한 블록도.
제15(a)도는 초기화 패턴의 예를 도시한 타이밍도.
제15(b)도는 클럭 신호(CLK)의 위상이 더미 패턴 신호(Dummy)의 위상보다 지체된 경우에 각종 신호의 파형을 도시한 타이밍도.
제15(c)도는 클럭 신호(CLK)의 위상이 더미 패턴 신호(Dummy)의 위상보다 앞선 경우에 각종 신호의 파형을 도시한 타이밍도.
제16도는 본 발명의 실시예 3에 따른 시스템(3)의 구조예를 도시한 블록도.
제17도는 위상차 감소 회로(520)의 구조예를 도시한 블록도.
제18도는 위상차 감소 회로(520)에 사용된 각종 신호 파형을 도시한 타이밍도.
제19도는 위상차 감소 회로(620)의 구조예를 도시한 블록도.
제20(a)도는 초기화 패턴의 예를 도시한 타이밍도.
제20(b)도는 클럭 신호(CLK′)와 더미 패턴 신호(Dummy)의 위상이 일치되는 방법을 도시한 도면.
제21(a)도는 PD 감소 회로(520a)의 구조예를 도시한 블록도.
제21(b)도 VCO(524a)와 정정 회로(532)의 구조예를 도시한 블록도.
제22(a)도는 링발진기(524c)에 포함된 n 개의 지연 회로들 중 k번째 지연 회로로부터 출력된 신호의 파형을 도시한 타이밍도.
제22(b)도는 클럭 신호(CLK′)의 사이클이 데이터 신호(Data)의 사이클보다 짧은 경우를 도시한 타이밍도.
제23(a)도는 종래의 동기 시스템의 구조예를 도시한 블록도.
제23(b)도는 위상 시프트를 도시한 타이밍도.
제24(a)도는 기준 클럭 신호(SysCLK)와 데이터 신호가 위상이 완전히 일치하는 경우를 도시한 타이밍도.
제24(b)도는 기준 클럭 신호(SysCLK)와 데이터 신호가 위상 시프트(T)를 갖는 경우를 도시한 타이밍도.
제24(c)도는 기준 클럭 신호(SysCLK)가 고주파수를 갖는 경우에 기준 클럭 신호(SysCLK)와 데이터 신호가 위상 시프트(T)를 갖는 경우를 도시한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 3 : 시스템
22, 320, 420, 520, 520a, 620 : 위상차 감소 회로
23, 32 : 출력 회로 24 : 내부 회로
100, 100a, 200 : 메토리 시스템 122, 125a : 동기 회로
222 : 플래그 신호 발생 회로 524a : VCO
524c : 링발진기 532 : 정정 회로
이하, 본 발명의 실시예에 대해 첨부한 도면을 참조하여 기술한다.
[실시예 1]
제1도는 본 발명의 실시예 1에 따른 시스템(1)의 구조예를 도시한 것이다. 시스템(1)은, 클럭 신호(CLK)를 생성하는 클럭 신호 발생기(10), 클럭 신호(CLK)에 따라 동작하는 슬레이브(slave, 20), 및 클럭 신호(CLK)에 따라 동작하며 슬레이브(20)에 데이터 신호(Data)를 출력하는 마스터(master, 30)를 포함한다. 마스터(30) 및/또는 슬레이브(20)를 반도체 집적 회로로 할 수도 있다.
본 명세서에서, 상이한 cs간 전송되는 신호를 포괄적으로 “데이터 신호(Data)”라 한다. “데이터 신호(Data)”는 마스터(30)와 슬레이브(20)간에 전송되는 임의의 신호를 포함한다.
클럭 신호(CLK)는 클럭 신호 라인(10a)을 통해 슬레이브(20)에 공급된다. 데이터 신호(Data)는 데이터 신호 라인(10b)을 통해 슬레이브(20)에 공급된다. 클럭 신호(CLK)와 데이터 신호(Data)가 이러한 상이한 경로들을 통해 슬레이브(20)로 공급되기 때문에, 스큐(즉, 클럭 신호(CLK)의 위상과 데이터 신호(Data)의 위상간의 차이)가 클럭 신호(CLK)와 데이터 신호(Data)간에 발생할 수 있다. 스큐의 레벨은 전원 변동, 온도 변동, 프로세스에 관련한 변동 등으로 인해 변화될 수도 있다.
위상차 감소 회로(이하, “PD 감소 회로”)(22)는, 위에서 언급한 이유로 인해 발생할 수도 있는 스큐를 감소시키기 위해 슬레이브(20)에 제공된다. PD 감소 회로(22)는 클럭 신호(CLK)와 데이터 신호(Data)간 위상차를 감소시킨다. 이 위상차가 일단 PD 감소 회로(22)에 의해 감소되면, 데이터 신호(Data)는 데이터 신호(Data′)로서 내부 회로(24)에 공급된다. 내부 회로(24)는 데이터 신호(Data′)를 수신하여 처리한다. 내부 회로(24)는 원하는 데이터 신호(Data′)를 처리하늘 임의의 회로가 될 수 있다.
가급적이면, PD 감소 회로(22)는, 클릭 신호(CLK)와 데이터 신호(Data)간 위상차를 거의 제거한다(그래서 클럭 신호(CLK)와 데이터 신호(Data)간 위상차는 거의 제로가 된다). 따라서, 클럭 신호(CLK)에 동기되는 데이터 신호(Data′)는 클럭신호(CLK)와 데이터 신호(Data)가 공급되는 경로에 관계없이 얻어질 수 있다.
마스터(30)는 더미 패턴 신호(Dummy) 혹은 데이터 신호(Data)를 데이터 신호라인(10b)에 선택적으로 출력시키는 출력 회로(32)를 포함한다. 보다 구체적으로, 출력 회로(32)는, 초기화 기간 동안에 더미 패턴 신호(Dummy)를 데이터 신호 라인(10b)으로 출력하고, 동작/전송 기간 동안에는 데이터 신호(Data)를 데이터 신호라인(10b)으로 출력한다. 신호 초기화 기간은 동작/전송 기간보다 앞선다.
따라서, 더미 패턴 신호(Dummy)는 초기화 기간 동안에 데이터 신호 라인(10b)을 통해 슬레이브(20)로 입력되며, 데이터 신호(Data)는 동작/전송 기간 동안에 데이터 신호 라인(10b)을 통해 슬레이브(20)로 입력된다.
여기서, “더미 패턴 신호(Dummy)”는 초기화 기간 동안 적어도 1회 논리 레벨이 변경되는 신호로서 정의된다. 즉, 초기화 기간 동안, 더미 패턴 신호(Dummy)는 H(하이) 레벨에서 L(로우) 레벨로 진행하거나, L 레벨에서 H 레벨로 진행한다.
더미 패턴 신호(Dummy)는, 나중에 설명되겠지만, 클럭 신호(CLK)와 데이터신호(Data)간의 위상차에 상당하는 지연량을 결정하는데 사용된다. 그 지연량을 결정하기 위해서, 더미 패턴 신호(Dummy)는, 클럭 신호(CLK)의 엣지가 더미 패턴신호(Dummy)의 엣지에 일치하도록 되는 값에서 지연량이 결정되어야 하기 때문에 초기화 기간 동안에 적어도 하나의 엣지(즉, 상승 엣지 혹은 하강 엣지)를 가져야한다. 가급적, 더미 패턴 신호(Dummy)는 클럭 신호(CLK)와 동일한 사이클을 갖는 클럭 신호이다.
제2도는 출력 회로(23)의 구조예를 도시한 것이다.
출력 회로(32)는, 더미 패턴 신호(Dummy)를 생성하는 더미 패턴 신호 발생기(32a), 데이터 신호(Data)를 생성하는 데이터 신호 발생기(32b), 및 더미 패턴 신호 발생기(32a)로부터의 출력이나 데이터 신호 발생기(32b)로부터의 출력중 어느 한 출력을 선택하는 선택기(32c)를 포함한다. 선택기(32c)는 초기화 기간 동안 더미 패턴 신호(Dummy)를 선택하므로, 더미 패턴 신호(Dummy)가 데이터 신호 라인(10b)에 출력된다. 선택기(32c)는 동작/전송 기간 동안에 데이터 신호(Data)를 선택하므로, 데이터 신호(Data)가 데이터 신호 라인(10b)에 출력된다.
선택기(32c)의 스위칭은 제어 신호(Mode 1)(초기화 기간을 정한다) 혹은 제어 신호(Mode 2)(동작/전송 기간을 정한다)에 따라 행하여진다. 이들 제어 신호는 출력 회로(32) 내에서 내부적으로 발생될 수 있거나 또는 출력 회로(32) 외부에서 발생될 수 있다.
클럭 신호(CLK)와 동일한 사이클을 갖는 클럭 신호가 더미 패턴 신호(Dummy)로서 사용되는 경우에, 더미 패턴 신호 발생기(32a)는 생략될 수 있다. 이런 경우에, 클럭 신호(CLK)(클럭 신호 발생기(10)로부터 공급된다)는 선택기(32c)에 입력되도록 구성될 수 있다.
제3도는 PD 감소 회로(22)의 구조예를 도시한 것이다.
PD 감소 회로(22)는, 클럭 신호(CLK)와 더미 패턴 신호(Dummy)간 위상차가 감소될 수 있도록 지연량을 결정하는 지연량 결정 회로(22a), 및 조정할 수 있는 지연량(D)을 갖는 가변 지연 회로(22b)를 포함한다. 예를 들면, 가변 지연 회로(22b)가 복수의 직렬 접속 지연 소자를 포함하는 경우에, 가변 지연 회로(22b)는 소망하는 지연량(D)에 따라 신호가 가변 개수의 지연 소자(복수의 지연 소자 중에서)를 통해 지나갈 수 있도록 구성될 수 있으므로, 가변 지연 회로(22b)에 소망하는 지연량을 설정할 수 있게 된다.
초기화 기간 동안, 지연량 결정 회로(22a)는 지연량(D)을 결정한다. 지연량은 클럭 신호(CLK)와 더미 패턴 신호(Dummy)간 위상차가 감소되도록 결정된다. 예를 들어, 클럭 신호(CL)의 엣지가 더미 패턴 신호(Dummy)의 엣지와 비교될 수 있으므로 지연량(D)은 이들 엣지들이 일치되게 결정될 수 있다. 지연량 결정 회로(22a)에 의해 결정된 지연량(D)은 가변 지연 회로(22b)에 설정된다.
동작/전송 기간 동안에, 데이터 신호(Data)는 지연량(D)(초기화 기간 동안 가변 지연 회로(22b)에 설정된다)만큼 지연된다. PD 감소 회로(22)는 지연된 데이터 신호(Data)를 데이터 신호(Data′)로서 내부 회로(24)에 출력한다. 내부 회로는 클럭 신호(CLK)에 따라 동작한다. 예를 들면, 내부 회로(24)는 클럭 신호(CLK)의 엣지에 응답하여 데이터 신호(Data′)를 인출할 수 있다. 따라서, 클럭 신호(CLK)와 데이터 신호(Data′)간 위상차는 클럭 신호(CLK)와 데이터 신호(Data)간 위상차와 비교할 때 감소될 수 있다.
데이터 신호(Data) 대신에, 클럭 신호(CLK)를 지연량(D)만큼 지연시켜 유사한 효과가 얻어질 수 있다. 이런 경우, PD 감소 회로(22)는, 데이터 신호(Data)를 내부 회로(24)에 출력하며, 지연된 클럭 신호(CLK)를 클럭 신호(CLK′)로서 내부 회로(24)에 출력한다. 내부 회로(24)는 클럭 신호(CLK′)에 따라 동작한다. 예를 들면, 내부 회로(24)는 클럭 신호(CLK′)의 엣지에 응답하여 데이터 신호(Data)를 인출할 수 있다. 따라서, 클럭 신호(CLK′)와 데이터 신호(Data)간 위상차는 클럭 신호(CLK)와 데이터 신호(Data)간 위상차와 비교해서 감소될 수 있다. 따라서 클럭신호(CLK)가 지연량(D)만큼 지연될 때, 클럭 신호(CLK)를 내부 회로(24)로 공급할 필요가 없다.
따라서, 클럭 신호(CLK)와 데이터 신호(Data)간 위상차는 마스터(30)로부터 슬레이브(20)에 데이터 신호(Data)를 전송하기 전에 가변 지연 회로(22b)에 적합한 지연량(D)을 설정함으로써 감소될 수 있다. 이에 대한 이유는, 데이터 신호(Data) 및 더미 패턴 신호(Dummy)가 동일한 데이터 신호 라인(lOb)을 통해 마스터(30)로부터 슬레이브(20)에 전송되므로, 클럭 신호(CLK)와 데이터 신호(Data)간 위상차는 클럭 신호(CLK)와 더미 패턴 신호(Dummy)간 위상차와 거의 동일하기 때문이다.
가급적이면, 지연량(D)은 클럭 신호(CLK)와 더미 패턴 신호(Dummy)간 위상차는 거의 제로가 되도록 결정된다. 이런 경우에 클럭 신호(CLK)와 데이터 신호(Data) 간의 위상차는 거의 제로로 만들 수 있다.
그러나, 어떤 경우에는, 클럭 신호(CLK)와 데이터 신호(Data)간 위상차는, 초기화 기간 동안 클럭 신호(CLK)와 더미 패턴 신호(Dummy)간 위상차를 거의 제거함에 의해서도 동작/전송 기간 동안 거의 제로로 되지 않을 수도 있다. 그러므로, 클럭 신호(CLK)와 데이터 신호(Data)간 위상차가 감소되게 동작/전송 기간 동안 지연량(D′)을 결정하는 것이 바람직하며, 이 지연량(D′)은 동작/전송 기간 동안 가변지연 회로(22b)에 설정된다. 이러찬 지연량(D′)을 결정하기 위해서, 데이터 신호(Data)는, 클럭 신호(CLK)의 엣지가 데이터 신호(Data)의 엣지와 일치하도록 지연량(D′)이 결정되어야 하기 때문에, 동작/전송 기간 동안 적어도 하나의 엣지(즉, 상승 엣지 흑은 하강 엣지)를 가져야 한다. 지연량(D')만큼 지연되었던 데이터 신호(Data)는 데이터 신호(Data′)신호로서 PD 감소 회로(22)로부터 출력된다. 따라서, 클럭 신호(CLK)와 데이터 신호(Data′)간 위상차는 클럭 신호(CLK)와 데이터 신호(Data)간 위상차와 비교하여 감소될 수 있다. 데이터 신호(Data) 대신에 클럭신호(CLK)를 지연량(D')만큼 지연시킴으로써 유사한 효과가 달성될 수 있다.
제4(a)도는 초기화 기간 동안에 클럭 신호(CLK) 및 더미 패턴 신호(Dummy)가 동기되는 방법을 도시한 도면이다. 도시된 예에서, 더미 패턴 신호(Dummy)는 클럭신호(CLK)와 동일한 사이클을 갖는 클럭 신호이다. 제4(a)도로부터 알 수 있듯이, 클럭 신호(CLK)의 상승 엣지는 초기화 기간의 제1사이클에서 더미 패턴 신호(Dummy)의 상승 엣지와 일치하지 않으며, 클럭 신호(CLK)의 상승 엣지는 초기화 기간의 후속 사이클 동안 더미 패턴 신호(Dummy)의 상승 엣지와 점차로 일치하기 시작한다.
클럭 신호(CLK)를 더미 패턴 신호(Dummy)와 동기시키는 데 사용된 엣지는 상승 엣지에 제한되지 않는다. 상승 엣지, 하강 엣지, 혹은 이들 양쪽의 엣지는 클럭 신호(CLK)를 더미 패턴 신호(Dummy)에 동기시키는데 사용될 수 있다.
제4(b)도는 동작/전송 기간 동안에 클럭 신호(CLK) 및 데이터 신호(Data)가 동기되는 방법을 도시한 도면이다. 위상 시프트(α)가 클럭 신호(CLK)와 데이터 신호(Data)간에 검출되면, 위상 시프트(α)는 검출되었던 사이클의 다음 사이클에서 조정된다.
본 발명에 따라, 클럭 신호와 데이터 신호간 위상 시프트는, 클럭 신호의 전송 경로 및 데이터 신호의 전송 경로가 서로 근접하게 배치되어 있지 않는 경우에도 최소화될 수 있다. 또한 본 발명에 따라, 클럭 신호의 전송 경로 및 데이터 신호의 전송 경로가 서로 근접하게 배치되는 종래의 방법에 의해서, 조정될 수 없는 전원 변동 및/또는 온도 변동에 기인한 위상 시프트를 조정할 수 있다.
그럼에도 불구하고, 본 발명하에서 클럭 신호의 전송 경로 및 데이터 신호의 전송 경로는, 전송 경로간의 길이 차이에 기인한 위상 시프트를 최소화하기 위해서 서로 근접하게 배치되는 것이 바람직하다.
이하, 메모리 시스템 형태에 본 발명을 응용한 예에 대해 기술한다.
제5(a)도는 메모리 시스템(100)의 구조예를 도시한 것이다. 메모리 시스템(100)은 클럭 신호(CLK)를 생성하는 클럭 신호 발생기(110), 클럭 신호(CLK)에 따라 동작하는 메모리(120), 클럭 신호(CLK)에 따라 동작하는 메모리 제어기(130), 및 클럭 신호(CLK)에 따라 동작하는 프로세서(140)를 포함한다. 클럭 신호 발생기(110), 메모리(120), 메모리 제어기(130), 및 프로세서(140)는 하나의 반도체 칩, 또는 대안적으로는 다른 반도체 칩들 상에 형성될 수 있다.
프로세서(140)는 더미 패턴 신호(Dummy)나 데이터 신호(Data)중 어느 하나를 데이터 신호 라인(110b)에 선택적으로 출력하는 출력 회로(142), 및 데이터 신호라인(110d)을 통해 메모리(120)로부터 출력 신호(Out)를 수신하여 클럭 신호(CLK)와 출력 신호(Out)간의 동기화를 달성하는 동기 회로(144)를 포함한다. 출력 회로(142) 및 동기 회로(144)는 각각 클럭 신호(CLK)에 따라 동작한다.
여기서, 데이터 신호(Data)는 제어 신호, 어드레스 신호, 및 메모리(120)에 기입될 데이터를 나타내는 신호를 포함한다. 제어 신호는 예를 들면 RAS 신호, CAS 신호, 독출/기입 제어 신호 등이 될 수 있다.
더미 패턴 신호(Dummy) 및 데이터 신호(Data)는 메모리 제어기(130)를 통해 메모리(120)에 전송된다. 출력 신호(Out)는 메모리 제어기(130)를 통해 프로세서(140)에 전송된다.
메모리(120)는 클럭 신호(CLK)와 데이터 신호(Data)간의 동기화를 달성하는 동기 회로(122), 메모리 코어(124), 및 더미 패턴 신호(Dummy) 혹은 출력 신호(Out)중 어느 하나를 데이터 신호 라인(110d)에 선택적으로 출력하는 출력 회로(126)를 포함한다. 동기 회로(122) 및 출력 회로(126)는 클럭 신호(CLK)를 수신한다.
메모리 코어(124)는 복수의 메모리셀(도시하지 않음) 및 메모리셀을 액세스하기 위한 주변 회로(도시안함)를 포함한다. 주변 회로는 예를 들면, 데이터 래치, 어드레스 래치, 디코더, 감지 증폭기 등을 포함한다. 메모리 코어(124)는 통상적으로 클럭 신호(CLK)에 동기하여 동작하는 동기 형식의 메모리(예를 들면, SDRAM)이지만, 이러한 동기 형식의 메모리에 국한되는 것은 아니다. 메모리 코어(124)는 클럭 신호(CLK)에 동기되지 않는 형태일 수 있으며, 이 경우 메모리 코어(124)에 클럭 신호(CLK)를 공급하는 것은 불필요할 것이다.
클럭 신호(CLK)는 클럭 신호 라인(110a)을 통해 메모리(120)에 공급된다. 데이터 신호(Data)는 데이터 신호 라인(110b)을 통해 메모리(120)로 공급된다. 따라서, 클럭 신호(CLK) 및 데이터 신호(Data)는 이러한 상이한 경로를 통해 메모리(120)로 공급된다. 메모리(120)에서 동기 회로(122)는 클럭 신호(CLK)와 데이터신호(Data)간에 발생할 수 있는 스큐를 감소시키도록 제공된다. 즉, 동기 회로(122)는 제1도에 도시한 PD 감소 회로(22)와 동일한 기능을 실행한다.
클럭 신호(CLK)는 클럭 신호 라인(110c)을 통해 프로세서(140)에 공급된다. 출력 신호(Out)는 데이터 신호 라인(110d)을 통해 프로세서(140)에 공급된다. 따라서, 클럭 신호(CLK) 및 출력 신호(Out)는 상기의 상이한 경로를 통해 프로세서(140)에 공급된다. 프로세서(140)에서의 동기 회로(144)는 클럭 신호(CLK)와 출력신호(Out)간에 발생할 수 있는 스큐를 감소시키기 위해서 제공된다. 즉, 동기 회로(144)는 제1도에 도시한 PD 감소 회로(22)와 동일한 기능을 수행한다.
제6도는 동기 회로(122)의 구조예를 도시한 것이다. 동기 회로(144) 역시 유사한 구조를 갖는다.
제6도에 도시한 구조예에서, 데이터 신호(Data)는 4개의 1비트 데이터 신호(Data(0), Data(1), Data(2), Data(3))를 포함하는 4비트 신호부, 및 2개의 1비트제어 신호(Cont(0), Cont(1))를 포함하는 2비트 제어 신호부를 갖는다. 2비트 제어 신호부의 제어 신호는 예를 들면 독출/기입 제어 신호 혹은 칩 인에이블 신호이다. 데이터 신호의 비트수 및 제어 신호의 비트수는 제6도에 예시된 값들에 국한되는 것은 아님을 이해할 것이다.
동기 회로(122)는 데이터 신호(Data)의 비트수만큼의 동기 회로(122a 내지 122f)를 포함함으로써 클럭 신호(CLK)와의 동기는 각각 1비트마다 달성될 수 있다.
동기 회로(122a)는 1비트 데이터 신호(Data(0)) 및 클럭 신호(CLK)를 수신한다. 동기 회로(122a)는, 위상차를 거의 제거하는(즉, 따라서 위상차가 거의 제로가 된다) 데이터 신호(Data(0))에 대한 지연량을 결정하기 위해서 클럭 신호(CLK)의 위상에 대해 데이터 신호(Data(0))의 위상을 비교한다. 그 결과, 데이터 신호(Data(0))의 엣지는 클럭 신호(CLK)의 엣지에 확실하게 일치할 수 있다.
동기 회로(122b 내지 122f)는 동기 회로(122a)와 동일한 구조를 갖는다.
동기 회로(122a 내지 122f)는 입/출력 라인(123)에 각각 연결된다. 입력/출력 라인(123)은, 동기 회로(122a 내지 122f)중 하나에 의해 수신된 신호의 레벨 천이에 응답하여 결정되는 지연량을 다른 동기 회로에 전송하는데 사용된다. 예를들면, 데이터 신호(Data(0))의 레벨이 천이될 수도 있다(L레벨에서 H 레벨로, 혹은 그 반대로). 이 경우, 지연량은 데이터 신호(Data(0))의 엣지가 클럭 신호(CLK)의 엣지와 일치하도록 결정될 수 있다. 이와 같이 결정된 지연량은 다른 동기 회로(122b 내지 122f)로 전송된다.
따라서, 레벨이 변경되지 않은 데이터 신호와 클럭 신호(CLK)간의 동기화를 달성할 수 있다. 이러한 동작은 동작/전송 기간 동안 동기 회로(122)의 동기 동작에서 특히 유효한데, 그 이유는 클럭 신호(더미 패턴 신호(Dummy)로서 이용될 수 있는)와는 달리, 데이터 신호(Data)는 주어진 기간 동안 반드시 레벨 천이되지 않을 수도 있기 때문이다.
이하, 제5(a)도를 참조하여, 데이터를 메모리(120)에 기입하는 메모리 시스템(100)의 동작에 대해 기술한다.
프로세서(140)는 메모리 제어기(130)에 제어 신호, 어드레스 신호, 및 메모리(120)에 기입될 데이터를 나타내는 신호를 출력한다. 제어 신호는 예를 들면 RAS 신호, CAS 신호, 독출/기입 제어 신호 등이 될 수 있다.
메모리 제어기(130)는 프로세서(140)로부터 어드레스 신호를 수신하여 어드레스를 변환한다. 변환된 어드레스 신호는 메모리(120)로 출력된다. 메모리 제어기(130)는 제어 신호 및 메모리(120)에 기입될 데이터를 나타내는 신호를 프로세서(140)로부터 수신하여 이들 수신된 신호를 변환하지 않고 메모리(120)로 출력한다.
초기화 기간 동안, 프로세서(140)에서의 출력 회로(142)는 더미 패턴 신호(Dummy)를 데이터 신호 라인(110b)으로 출력한다. 더미 패턴 신호(Dummy)는 메모리 제어기(130)를 거쳐 메모리(120)로 전송된다. 더미 패턴 신호(Dummy)는 예를들면, 클럭 신호(CLK)와 동일한 사이클을 갖는 펄스 신호이다. 메모리(120)에서의 동기 회로(122)는 클럭 신호(CLK)의 엣지 및 더미 패턴 신호(Dummy)의 엣지를 검출하여 이들 엣지가 일치하게 지연량을 결정한다.
동작/전송 기간 동안, 프로세서(140) 내의 출력 회로(142)는 데이터 신호(Data)를 데이터 신호 라인(110b)에 출력한다. 데이터 신호(Data)는 메모리 제어기(130)를 거쳐 메모리(120)로 전송된다. 데이터 신호(Dat)는 제어 신호, 어드레스 신호, 및 메모리(120)에 기입될 데이터를 나타내는 신호를 포함한다.
동작/전송 기간 동안, 메모리(120)의 동작은 전원 변동 및/또는 온도 변동을 야기할 수 있다. 이러한 변동은 초기화 기간 동안에 설정되었던 지연량에도 불구하고 클럭 신호(CLK) 및 데이터 신호(Data)가 동기되지 않게 되는 결과를 낳는다. 메모리(120)의 동기 회로(122)는 클럭 신호(CLK)의 엣지 및 데이터 신호(Data)의 엣지를 검출하여, 이들 엣지가 일치하도록 지연량을 리세트한다. 결국, 클럭 신호(CLK)에 동기된 데이터 신호(Data')가 얻어질 수 있다. 데이터 신호(Data′)는 메모리 코어(124)로 출력된다. 따라서, 클럭 신호(CLK)에 동기되는 데이터 신호(Data′)는 메모리(120)에 기입된다.
따라서, 동기 회로(122)는 전체 메모리 시스템(100)의 동작 정확성을 향상시키기 위해서 초기화 기간과 마찬가지로, 동작/전송 기간 동안에 동기 기능을 수행할 수 있다. 그러나, 동작/전송 기간 동안의 동기 회로(122)에 의한 동기 동작은 취사 선택적이다. 전체 메모리 시스템(100)의 충분한 동작 정확성이 단지 초기화 기간 동안에만 동기 회로(122)에 의한 동기 동작에 의해 제공된다면, 동기 회로(122)가 동작/전송 기간 동안 동기 동작을 수행하는 것은 불필요하다.
다음에, 메모리(120)로부터 데이터를 독출하기 위한 메모리 시스템(100)의 동작에 대해 설명한다.
출력 회로(126) 및 동기 회로(144)의 동작은 각각 출력 회로(142) 및 동기회로(122)의 동작과 동일하다. 지연량은 클럭 신호(CLK)의 엣지 및 출력 신호(Out)의 엣지가 일치하도록 동기 회로(144)에서 설정된다.
출력 회로(142)부터 동기 회로(122)까지 데이터 신호 라인(110b)의 길이가 출력 회로(126)부터 동기 회로(144)까지 데이터 신호 라인의 길이와 거의 동일한 경우에, 동기 회로(144)에서 지연량을 얻는 처리를 생략하고 동기 회로(122)에서 설정된 지연량과 동일한 지연량을 동기 회로(144)에 설정하는 것이 적용가능한데, 이는 클럭 신호(CLK)와 데이터 신호(Data)간 스큐, 및 클럭 신호(CLK)와 출력 신호(Out)간 스큐가 데이터 신호 라인(110b) 및 데이터 신호 라인(110d)이 거의 동일길이를 갖는 경우 거의 동일한 것으로 간주될 수 있기 때문이다. 이것은 동기 회로(144)를 단순화하는데 유익할 것이다.
제5(b)도는 데이터 신호(Data)와 클럭 신호(CLK)간의 동기화가 데이터 신호(Data) 대신에 클럭 신호(CLK)를 지연시켜 달성되는 메모리 시스템(100a)의 구조예를 도시한 것이다. 제5(b)도에서, 제5(a)도에도 도시된 구성 요소는 여기 사용된 바와 같이 동일 참조부호로 표기되었고 이의 설명은 생략한다.
메모리(120a)는 동기 회로(122a), 메모리 코어(124), 및 출력 회로(126)를 포함한다.
동기 회로(122a)는 데이터 신호(Data)와 클럭 신호(CLK)간의 동기화를 클럭신호(CLK)를 지연시킴으로써 달성한다. 동기 회로(122a)는 데이터 신호(Data)를 메모리 코어(124)에 출력하고 지연된 클럭 신호(CLK)를 클럭 신호(CLK')로서 메모리 코어(124)에 출력한다. 메모리 코어(124)는 클럭 신호(CLK')와 동기하여 데이터 신호(Data)를 수신한다. 출력 회로(126)는 클럭 신호(CLK′)를 수신한다.
제7도는 동기 회로(122a)의 구조예를 도시한 것이다. 동기 회로(122a)는 클럭 신호(CLK)와 데이터 신호(Data)간의 동기화를 달성하는 동기 회로(125a 내지 125f), 래치 회로(127a 내지 127f), 및 보존 회로(125g)를 포함한다.
보존 회로(124g)는 동기 회로(122a 내지 122f) 중 하나에 의해 수신된 신호의 레벨 천이에 응답하여 결정된 지연량을 모든 동기 회로에 전송하는데 사용된다. 보존 회로(125g)는 제어 신호(Mode 2)에 따라 활성화된다.
제8도는 동기 회로(125a)의 구조예를 도시한 것이다. 동기 회로(125b 내지 125f)는 동기 회로(125a)의 구조와 동일하다.
동기 회로(125a)는 클럭 신호(CLK)와 데이터 신호(Data)간 위상차가 감소되도록 지연량을 결정하는 지연량 결정 회로(1260), 및 지연량에 따라 클럭 신호(CLK)를 지연시키는 가변 지연 회로(1250)를 포함한다. 동기 회로(125a)는 제어신호(Mode 1 및 Mode 2)에 따라 활성화된다.
가변 지연 회로(1250)는 지연 소자(1252-1 내지 1252-n), AND 소자(1254-1, 내지 1254-n) 및 보존 회로(1256)(여기서 n은 정수)를 포함한다.
보존 회로(1256)는 보존 회로(1256)에 입력된 제어 신호(CTRL(1) 내지 CTRL(n))의 레벨들을 보존 유지한다. 제어 신호(CTRL(1) 내지 CTRL(n))중 단지 하나만이 H 레벨로 설정된다. 예를 들면, 제어 신호(CTRL(1))가 H 레벨에 있고 제어신호(CTRL(2))가 L레벨에 있다고 하면, 클럭 신호(CLK)는 AND 소자(1254-1)를 통해 지연 소자(1252-1 내지 1252-n)를 통과한다. 따라서, 제어 신호(CTRL(1) 내지CTRL(n))를 사용함으로써, 클럭 신호(CLK)가 거쳐가는 지연 소자들의 수, 및 이에 따라 클럭 신호(CLK)에 인가될 지연량을 제어할 수 있다. 가변 지연 회로(1250)에서 지연되었던 클럭 신호(CLK)는 클럭 신호(CLK′(0))로서 가변 지연 회로(1250)로 부터 출력된다.
지연량 결정 회로(1260)는 제어 신호(Mode 1 및 Mode 2)를 수신한다. 제어신호(Mode 1)는 초기화 기간을 정의한다. 예를 들면, 초기화 기간은 제어 신호(Mode 1)가 H 레벨에 있는 기간으로서 정의될 수 있다. 제어 신호(Mode 2)는 동작/전송 기간을 정의한다. 예를 들면, 동작/전송 기간은 제어 신호(Mode 2)가 H레벨에 있는 기간으로서 정의될 수도 있다. 이들 제어 신호는 메모리 제어기(130)를 통해 프로세서(140)로부터 공급된다.
지연량 결정 회로(1260)는 위상 비교기(1262 및 1266) 및 업/다운 카운터(1264)를 포함한다.
위상 비교기(1262)는 초기화 기간 동안 제어 신호(Mode 1)에 의해서 활성화된다. 위상 비교기(1262)는 클럭 신호(CLK′(0))의 위상을 데이터 신호(Data)의 위상에 대해 비교한다. 데이터 신호(Data)의 위상이 클럭 신호(CLK′(0))의 위상에 대해 앞서있다면, 위상 비교기(1262)는 “업” 신호(up1)를 업/다운 카운터(1264)로 출력한다. 데이터 신호(Data)의 위상이 클럭 신호(CLK′(0))의 위상보다 지연되어 있다면, 위상 비교기(1262)는 “다운” 신호(down1)를 업/다운 카운터(1264)로 출력한다.
“업” 신호(up1)에 응답하여, 업/다운 카운터(1264)는 클럭 신호(CLK)에 인가된 지연량을 감소시키기 위해서 출력을 시프트한다. 예를 들면, 업/다운 카운터(1264)는 “업” 신호(up1)에 응답하여 그 출력을 “CTRL(1)=H”에서 “CTRL(2)=H”로 시프트한다. “다운” 신호(down1)에 응답하여, 업/다운 카운터(1264)는 클럭 신호(CLK)에 인가된 지연량을 증가시키기 위해서 출력을 시프트한다. 예를 들면 업/다운 카운터(1264)는 “다운” 신호(down1)에 응답하여 이의 출력을 “CTRL(2)=H”에서 “CTRL(1)=H”로 시프트한다.
위상 비교기(1266)는 동작/전송 기간동안 제어 신호(Mode 2)에 의해서 활성화된다. 위상 비교기(1266)는 클럭 신호(CLK′(0))의 위상을 데이터 신호(Data)의 위상에 대해여 비교한다. 데이터 신호(Data)의 위상이 클럭 신호(CLK′(0))의 위상에 대해 앞서있다면, 위상 비교기(1266)는 “업” 신호(up2)를 보존 회로(125g)로 출력한다. 데이터 신호(Data)의 위상이 클럭 신호(CLK′(0))의 위상보다 지연되어 있다면, 위상 비교기(1266)는 “다운” 신호(down2)를 보존 회로(125g)로 출력한다.
“업” 신호(up2) 혹은 “다운” 신호(down2)에 응답하여, 보존 회로(125g)는 “업” 신호(up3) 혹은 “다운” 신호(down3)를 동기 회로(125a 내지 125f) 각각에 출력한다. 결국, 동기 회로(125a 내지 125f)는 동시에 제어될 수 있다.
따라서, 동기 회로(125a)는 데이터 신호(Data)에 동기되는 클럭 신호(CLK′(0))을 출력한다. 래치 회로(127a)는 클럭 신호(CLK′(0))의 엣지에 응답하여 데이터 신호(Data)를 래치한다. 래치 회로(127a)로부터 출력된 클럭 신호(CLK′(0)) 및 데이터 신호(Data(0))는 메모리 코어(124)로 출력된다.
마찬가지로, 클럭 신호(CLK′(1) 내지 CLK′(5)), 데이터 신호(Data(1) 내지 Data(3)), 및 제어 신호(Cont(0) 내지 Cont(1))는 메모리 코어(124)로 출력된다. 메모리 코어(124)는 클럭 신호(CLK′(0) 내지 CLK′(5)) 중 하나에 따라 동작한다.
이하 메모리 시스템 형태로 본 발명의 또다른 응용예에 대해서 설명한다. 제9도는 메모리 시스템(200)의 구조예를 도시한 것이다. 메모리 시스템(200)은 복수의 메모리(220)를 포함한다. 각각의 메모리(220)는 동기 회로(122), 메모리 코어(124), 출력 회로(126), 및 플래그 신호 발생 회로(222)를 포함한다. 제9도에서 제5(a)도에 도시한 메모리 시스템(100)에도 있는 구성 요소는 여기 사용된 바와 같이 동일 참조 부호로 표기되었으며 이의 설명은 생략한다.
메모리 제어기(130)가 복수의 메모리(220)를 제어하는 경우, 데이터 신호(Data)를 전송하기 전에 항상 초기화 기간 동안 동기화 처리를 행하는 것에 의해 초기화 기간이 길어지기 때문에, 메모리 시스템(200)의 동작 속도 개선에 장애가 될 수 있다. 그러므로, 메모리 시스템(200)에 따라서, 동기 회로(122)가 동작/전송 기간 동안 동기화 처리를 수행하였다면, 동기 회로(122)가 그 동작/전송 기간 후에 연이은 초기화 기간 동안 동기화 처리를 수행하지 않도록 동기 회로(122)가 제어된다.
플래그 신호 발생 회로(222)는, 동기화 처리가 동기 회로(122)에 의해 수행되는 시간(즉, 클럭 신호(CLK)의 엣지 및 데이터 신호(Data′)의 엣지가 일치하는 시간) 후에 소정의 시간 기간 동안에만 H 레벨을 취하는 플래그 신호(Flag)(제10(a)도참조)를 생성한다. 플래그 신호(Flag)가 H 레벨을 취하는 기간은 가급적 약 10 나노초(ns) 내지 약 수십 ns의 범위에 있다. 특히 클럭 신호(CLK)가 고주파수를 갖는 경우, 플래그 신호(Flag)는 20 ns 이하의 H 레벨을 취하는 것이 바람직하다.
제10(b)도는 플래그 신호 발생 회로(222)의 구조예를 도시한 것이다. 플래그신호 발생 회로(222)는 데이터 신호(Data′)의 레벨 천이를 검출하는 검출기(222a), RS 플립플롭(이하 RS-FF; 222b), 및 카운터(222c)를 포함한다.
검출기(222a)는 데이터 신호(Data′)의 레벨 천이에 응답하여 펄스 신호(set)를 생성한다. 펄스 신호(set)는 RS-FF(222b) 및 카운터(222c)에 공급된다. 검출기(222a)는 예를 들면 지연 소자(222e) 및 Exclusive-OR소자(222f)를 포함한다.
RS-FF(222b)는 펄스 신호(set)에 응답하여 플래그 발생 신호(Flag)가 L레벨에서 H 레벨로 진행하게 한다.
카운터(222c)는 펄스 신호(set)에 응답하여 카운트값을 리세트한다. 그 후, 카운터(222c)는 클럭 신호(CLK)의 엣지에 응답하여 카운트값을 증분한다. 카운터(222c)의 카운트값이 일단 소정의 값에 도달하면, 카운터(222c)는 RS-FF(222b)에 펄스 신호(reset)를 출력한다.
RS-FF(222b)는 펄스 신호(reset)에 응답하여 플래그 발생 신호(Flag)가 H 레벨에서 L 레벨로 진행하게 한다.
따라서, 데이터 신호(Data')가 레벨 천이되는 시간 후에 소정의 시간 구간동안 H 레벨을 취하는 플래그 신호(Flag)가 생성된다.
플래그 신호(Flag)는 프로세서(140)로 전송된다. 프로세서(140)는 플래그신호(Flag)의 레벨에 따라 동기화 처리를 수행하는지 여부를 결정한다.
상기 처리에 따라서, 충분히 높은 동기 정확성을 갖는 장치에 대해 초기화기간 동안 동기화 처리가 수행되는 것을 방지하는 것이 가능하다. 따라서, 초기화기간 동안 동기화 처리를 필요로 하는 장치(예를 들면, 메모리)의 수가 감소될 수 있어, 동기화 처리를 최적화한다. 그 결과, 메모리 시스템(200)의 동작 속도가 향상될 수 있다.
상기 제공된 예는, 플래그 신호(Flag)가 H 레벨에 있을 때에는, 그 플래그신호(Flag)에 관련된 메모리(220)에서 후속 초기화 기간에 전혀 동기화 처리가 수행되지 않으며, 플래그 신호(Flag)가 L 레벨에 있을 때에는, 그 플래그 신호(Flag)에 관련된 메모리(220)에서 후속 초기화 기간에 동기화 처리가 수행되는 방식으로 동작하는 것에 대해 기술되어 있다. 대안적으로는, L 레벨에 있는 플래그 신호(Flag)에 관련된 메모리(220)의 동작은 즉시 강제적으로 종료될 수 있으므로, 따라서 동기화 처리가 초기화 기간 동안 수행될 수 있게 메모리(220)가 동작/전송 기간에서 초기화 기간으로 천이하게 된다.
[실시예 2]
제11도는 본 발명의 실시예 2에 따른 시스템(2)의 구조예를 도시한 것이다. 시스템(2)은 클럭 신호 발생기(10), 슬레이브(20a), 및 마스터(30a)를 포함한다. 제11도에서, 제1도에서도 있는 구성 요소는 동일한 참조 부호로 표기되었고, 이의 설명은 생략한다.
마스터(30a)는 출력 회로(32a)를 포함한다. 출력 회로(32a)는 초기화 기간동안에 더미 패턴 신호(Dummy)를 데이터 신호 라인(lOb)으로 출력하고, 동작/전송기간 동안에는 데이터 신호(Data)를 데이터 신호 라인(lOb)으로 출력한다. 출력회로(32a)는 제어 신호(Mode 1)(초기화 기간을 정의한다)를 제어 신호 라인(10c)으로 출력한다. 출력 회로(32a)는 제어 신호 라인(10d)을 통해 제어 신호(REFOUT)를 수신한다. 제어 신호(REFOUT)는 초기화 기간이 종료된 것을 나타내는 제어 신호이다. 예를 들면, 초기화 기간의 종료는 제어 신호(REFOUT)가 H 레벨에서 L 레벨로 진행하는 것으로 표시될 수 있다.
슬레이브(20a)는 PD 감소 회로(320) 및 내부 회로(24)를 포함한다.
제12도는 PD 감소 회로(320)의 구성예를 도시한 것이다. PD 감소 회로(320)는 클럭 신호 라인(10a)을 통해 클럭 신호(CLK), 및 데이터 신호 라인(10b)을 통해 더미 패턴 신호(Dummy)와 데이터 신호(Data)를 수신한다. PD 감소 회로(320)는 제어 신호 라인(1Oc)을 통해 제어 신호(Mode 1)(초기화 기간을 정한다)를 또한 수신한다.
PD 감소 회로(320)는 클럭 신호(CLK)와 더미 패턴 신호(Dummy)간 위상차가 감소되도록 클럭 신호(CLK)를 지연시킨다. 이하, 이와 같이 지연된 클럭 신호(CLK)를 클럭 신호(CLK′)라 한다.
PD 감소 회로(320)는 더미 패턴 신호(Dummy)의 위상과 클럭 신호(CLK')의 위상간 비교 결과를 나타내는 제어 신호(REFOUT)를 제어 신호 라인(10d)으로 출력한다.
PD 감소 회로(320)의 동작에 대해 제12도를 참조하여 이하 기술한다.
먼저, 마스터(30a)(제11도)는 제어 신호(Model)가 L 레벨에서 H 레벨로 진행하게 하므로, 이에 따라 초기화 기간이 개시된다. 초기화 기간은 제어 신호(Model)가 H 레벨을 취하는 기간으로 정의된다.
초기화 기간 동안, 더미 패턴 신호(Dummy)는 데이터 신호 라인(1Ob)을 통해PD 감소 회로(320)로 입력된다. 여기서, 더미 패턴 신호(Dummy)는 클럭 신호(CLK)와 동일한 사이클을 갖는 클럭 신호로 가정한다.
초기화 기간 동안, 위상 비교기(322)는 제어 신호(Mode 1)에 의해 활성화된다. 위상 비교기(322)는 클럭 신호(CLK)의 위상을 더미 패턴 신호(Dummy)의 위상에 대해 비교한다. 클럭 신호(CLK)의 위상이 더미 패턴 신호(Dummy)의 위상에 대해 앞서 있다면, 위상 비교기(322)는 가변 지연 회로(324)로 펄스 신호(Back)(위상시프트에 대응하는 펄스폭을 갖는다)를 출력한다. 클럭 신호(CLK)의 위상이 더미패턴 신호(Dummy)의 위상보다 지체되어 있다면, 위상 비교기(322)는 가변 지연 회로(324)에 펄스 신호(Front)(위상 시프트에 대응하는 펄스폭을 갖는다)를 출력한다.
가변 지연 회로(324)는 펄스 신호(Back)에 응답하여 지연량을 증가시키거나 펄스 신호(Front)에 응답하여 지연량을 감소시킨다. 클럭 신호(CLK)는 가변 지연회로(324)에 설정되었던 지연량만큼 지연된다. 따라서, 가변 지연 회로(324)의 지연량은 클럭 신호(CLK)의 엣지와 더미 패턴 신호(Dummy)의 엣지가 일치하도록 결정될 수 있다.
위상 비교기(326)는 클럭 신호(CLK′)의 위상을 더미 패턴 신호(Dummy)의 위상에 대해 비교한다. 클럭 신호(CLK′)와 더미 패턴 신호(Dummy)간 위상차가 소정의 값보다 크다면, 제어 신호(REFOUT)는 L 레벨에 있다. 클럭 신호(CLK′)와 더미패턴 신호(Dummy)간 위상차가 소정의 값과 같거나 이보다 작다면, 제어 신호(REFOUT)는 H 레벨에 있다. 소정 값은 이상적으로는 제로이다. 그러나 실제로는 충분히 제로에 가까운 값이면 된다. 가변 지연 회로(324)의 지연량은 L 레벨에서 H 레벨로 진행하는 제어 신호(REFOUT)의 레벨에 응답하여 록(locked)된다.
스위치(328)는 제어 신호(Mode 1)가 L 레벨에 있을 때 데이터 신호 라인(10b)을 통해 입력된 신호를 보존 회로(330)에 출력하지만, 제어 신호(Mode 1)가 H 레벨에 있을 때는 데이터 신호 라인(10b)을 통해 입력된 신호를 보존 회로(330)로 출력하지 않는다.
보존 회로(330)는 스위치(328)로부터 출력된 신호를 보존 유지하여, 클럭 신호(CLK′)에 따라 내부 회로(24)(제11도)에 상기 신호를 출력한다.
제어 신호(REFOUT)의 레벨이 L 레벨에서 H 레벨로 변경되었음을 확인한 후에, 마스터(30a)(제11도)는 제어 신호(Mode 1)가 H 레벨에서 L 레벨로 진행하게 하여, 초기화 기간을 종료한다.
이어서 동작/전송 기간이 개시된다. 동작/전송 기간 동안, 데이터 신호(Data)는 데이터 신호 라인(lOb)을 통해 PD 감소 회로(320)로 입력된다.
록 시간, 즉 초기화 기간의 시작부터 가변 지연 회로(324)에서의 지연량의 록킹(locking)까지 필요한 시간 기간을 예측하는 것이 가능한 경우에 제어 신호(REFOUT)를 출력하는 것은 불필요하다. 이러한 경우, 데이터 신호(Data)에 대한 전송 동작은 록 시간이 경과한 후에 간단하게 개시될 수 있다.
제13도는 위상차 감소 회로(320)에 사용된 각종 신호의 파형을 도시한 것이다.
시간 T1에서, 제어 신호(Mode 1)는 L 레벨에서 H 레벨로 진행하며, 이에 따라 초기화 기간이 시작된다. 시간 T1에서 클럭 신호(CLK)의 위상이 더미 패턴 신호(Dummy)의 위상에 대해 앞서 있으므로 가변 지연 회로(324)에서 지연량은 펄스 신호(Back)만큼 증가된다. 따라서, 클럭 신호(CLK)는 가변 지연 회로(324)에 설정되었던 지연량만큼 지연된다.
시간 T2에서, 클럭 신호(CLK′) 및 더미 패턴 신호(Dummy)는 위상이 서로 일치한다. 제13도에서, 원표시(o)는 클럭 신호(CLK′)의 엣지와 더미 패턴 신호(Dummy)의 엣지가 서로 일치하는 것을 나타낸다.
시간 T3에서, 제어 신호(REFOUT)는 클럭 신호(CLK′)와 더미 패턴 신호(Dummy)간 위상 시프트가 없는 것에 응답하여 L 레벨에서 H 레벨로 진행한다.
시간 T4에서, 제어 신호(Mode 1)는 H 레벨에서 L 레벨로 진행하며, 이에 따라 초기화 기간이 종료한다.
제14도는 PD 감소 회로(42G)의 구조예를 도시한 것이다. PD 감소 회로(420)는 제12도에 도시한 PD 감소 회로(320)와 서로 교환될 수 있다.
PD 감소 회로(420)는 제어 신호(Mode 1)를 사용하는 대신, 소정의 초기화 패턴을 검출함으로써 초기화 기간의 시작을 검출한다. 그러므로 제어 신호(Mode 1)는 PD 감소 회로(420)에 입력되지 않는다.
PD 감소 회로(420)는 클럭 신호 라인(10a)을 통해 클럭 신호(CLK)와, 데이터신호 라인(10b)을 통해 더미 패턴 신호(Dummy) 및 데이터 신호(Data)를 수신한다.
PD 감소 회로(420)는 클럭 신호(CLK)와 더미 패턴 신호(Dummy)간 위상차가 감소되도록 클럭 신호(CLK)를 지연시킨다. 이하, 이와 같이 지연된 클럭 신호(CLK)를 클럭 신호(CLK′)라 한다.
PD 감소 회로(420)는 제어 신호(REFOUT)를 출력하며, 이 제어 신호는 더미패턴 신호(Dummy)의 위상과 클럭 신호(CLK′)의 위상간 비교 결과를 나타낸다.
PD 감소 회로(420)의 동작에 대해 제14도를 참조하여 이하 기술한다.
디코더(421)는 소정의 초기화 패턴이 데이터 신호 라인(1Ob)을 통해 입력된신호 내에 포함되어 있는지 여부를 판정한다. 소정의 초기화 패턴은 예를 들면 패턴 HLHHLL을 갖는 신호일 수 있다(제15(a)도 참조).
초기화 패턴을 검출할 때, 디코더(421)는 초기화 기간이 개시될 것임을 인식한다. 초기화 기간 동안, 더미 패턴 신호(Dummy)는 데이터 신호 라인(lOb)을 통해 PD 감소 회로(420)에 입력된다. 여기서, 더미 패턴 신호(Dummy)는 클럭 신호(CLK)와 동일한 사이클을 갖는 클럭 신호임을 가정한다. 디코더(421)는 데이터 신호 라인(10b)을 통해 입력된 신호가 위상 비교기(422)로 출력되도록 선택기(428)를 스위치한다.
위상 비교기(422) 및 가변 지연 회로(424)의 기능 및 동작은 제12도에 도시한 위상 비교기(322) 및 가변 지연 회로(324)와 동일하다. 그러므로 이의 상세한 설명은 생략한다.
위상 비교기(426)는 위상 비교기(326)와 동일한 방식으로 제어 신호(REFOUT)를 생성한다(제12도). 위상 비교기(426)는 제어 신호(REFOUT)가 L 레벨에서 H 레벨로 진행하는 것에 응답하여 초기화 기간이 종료됨을 나타내는 신호를 디코더(421)로 출력한다.
디코더(421)는 데이터 신호 라인(10b)을 통해 입력된 신호를 보존 회로(430)로 출력하도록 선택기(428)를 스위치한다. 디코더(421)는 가변 지연 회로(424)에 인가될 지연량을 록(lock)한다.
보존 회로(430)는 선택기(428)로부터 출력되는 신호를 보존 유지하여, 클럭신호(CLK′)에 따라 상기 신호를 내부 회로(24)(제11도)에 출력한다.
제어 신호(REFOUT)의 레벨이 L 레벨에서 H 레벨로 변경되었음을 확인한 후에 마스터(30a)(제11도)는 데이터 신호(Data)에 대한 전송 동작을 시작한다.
록 시간, 즉 초기화 기간의 시작부터 가변 지연 회로(424)에서의 지연량의 록킹까지 필요한 시간 기간을 예측하는 것이 가능한 경우에 제어 신호(REFOUT)를 출력하는 것은 불필요하다. 이러한 경우, 데이터 신호(Data)에 대한 전송 동작은 록 시간이 경과한 후에 간단하게 개시될 수 있다.
제15(b)도는 클럭 신호(CLK)의 위상이 더미 패턴 신호(Dummy)의 위상보다 지체된 경우에 각종 신호의 파형을 도시한 것이다.
클럭 신호(CLK)와 더미 패턴 신호(Dummy)간 위상차에 대응하는 펄스폭(W1)을 갖는 펄스 신호(Front)는 가변 지연 회로(424)로 출력된다. 따라서, 클럭 신호(CLK)는 클럭 신호(CLK′) 및 더미 패턴 신호(Dummy)의 위상이 서로 일치하도록 지연된다 제15(b)도에서, 두 개의 원형 표시(○)는 클럭 신호(CLK)의 엣지와 클럭 신호(CLK′)의 대응하는 엣지를 나타낸다.
제15(c)도는 클럭 신호(CLK)의 위상이 더미 패턴 신호(Dummy)의 위상에 대해 앞선 경우의 여러 신호의 파형을 도시한 것이다.
클럭 신호(CLK)와 더미 패턴 신호(Dummy)간 위상차에 대응하는 펄스폭(W2)을 갖는 펄스 신호(Back)는 가변 지연 회로(424)로 출력된다. 결국, 클럭 신호(CLK)는 클럭 신호(CLK') 및 더미 패턴 신호(Dummy)의 위상이 서로 일치되도록 지연된다. 제15(c)도에서, 두 개의 원형 표시(○)는 클럭 신호(CLK)의 엣지와 클럭 신호(CLK′)의 대응하는 엣지를 나타낸다.
상술한 바와 같이, PD 감소 회로(320 및 420)는 클럭 신호(CLK)를 지연시킴으로써 클럭 신호(CLK)와 데이터 신호(Data)간 위상차를 감소시킬 수 있다. 대안으로는, PD 감소 회로(320 및 420)는 데이터 신호(Data)를 지연시킴으로써 클럭 신호(CLK)와 데이터 신호(Data)간 위상차를 감소시키도록 수정될 수 있다. PD 감소회로(320 및 420)의 이러한 수정 역시 본 발명에 포함된다.
[실시예 3]
제16도는 본 발명의 실시예 3에 따른 시스템(3)의 구조예를 도시한 것이다. 시스템(3)은 클럭 신호 발생기(10), 슬레이브(20b), 및 마스터(30a)를 포함한다. 제16도에 있어서, 제11도에 있는 구성 요소 역시 동일 참조 부호를 이용하여 표기하며, 이에 대한 설명은 생략한다.
마스터(30a)는 클럭 신호(CLK)를 받아 이에 따라 동작한다. 슬레이브(20b)는 클럭 신호(CLK)를 수신하지 않는다. 슬레이브(20b)는 슬레이브(20b) 내에서 내부적으로 클럭 신호(CLK′)를 생성하여 클럭 신호(CLK′)에 따라 동작한다.
시스템(3)에 따라서, 전송 회로에 공급되는 클럭 신호(CLK)를 수신 회로에 전송하는 것은 불필요하다. 이러한 시스템 구성은 전송 회로와 수신 회로간의 거리가 매우 큰 경우에 특히 효과적이다.
슬레이브(20b)는 PD 감소 회로(520) 및 내부 회로(24)를 포함한다. 내부 회로(24)는 클럭 신호(CLK′)에 따라 동작한다.
제17도는 PD 감소 회로(520)의 구성예를 도시한 것이다. PD 감소 회로(520)는 더미 패턴 신호(Dummy) 및 데이터 신호(Data)를 데이터 신호 라인(10b)을 통해 수신한다. PD 감소 회로(520)는 제어 신호 라인(10c)을 통해 제어 신호(Mode 1)(초기화 기간을 정한다)를 또한 수신한다.
PD 감소 회로(520)는 더미 패턴 신호(Dummy)와 클럭 신호(CLK′)간 위상차가 감소되도록 클럭 신호(CLK′)를 생성한다.
PD 감소 회로(520)는, 더미 패턴 신호(Dummy)의 위상과 클럭 신호(CLK′)의 위상간 비교 결과를 나타내는 제어 신호(REFOUT)를 제어 신호 라인(10d)에 출력한다.
PD 감소 회로(520)의 동작을 제17도를 참조하여 이하 설명한다.
먼저, 마스터(30a)(제16도는)는 제어 신호(Mode 1)가 L 레벨에서 H 레벨로 진행하게 하여, 초기화 기간을 개시하도록 한다. 초기화 기간은 제어 신호(Mode 1)가 H 레벨을 취하는 기간으로서 정의된다.
초기화 기간동안, 더미 패턴 신호(Dummy)는 데이터 신호 라인(lOb)을 통해 PD 감소 회로(520)로 입력된다. 여기서, 더미 패턴 신호(Dummy)는 클럭 신호(CLK)와 동일한 사이클을 갖는 클럭 신호로 가정한다.
초기화 기간 동안, 위상 비교기(522)는 제어 신호(Mode 1)에 의해 활성화된다. 위상 비교기(522)는 클럭 신호(CLK′)의 위상을 더미 패턴 신호(Dummy)의 위상에 대해 비교한다. 클럭 신호(CLK′)는 전압 제어 발진기(VCO; 524)에 의해서 생성된다. 클럭 신호(CLK′)의 위상이 더미 패턴 신호(Dummy)의 위상에 대해 앞서있다면, 위상 비교기(522)는 펄스 신호(Back)(위상 시프트에 대응하는 펄스폭을 갖는)를 VCO 제어 회로(523)로 출력한다. 클럭 신호(CLK′)의 위상이 더미 패턴 신호(Dummy)의 위상보다 지체되어 있다면, 위상 비교기(522)는 펄스 신호(Front)(위상시프트에 대응하는 펄스폭을 갖는)를 VCO 제어 회로(523)로 출력한다.
VCO 제어 회로(523)는 펄스 신호(Back)에 응답하여 그의 발진 주파수를 감소시키도록 VCO(524)를 제어하거나 펄스 신호(Front)에 응답하여 발진 주파수를 증가시키도록 제어한다. 클럭 신호(CLK′)의 위상은 VCO(524)에 의해 조정된다. 따라서, VCO(524)의 발진 주파수는 클럭 신호(CLK′)의 엣지와 더미 패턴 신호(Dummy)의 엣지가 일치하도록 결정될 수 있다.
위상 비교기(522)는 제어 신호(REFOUT)를 생성한다. 클럭 신호(CLK′)와 더미 패턴 신호(Dunmy)간 위상차가 소정 값보다 더 크면, 제어 신호(REFOUT)는 L 레벨에 있다. 클럭 신호(CLK′)와 더미 패턴 신호(Dummy)간 위상차가 소정 값과 같거나 이보다 작다면, 제어 신호(REFOUT)는 H 레벨에 있다. 소정 값은 이상적으로는 제로이다. 그러나 실제로는 충분히 제로에 가까운 값이면 족하다.
전위 보존 회로(526)는 L 레벨에서 H 레벨로 진행하는 제어 신호(REFOUT)의 레벨에 응답하여 위상 비교기(522)로부터 공급된 전위를 보존 유지한다. 전위 보존 회로(526)가 보존 유지하는 전위는 VCO 제어 회로(523)로 공급되어 VCO(524)의 발진을 록킹한다.
스위치(528)는 제어 신호(Mode 1)가 L 레벨에 있을 때 데이터 신호 라인(10b)을 통해 입력된 신호를 보존 회로(530)에 출력한다. 그러나 제어 신호(Mode 1)가 H 레벨에 있을 때는 데이터 신호 라인(10b)을 통해 입력된 신호를 보존 회로(530)로 출력하지 않는다.
보존 회로(530)는 스위치(528)로부터 출력되는 신호를 보존 유지하여 이 신호를 클럭 신호(CLK′)에 따라 내부 회로(24)(제16도)로 출력한다.
제어 신호(REFOUT)의 레벨이 L 레벨에서 H 레벨로 변경되었음을 확인한 후에, 마스터(30a)(제16도)는 제어 신호(Mode 1)가 H 레벨에서 L 레벨로 진행하게 하여 초기화 기간을 종료한다.
이어서 동작/전송 기간이 시작된다. 동작/전송 기간 동안, 데이터 신호(Data)는 데이터 신호 라인(10b)을 통해 PD 감소 회로(520)에 입력된다.
록 시간, 즉 초기화 기간의 시작부터 VCO(524)의 발진 록킹까지 필요한 시간 기간을 예측하는 것이 가능한 경우에 제어 신호(REFOUT)를 출력하는 것은 불필요하다. 이러한 경우, 데이터 신호(Data)에 대찬 전송 동작은 단순히 록 시간이 경과 한 후에 개시될 수 있다.
제18도는 위상차 감소 회로(520)에서 사용된 여러 신호의 파형을 도시한 것이다.
시간 T1에서, 제어 신호(Mode 1)는 L 레벨에서 H 레벨로 진행하며, 이에 따라 초기화 기간이 시작된다. 시간 T1에서 클럭 신호(CLK′)의 위상이 더미 패턴 신호(Dummy)의 위상에 대해 앞서 있으므로 VCO(524)의 발진 주파수는 펄스 신호(Back)에 의해 감소된다. 이어서 VCO(524)의 발진 주파수는 펄스 신호(Front) 및 펄스 신호(Back)에 응답하여 조정된다.
시간 T2에서, 클럭 신호(CLK′) 및 더미 패턴 신호(Dummy)는 위상이 서로 일치한다. 제18도에서, 원표시(○)는 클럭 신호(CLK′)의 엣지와 더미 패턴 신호(Dummy)의 엣지가 서로 일치하는 것을 나타낸다.
시간 T3에서, 제어 신호(REFOUT)는 클럭 신호(CLK′)와 더미 패턴 신호(Dummy)간 위상 시프트가 없는 것에 응답하여 L 레벨에서 H 레벨로 진행한다.
시간 T4에서, 제어 신호(Mode 1)는 H 레벨에서 L 레벨로 가서, 초기화 기간을 종료한다.
제19도는 PD 감소 회로(620)의 구조예를 도시한 것이다. PD 감소 회로(620)는 제17도에 도시한 PD 감소 회로(520)와 서로 교환 가능하다.
PD 감소 회로(620)는 제어 신호(Mode 1)를 사용하는 대신, 소정의 초기화 패턴을 검출함으로써 초기화 기간의 시작을 검출한다. 그러므로 제어 신호(Mode 1)는 PD 감소 회로(620)에 입력되지 않는다.
PD 감소 회로(620)는 데이터 신호 라인(lOb)을 통해 더미 패턴 신호(Dummy)데이터 신호(Data)를 수신한다.
PD 감소 회로(620)는 더미 패턴 신호(Dummy)와 클럭 신호(CLK′)간 위상차가 감소되도록 클럭 신호(CLK′)를 생성한다.
PD 감소 회로(620)는 제어 신호(REFOUT)를 출력하며, 이 제어 신호는 더미패턴 신호(Dummy)의 위상과 클럭 신호(CLK′)의 위상간 비교 결과를 나타낸다.
PD 감소 회로(420)의 동작을 제19도를 참조하여 이하 설명한다.
디코더(621)는 소정의 초기화 패턴이 데이터 신호 라인(10b)을 통해 입력된 신호 내에 포함되어 있는지 여부를 판정한다. 소정의 초기화 패턴은 예를 들면 패턴 HLHHLL을 갖는 신호일 수 있다(제20(a)도 참조).
초기화 패턴을 검출할 때, 디코더(621)는 초기화 기간이 개시될 것임을 인식한다. 초기화 기간 동안, 더미 패턴 신호(Dummy)는 데이터 신호 라인(lOb)을 통해 PD 감소 회로(620)에 입력된다. 여기서, 더미 패턴 신호(Dummy)는 클럭 신호(CLK)와 동일한 사이클을 갖는 클럭 신호임을 가정한다. 디코더(621)는 데이터 신호 라인(10b)을 통해 입력된 신호가 위상 비교기(622)로 출력되도록 선택기(628)를 스위치한다.
위상 비교기(622), VCO 제어 회로(623), 및 VCO(624)의 기능 및 동작은 제17도에 도시한 위상 비교기(522), VCO 제어 회로(523), 및 VCO(524)와 동일하다. 그러므로 이의 상세한 설명은 생략한다.
위상 비교기(626)는 위상 비교기(522)와 동일한 방식으로 제어 신호(REFOUT)를 생성한다(제17도).
전위 보존 회로(626)는 제어 신호(REFOUT)가 L 레벨에서 H 레벨로 진행하는 것에 응답하여 위상 비교기(622)로부터 공급되는 신호를 보존 유지한다. 전위 보존 회로(626)에 의해 보존 유지된 전위는 VCO 제어 회로(623)로 공급된다.
디코더(621)는 제어 신호(REFOUT)가 L 레벨에서 H 레벨로 진행하는 것에 응답하여, 데이터 신호 라인(lOb)을 통해 입력된 신호를 보존 회로(630)로 출력하도록 선택기(628)를 스위치한다.
보존 회로(630)는 선택기(428)로부터 출력되는 신호를 보존 유지하여, 클럭신호(CLK′)에 따라 내부 회로(24)(제16도)로 상기 신호를 출력한다.
제어 신호(REFOUT)의 레벨이 L 레벨에서 H 레벨로 변경되었음을 확인한 후에 마스터(30a)(제16도)는 데이터 신호(Data)에 대한 전송 동작을 시작한다.
록 시간, 즉 초기화 기간의 시작부터 VCO(624)의 발진의 록킹까지 필요한 시간 기간을 예측하는 것이 가능한 경우에 제어 신호(REFOUT)를 출력하는 것은 불필요하다. 이러한 경우, 데이터 신호(Data)에 대한 전송 동작은 단순히 록 시간이 경과한 후에 개시될 수 있다.
제20(b)도는 클럭 신호(CLK′)와 더미 패턴 신호(Dummy)가 어떻게 하여 위상이 일치되는가를 도시한 도면이다.
상술한 바와 같이, PD 감소 회로(520 및 620)는 VCO(524 및 624) 각각의 발진 주파수를 조정함으로써 클럭 신호(CLK′)와 데이터 신호(Data)간 위상차를 감소시킬 수 있다. 대안적으로는, PD 감소 회로(520 및 620)는 데이터 신호(Data)를 지연시켜 클럭 신호(CLK′)와 데이터 신호(Data)간 위상차를 감소시키도록 수정될 수 있다. PD 감소 회로(520, 620)의 이러한 수정도 본 발명에 포함된다.
상술된 시스템(3)에서, VCO(524)(혹은 624)는 초기화 기간 동안 VCO(524 혹은 624)가 록(locked)되었던 것과 동일한 발진 상태에서 동작/전송 기간(데이터 신호(Data)를 전송하기 위한) 동안 계속하여 발진한다. 그러므로, 클럭 신호(CLK′)및 데이터 신호(Data)는 동작/전송 기간 동안 위상 시프트를 가질 수도 있다.
이하, 동작/전송 기간 동안 발생할 수도 있는 상기 언급한 위상 시프트를 최소화하기 위한 정정 처리는, 데이터 신호(Data)의 사이클이 클럭 신호(CLK′)의 사이클의 배수(소정의 인수만큼)라는 전제 조건하에서 수행되는 것이다.
제21(a)도는 정정 처리를 행하기 위한 PD 감소 회로(520a)의 구조예를 도시한 블록도이다. PD 감소 회로(520a)는 PD 감소 회로(520)(제17도)의 VCO(524)를 VCO(524a)로 대치하고, 정정 처리를 행하는 정정 회로(532)를 더 부가함으로써 얻어진다. 제21(a)도에서, 제17도에 있는 구성 요소는 동일 참조 부호로 표기하며 이의 설명은 생략한다.
제21(b)도는 VCO(524a) 및 정정 회로(532)의 구조예를 도시한 것이다.
VCO(524a)는 링발진기(524c)(링으로 서로 연결된 n개의 인버터를 포함한다), 및 n개의 인버터 중 k번째 인버터로부터 출력된 신호를 선택하는 선택기(524b)를 포함하며, 여기서 n은 2와 같거나 이보다 큰 정수이며, k는 1 ≤ k ≤ n인 정수이다. 간명하게 하기 위해서, 이하, 링발진기(524)는 3개의 인버터(즉, n=3)를 포함하는 것으로 가정한다.
링발진기(524c)는 인버터(524c1), 인버터(524c2), 인버터(524c3)를 포함하고 있으며, 이들은 링으로 서로 연결되어 있다. 노드(N1, N2, N3)들이 인버터(524c1, 524c2, 524c3)의 출력에 각각 연결된다.
링발진기(524c)의 상태는 노드 N1의 전압 레벨, 노드 N2의 전압 레벨, 및 노드 N3의 전압 레벨의 조합에 의해서 표현된다. 링발진기(524c)는 다음과 같이 표현된 상태 1 내지 6을 갖는다.
상태 1 : (H, L, H)
상태 2 : (L, L, H)
상태 3 : (L, H, H)
상태 4 : (L, H, L)
상태 5 : (H, H, L)
상태 6 : (H, L, L)
링발진기(524c)는 이 순서로 상태 1에서 6으로 천이하며, 상태 6 이후에는 상태 1로 되돌아간다.
여기서 표현 (x, y, z)은 노드 N1이 x의 전압 레벨을 취하며, 노드 N2가 y의 전압 레벨을 취하며, 노드 N3이 z의 전압 레벨을 취하는 상태를 뜻한다.
노드 N1, N2, N3각각의 전압 레벨은 H 레벨과 L 레벨 사이에서 교대로 선택된다. 그러므로 노드 N1으로부터 출력된 신호(SN1), 노드 N2로부터 출력된 신호(SN2), 및 노드 N3로부터 출력된 신호(SN3)는 소정의 기간에서 발진하는 클럭 신호가 될 수 있다.
선택기(524b)는 선택 신호(Sel)에 따라 신호(SM1), 신호(SN2), 및 신호(SN3)중 하나를 선택한다. 선택기(524b)에 의해 선택된 신호는 클럭 신호(CLK′)로서 VCO(524a)로부터 출력된다.
정정 회로(532)는, 링발진기(524c)의 상태를 보존 유지하는 보존 회로(534a 및 534b); 링발진기(524c)가 6개의 상태를 얼마나 많이 일주하였나를 계수하는 카운터(536); 카운터(536)의 카운트값을 보존 유지하는 보존 회로(528a 및 538b); 보존 회로(534a)에 보존 유지된 상태와 보존 회로(534b)에 보존 유지된 상태간 변화값을 검출하는 변화 검출 회로(540a); 보존 회로(538a)에 보존 유지된 카운트값과 보존 회로(538b)에 보존 유지된 카운트값간 변화를 검출하는 변화 검출 회로(540b), 변화 검출 회로(540a)에 의해 검출된 변화를 변화 검출 회로(540b)에 의해 검출된 변화값으로 나누어 몫을 도출해내는 제산 회로(542); 상기 몫에 기초하여 제어 신호(Sv)를 생성하는 제어 회로(544); 및 상기 변화 검출 회로(540a)에 의해 검출된 변화값에 따라 선택 신호(Sel)를 생성하는 제어 회로(546)를 포함한다.
보존 회로(534a 및 534b), 카운터(536), 보존 회로(538a 및 538b), 변화 검출 회로(5403 및 540b), 제산 회로(542), 및 제어 회로(544 및 546) 각각은 제어신호(Mode 2)에 의해 활성화된다.
이하, 정정 회로(532)의 동작에 대해 설명한다.
링발진기(524c)의 현재의 상태는 데이터 신호(Data)의 레벨 천이에 응답하여 보존 회로(534a 및 534b) 중 한 회로에 보존 유지된다. 링발진기(524c)의 바로 전상태는 보존 회로(534a 및 534b)중 다른 회로에 보존 유지된다.
변화 검출 회로(540a)는 링발진기(524c)의 현재의 상태와 링발진기(524c)의 바로전 상태간의 변화를 검출한다. 예를 들면, 링발진기(524c)의 현재 상태가 “상태 3”이고 링발진기(524c)의 바로전 상태가 “상태 1”이면, 변화값은 2(= 3 - 1)이다. 변화 검출 회로(540a)는 변화값(이 값은 이 예에서 2)을 나타내는 신호를 제산 회로(542)로 출력한다.
카운터(536)는 링발진기(524c)가 6개의 상태를 얼마나 많이 일주하였나를 계수한다. 즉, 카운터(536)는 링발진기(524c)의 상태가 상태 1에서 6으로 변경되어 다시 상태 1로 진행할 때마다 1씩 카운트값을 증분한다.
데이터 신호(Data)의 레벨 천이에 응답하여, 카운터(536)의 현재의 카운트값 은 보존 회로(538a 및 538b)중 하나에 보존 유지된다. 카운터(536)의 바로 전의 카운트값은 보존 회로(538a 및 538b)의 다른 것에 보존 유지된다.
변화 검출 회로(540b)는 카운터(536)의 현재 카운트값과 카운터(536)의 바로전의 카운트값간의 변화를 검출한다. 그 변화값은 데이터 신호(Data)의 레벨 천이와 데이터 신호(Data)의 다음 레벨 천이 사이에 링발진기(524c)가 6개의 상태를 일주한 회수를 나타낸다. 예를 들면, 카운터(536)의 카운트값이 “5”이고 카운터(536)의 바로전 카운트값이 “2”이면, 변화값은 3(=5-2)이다. 변화 검출 회로(540b)는 변화값(이 값은 이 예에서 3)을 나타내는 신호를 제산 회로(542)로 출력한다.
제산 회로(542)는 변화 검출 회로(540a)에 의해 검출된 변화값을 변화 검출회로(540b)에 의해 검출된 변화값으로 나눈다. 몫은 링발진기(524c)의 6개의 상태의 1회 일주하는 동안 데이터 신호(Data)에 대해 발생되었던 위상 시프트를 나타내며, 여기서 위상 시프트는 링발진기(524c)의 상태들의 수에 대해 표현된다. 예를 들면, 상기 언급된 경우에서 얻어진 몫은 2/3(=2÷3)이며, 데이터 신호(Data)가 링발진기(524c)의 6개의 상태를 한번 일주하는 동안 링발진기(524c)의 2/3 상태에 대응하는 양만큼 지연되었음을 나타낸다.
제어 회로(544)는 몫에 따라 제어 신호(Sv)를 생성한다. 제어 신호(Sv)는 VCO 제어 회로(523)에 공급된다. 결국, VCO(524a)의 발진 주파수는 몫에 따라 조정된다. 예를 들면, 몫이 2/3이면, 제어 회로(544)는 링발진기(524c)의 2/3 상태에 대응하는 길이만큼 클럭 신호(CLK′)의 사이클을 증가시키도록 제어 신호(Sv)를 생성한다.
제어 회로(546)는 변화 검출 회로(540a)에 의해 검출된 변화값에 따라 선택신호(Sel)의 값을 변경한다. 예를 들면, 변화 검출 회로(540a)에 의해 검출된 변화값이 2이면, 이것은 데이터 신호(Data)의 이전의 레벨 천이와 데이터 신호(Data)의 현재의 레벨 천이간에 링발진기(524c)의 2개의 상태에 대응하는 양만큼 데이터신호(Data)가 지연되었음을 나타낸다. 이 경우, 제어 회로(546)는 신호가 출력되고 있는 노드 이후의 2개의 노드에 있는 노드로부터 신호가 출력되도록 선택 신호(Sel)의 값을 변경한다.
따라서, 정정 회로(532)는 데이터 신호(Data)의 이전의 레벨 천이와 데이터신호(Data)의 현재의 레벨 천이간 데이터 신호(Data)에 대해 발생하였던 지연량을 계산하고, VCO(524a)는 계산된 지연량만큼 클럭 신호(CLK′)를 지연시킨다. 정정회로(532)는 링발진기(524c)의 6개의 상태를 매 일주때마다 데이터 신호(Data)에 대해 발생하는 지연량을 계산하고, VCO(524a)는 계산된 지연량만큼 감소된 주파수를 갖도록 클럭 신호(CLK′)를 생성한다. 결국, 클럭 신호(CLK′)의 위상은 데이터신호(Data)의 엣지가 클럭 신호(CLK′)의 엣지에 일치하도록 조정된다.
제22(a)도는 링발진기(524c)의 노드 N1, N2, N3로부터 각각 출력되는 신호 SN1, SN2, SN3의 파형을 도시한 것이다. 제22(a)도에 도시한 바와 같이, 신호 SN2의 위상은 하나의 인버터에 대응하는 지연량만큼 신호 SN1의 위상보다 지체되어 있고 신호 SN3의 위상은 하나의 인버터에 대응하는 지연량만큼 신호 SN2의 위상보다 지체되어 있다.
제22(b)도는 정정 회로(532)에 의해서 실행된 정정 처리의 예를 도시한 것이다.
제22(b)도의 예에서, 데이터 신호(Data)는 시간 T1에서, L 레벨에서 H 레벨로 진행하고, 시간 T2에서, H 레벨에서 L 레벨로 진행한다고 가정한다. 또한, 데이터신호(Data)는 시간 T1과 T2사이의 기간 동안에 링발진기(524c)의 2개의 상태에 대응하는 양만큼 지연되고, 링발진기(524c)는 시간 T1과 T2사이의 기간 동안에 6개의 상태를 3번 일주한다고 가정한다.
이 경우, 클럭 신호(CLK′)는 상술한 정정 처리를 통해 지연량 α만큼 지연된다. 지연량 α는 링발진기(524c)의 두 개의 상태에 대응하는 양이다. 결국, 데이터 신호(Data)의 엣지와 클럭 신호(CLK′)의 엣지는 시간 T2에서 일치한다. 또한, 상술한 정정 처리는 시간 T2및 그 이후에 (T+β)가 되도록 클럭 신호(CLK′)의 사이클을 조정한다. 여기서, T는 시간 T1과 시간 T2사이의 기간 동안의 클럭 신호(CLK′)의 사이클을 나타내며, β는 링발진기(524c)의 2/3 상태에 대응하는 길이를 나타낸다.
제22(b)도에서 도시한 예에서 데이터 신호(Data)는 시간 T3에서 L 레벨에서 H 레벨로 진행한다고 또한 가정한다. 더욱이, 데이터 신호(Data)는 시간 T2와 시간 T3사이의 기간 동안에 링발진기(524c)의 한 상태에 대응하는 양만큼 지연되고 링발진기(524c)는 시간 T2와 시간 T3사이의 기간 동안에 6개의 상태를 2번 일주한다고 가정한다.
이 경우, 클럭 신호(CLK′)는 상술한 정정 처리를 통해 지연량 γ만큼 지연된다. 지연량 γ는 링발진기(524c)의 두 개의 상태에 대응하는 양이다. 결국, 데이터 신호(Data)의 엣지와 클럭 신호(CLK′)의 엣지는 시간 T3에서 일치한다. 더욱이, 상술한 정정 처리는 시간 T3및 그 이후에 (T′+δ)이도록 클럭 신호(CLK′)의 사이클을 조정한다. 여기서, T′는 시간 T2와 시간 T3사이의 기간 동안 클럭 신호(CLK′)의 사이클을 나타내며, δ는 링발진기(524c)의 1/2 상태에 대응하는 길이를 나타낸다.
이상 기술한 바와 같이, 본 발명에 따라, 반도체 집적 회로, 시스템, 및 클럭 신호와 데이터 신호가 상이한 경로를 통해 전송되는 경우에도 스큐가 발생하는 것을 방지하는 방법이 제공된다.
각종 다른 수정예들이 본 발명의 범위 및 의도 내에서 벗어남이 없이 이 분야에 숙련된 자들에게 자명할 것이며 이들에 의해서 용이하게 행해질 수 있다. 따라서, 첨부된 특허청구범위는 본 명세서에 개시된 기재 내용에 국한되지 않으며, 청구범위는 그 보다 광의로 해석된다.

Claims (11)

  1. 반도체 집적 회로에 있어서, 상기 회로는 클럭 신호와 데이터 신호간의 제1위상차를 감소시키는 위상차 감소 회로와; 상기 클럭 신호와 상기 데이터 신호간의 감소된 제1위상차를 갖는 데이터 신호를 수신하는 회로를 포함하고, 상기 위상차 감소 회로는 제1기간(period) 동안에 상기 클럭 신호와 더미 패턴 신호간의 제2위상차를 감소시키기 위한 제1지연량을 결정하고 제2기간 동안에 상기 클럭 신호와 상기 데이터 신호간의 상기 제1위상차를 감소시키기 위한 제2지연량을 결정하는 지연량 결정 회로로서, 상기 제1기간 및 상기 제2기간은 교호적인 연이은 단계들에서 이행되고, 연이은 제1기간 동안에 상기 클럭 신호와 더미 패턴 신호간의 제2위상차를 감소시키기 위한 상기 제1지연량의 결정은 상기 클럭 신호 및 상기 데이터 신호간의 상기 제1위상차의 감소가 선행하는 제2기간 동안에 행해지는 경우에는 실행되지 않는, 상기 지연량 결정 회로와; 상기 제1기간 동안에 상기 제1지연량에 따라서 상기 클럭 신호 및 상기 더미 패턴 신호중 한 쪽을 지연시키고 상기 제2기간 동안에 상기 제2지연량에 따라서 상기 클럭 신호 및 상기 데이터 신호중 한 쪽을 지연시키는 가변 지연 회로를 포함하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 더미 패턴 신호는 제1논리 레벨로부터 제2논리 레벨로 적어도 1회 천이하게 되는 신호인 반도체 집적 회로.
  3. 제1항에 있어서, 상기 데이터 신호는 데이터 라인을 통해 상기 위상차 감소 회로에 입력되고, 상기 더미 패턴 신호는 상기 데이터 신호가 상기 위상차 감소 회로에 입력되기 전에 상기 데이터 라인을 통해 상기 위상차 감소 회로에 입력되는 반도체 집적 회로.
  4. 제1반도체 집적 회로 및 제2반도체 집적 회로를 포함하는 시스템에 있어서, 상기 제1반도체 집적 회로는, 데이터 신호를 상기 제2반도체 집적 회로에 출력하는 출력 회로를 포함하며, 상기 제2반도체 집적 회로는, 상기 제1반도체 집적 회로로부터 출력된 상기 데이터 신호를 수신하고 클럭 신호와 상기 데이터 신호간의 제1위상차를 감소시키는 위상차 감소 회로와; 상기 클럭 신호와 상기 데이터 신호간의 감소된 제1위상차를 갖는 데이터 신호를 수신하는 회로를 포함하는, 시스템.
  5. 제4항에 있어서, 상기 위상차 감소 회로는, 상기 클럭 신호와 더미 패턴 신호간의 제2위상차를 감소시키기 위한 제1지연량을 결정하는 지연량 결정 회로; 및 상기 제1지연량에 따라서 상기 클럭 신호 및 상기 데이터 신호중 한 쪽을 지연시키는 가변 지연 회로를 포함하는 시스템.
  6. 제5항에 있어서, 상기 지연량 결정 회로는 상기 클럭 신호와 상기 데이터 신호간의 상기 제1위상차를 감소시키기 위한 제2지연량을 또한 결정하며, 상기 가변 지연 회로는 상기 제2지연량에 따라서 상기 클럭 신호 및 상기 데이터 신호중 한 쪽을 지연시키는 시스템.
  7. 제5항에 있어서, 상기 더미 패턴 신호는 제1논리 레벨로부터 제2논리 레벨로 적어도 1회 천이하게 되는 신호인 시스템.
  8. 제5항에 있어서, 상기 제1반도체 집적 회로 및 상기 제2반도체 집적 회로는 데이터 라인을 통해서 상호접속되며, 상기 데이터 신호는 상기 데이터 라인을 통해서 상기 제1반도체 집적 회로로부터 상기 제2반도체 집적 회로로 전송되고, 상기 더미 패턴 신호는 상기 데이터 신호가 상기 제1반도체 집적 회로로부터 상기 제2반도체 집적 회로로 전송되기 전에 상기 데이터 라인을 통해서 상기 제1반도체 집적 회로로부터 상기 제2반도체 집적 회로로 전송되는 시스템.
  9. 클럭 신호와 데이터 신호간의 스큐(skew)를 감소시키는 방법에 있어서, 상기 방법은 (a) 상기 클럭 신호와 데이터 신호간의 제1위상차를 감소시키는 단계와; (b) 상기 클럭 신호와 상기 데이터 신호간의 감소된 제1위상차를 갖는 데이터 신호를 수신하는 단계를 포함하고, 상기 제1위상차 감소 단계는 제1기간 동안에 상기 클럭 신호와 더미 패턴 신호간의 제2위상차를 감소시키기 위한 제1지연량을 결정하고 제2기간 동안에 상기 클럭 신호와 상기 데이터 신호간의 상기 제1위상차를 감소시키기 위한 제2지연량을 결정하는 결정단계로서, 상기 제1기간 및 상기 제2기간은 교호적인 연이은 단계들에서 이행되며, 연이은 제1기간 동안에 상기 클럭 신호와 더미 패턴 신호간의 제2위상차를 감소시키기 위한 상기 제1지연량의 결정은 상기 클럭 신호 및 상기 데이터 신호간의 상기 제1위상차의 감소가 선행하는 제2기간 동안에 행해지는 경우에는 실행되지 않는, 상기 결정 단계와; 상기 제1기간 동안에 상기 제1지연량에 따라서 상기 클럭 신호 및 상기 더미 패턴 신호중 한 쪽을 지연시키고 상기 제2기간 동안에 상기 제2지연량에 따라서 상기 클럭 신호 및 상기 데이터 신호중 한 쪽을 지연시키는 단계를 포함하는, 스큐 감소 방법.
  10. 제9항에 있어서, 상기 더미 패턴 신호는 제1논리 레벨로부터 제2논리 레벨로 적어도 1회 천이하게 되는 신호인 스큐 감소 방법.
  11. 데이터 라인에 접속된 반도체 집적 회로에서 클럭 신호와 데이터 신호간의 스큐를 감소시키는 방법에 있어서, (a) 제1기간 동안에 상기 데이터 라인을 통해 더미 패턴 신호를 수신하는 단계와; (b) 제2기간 동안에 상기 데이터 라인을 통해 상기 데이터 신호를 수신하는 단계와, (c) 상기 클럭 신호와 상기 더미 패턴 신호간의 위상차에 기초하여 상기 클럭 신호와 상기 데이터 신호간의 위상차를 감소시키는 단계를 포함하는 스큐 감소 방법.
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