KR20010074389A - 반도체장치의 모스 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 모스 트랜지스터 제조방법에 관한 것으로서, 특히, 기판에 형성된 트렌치에 일부가 매몰되고 나머지 부위가 기판 표면으로 돌출된 형태의 게이트를 갖는 트랜지스터 형성시 트렌치 측벽의 게이트와 게이트절연막 사이에 추가절연막을 개재시켜 수평전계의 감소효과를 가져와 핫-캐리어 특성을 개선하고 후속 열공정에서의 게이트 축소를 방지하며 전세정공정시 게이트 모서리 부위의 게이트절연막이 얇아지는 효과를 방지하고 게이트와 주변부와의 단차를 감소시켜 전체적인 토포그래피를 개선하도록 한 반도체장치의 콘벡스(convexed)형 모스트랜지스터 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 모스 트랜지스터 제조방법은 반도체 기판의 소정 부위를 제거하여 게이트가 상기 반도체 기판에 소정 부위만큼 매몰된 형태로 형성될 트렌치를 형성하는 단계와, 상기 트렌치 내부 표면을 포함하는 상기 기판 상에 제 1 절연막과 상기 트렌치 내부 측면에 위치한 상기 제 1 절연막 상에 절연물질층으로 제 1 측벽 스페이서를 형성하는 단계와, 상기 트렌치를 충분히 매립하도록 상기 제 1 측벽 스페이서를 포함하는 상기 제 1 절연막 상에 도전층을 소정 두께로 형성하는 단계와, 상기 도전층 및 상기 제 1 절연막을 패터닝하여 상기 트렌치에 매몰되고 일부는 상기 트렌치 외측으로 연장된 형태의 잔류한 상기 도전층과 상기 제 1 절연막으로 이루어진 게이트와 게이트절연막을 각각 형성하는 단계와, 상기 게이트 및 게이트절연막 하단 외측의 상기 기판에 한 쌍의 불순물 확산영역을 서로 대응되게 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 모스 트랜지스터 제조방법에 관한 것으로서, 특히, 기판에 형성된 트렌치에 일부가 매몰되고 나머지 부위가 기판 표면으로 돌출된 형태의 게이트를 갖는 트랜지스터 형성시 트렌치 측벽의 게이트와 게이트절연막 사이에 추가절연막을 개재시켜 수평전계의 감소효과를 가져와 핫-캐리어 특성을 개선하고 후속 열공정에서의 게이트 축소를 방지하며 전세정공정시 게이트 모서리 부위의 게이트절연막이 얇아지는 효과를 방지하고 게이트와 주변부와의 단차를 감소시켜 전체적인 토포그래피를 개선하도록 한 반도체장치의 콘벡스(convexed)형 모스트랜지스터 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 문턱전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.
종래 기술에 따라 제조된 LDD 트랜지스터를 셀부에 채용할 경우, 워드라인을 이루는 게이트라인의 폭에 의하여 트랜지스터의 채널길이가 결정된다. 즉, 게이트라인을 패터닝한 다음, 게이트라인을 이온주입 마스크로 이용하는 이온주입을 기판의 활성영역에 실시하여 게이트라인을 중심으로 대칭되는 형태의 저농도 불순물 도핑영역을 형성한다. 이러한 종래 기술에 의한 소자제조는 제작상의 편의성과 소자 특성의 제어가 용이하다.
그러나, 종래의 기술은 소자의 채널 길이가 적당한 크기로 형성되는 경우에는 소자 특성 및 제조에 큰 어려움이 없으나, 0.25㎛ 이하의 선폭(CD)을 갖는 소자제조시 치명적인 문제점들을 야기한다.
따라서, 충분한 채널길이를 확보하기 위하여 게이트의 하부가 기판에 매몰된 형태의 콘벡스(convex)형 모스 트랜지스터가 소개되었다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 모스 트랜지스터 제조공정 단면도이다.
도 1a를 참조하면, 실리콘등으로 이루어진 p형의 반도체기판(10) 표면의 소정 부분에 LOCOS(Local Oxidation of Silicon) 도는 STI(shallow trench isolation) 등의 방법에 의해 소자활성영역과 격리영역을 정의하는 소자격리막인 필드산화막(도시안함)을 형성하여 소자의 활성영역 및 필드영역을 한정한다.
그리고, 기판의 활성영역의 소정부위를 포토리쏘그래피로 제거하여 게이트가 형성될 트렌치를 형성한다. 트렌치 형성 후 기판의 노출된 전면에 문턱전압 조절용 이온주입을 실시한다.
그 다음, 트렌치 내부 표면을 포함하는 반도체기판(10)의 표면을 열산화하여 게이트절연막 형성용 산화막(11)을 형성한다.
그리고, 필드산화막 및 게이트절연막 형성용 산화막(11)의 상부에 게이트 형성용 폴리실리콘층(12)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 이때, 폴리실리콘층은 도핑된 것을 사용하거나 도핑되지 않은 실리콘층을 형성한 다음 이온주입 등의 방법으로 도핑시켜 도전성을 갖도록 한다.
도 1b를 참조하면, 폴리실리콘층 상에 포토레지스트를 도포한 후 게이트를 정의하는 노광마스크를 사용한 노광 및 현상을 실시하여 게이트 형성영역을 덮는 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴으로 보호되지 않는 게이트 형성용 폴리실리콘층, 게이트절연막 형성용 산화막을 건식식각등의 비등방성 식각으로 제거하여 잔류한 폴리실리콘층으로 이루어진 게이트(120), 그리고 잔류한 산화막(110)으로 이루어진 게이트절연막(110)으로 이루어진 게이트패턴(120,110)을 형성한다. 이때, 게이트패턴은 트렌치에 형성되었으므로 형성되는 트랜지스터의 유효채널길이가 증가하고 전체적으로 기판 표면에 일부 돌출된 토포그래피를 가지므로 주변부와의 단차가 개선된다.
그 다음, 게이트패턴을 이온주입 마스크로 이용하는 n형 불순물 이온주입을 저농도로 기판(10)의 노출된 활성영역에 실시하여 저농도 불순물 이온매몰층(13)을 게이트패턴 양측에 서로 대응하는 형태로 형성한다. 이때, 저농도 불순물 이온매몰층(13)은 LDD 구조의 저농도 불순물 확산영역을 형성하기 위하여 형성한다.
도 1c와 도 1d를 참조하면, 게이트(120) 및 게이트절연막(110)의 측면에 절연체로 이루어진 측벽 스페이서(sidewall spacer)를 형성하기 위하여, 상기 게이트패턴을 덮도록 기판상에 산화실리콘 또는 질화막 등의 절연층(14)을 증착한 후 반도체기판(10) 표면이 노출되도록 에치백(etchback)하여 측벽 스페이서(140)를 형성한다. 이때, 측벽 스페이서(140)는 게이트(120)를 주변으로부터 절연시키는 동시에 소스/드레인의 고농도 불순물 확산영역을 형성하기 위한 이온주입마스크로 이용된다.
그리고, 게이트패턴과 측벽 스페이서(140)을 이온주입 마스크로 사용하여 반도체기판(10)의 노출된 활성영역에 n형의 불순물 이온들을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도 불순물 이온매몰층(도시안함)을 형성한다. 이때, 고농도 불순물 이온매몰층은 저농도 불순물 이온매몰층(13)과 대부분 중첩되고, 다만, 측벽 스페이서(140) 하부에서는 저농도 불순물 이온매몰층(13)만 존재한다.
그 다음, 저농도 불순물 이온매몰층(13)과 고농도 불순물 이온매몰층이 형성된 기판(10)에 어닐링 등의 열공정을 실시하여 소스/드레인 졍션을 형성하기 위한 불순물 이온들을 확산시켜 저농도 불순물 확산영역(130)과 고농도 불순물 확산영역(15)을 형성한다.
이와 같이 제조된 모스형 전계효과 트랜지스터의 채널길이는 게이트(120)의 폭보다 증가한 길이를 갖는다.
그러나, 상술한 바와 같이 종래 기술에 따라 제조된 트랜지스터는 반도체장치가 고집적화 되어 소자의 크기가 감소됨에 따라 게이트의 폭이 짧아져 채널의 길이가 개선에는 효과가 있으나 내부전계의 강도에 변화가 없으므로 핫-캐리어의 개선이 곤란한 문제점이 있다.
따라서, 본 발명의 목적은 기판에 형성된 트렌치에 일부가 매몰되고 나머지 부위가 기판 표면으로 돌출된 형태의 게이트를 갖는 트랜지스터 형성시 트렌치 측벽의 게이트와 게이트절연막 사이에 추가절연막을 개재시켜 수평전계의 감소효과를 가져와 핫-캐리어 특성을 개선하고 후속 열공정에서의 게이트 축소를 방지하며 전세정공정시 게이트 모서리 부위의 게이트절연막이 얇아지는 효과를 방지하고 게이트와 주변부와의 단차를 감소시켜 전체적인 토포그래피를 개선하도록 한 반도체장치의 콘벡스(convexed)형 모스트랜지스터 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 모스 트랜지스터 제조방법은 반도체 기판의 소정 부위를 제거하여 게이트가 상기 반도체 기판에 소정 부위만큼 매몰된 형태로 형성될 트렌치를 형성하는 단계와, 상기 트렌치 내부 표면을 포함하는 상기 기판 상에 제 1 절연막과 상기 트렌치 내부 측면에 위치한 상기 제 1 절연막 상에 절연물질층으로 제 1 측벽 스페이서를 형성하는 단계와, 상기 트렌치를 충분히 매립하도록 상기 제 1 측벽 스페이서를 포함하는 상기 제 1 절연막 상에 도전층을 소정 두께로 형성하는 단계와, 상기 도전층 및 상기 제 1 절연막을 패터닝하여 상기 트렌치에 매몰되고 일부는 상기 트렌치 외측으로 연장된 형태의 잔류한 상기 도전층과 상기 제 1 절연막으로 이루어진 게이트와 게이트절연막을 각각 형성하는 단계와, 상기 게이트 및 게이트절연막 하단 외측의 상기 기판에 한 쌍의 불순물 확산영역을 서로 대응되게 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 모스 트랜지스터 제조공정 단면도
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 모스 트랜지스터 제조공정 단면도
본 발명은 종래의 콘벡스형 트랜지스터의 트렌치에 매몰된 게이트 측면에 절연체로 추가 측벽스페이서를 형성하므로서 트랜지스터의 채널길이 확장뿐만 아니라 핫-캐리어에 대한 특성도 개선시킨다. 이때, 트렌치 내부에 추가되는 측벽 스페이서는 질화막으로 형성한다.
핫-캐리어 특성이 개선되는 원리를 살펴보면, 트렌치 내부 표면에서 게이트절연막과 게이트 사이에 개재된 질화막으로 이루어진 측벽 스페이서는 소자 동작시 트렌치 외부 쪽으로 기생전계(parasitic field)를 형성한다.
따라서, 소스/드레인 사이에 형성되는 수평전계는 채널 모서리 쪽의 질화막에 의하여 약화되므로, 드레인에서의 핫-캐리어 생성이 감소된다.
이와 같이 본 발명에 따라 제조되는 트랜지스터는 핫-캐리어 특성을 개선할 뿐만 아니라 다음과 같은 효과를 갖는다.
본 발명은 게이트 모서리 쪽에 형성된 질화막 측벽 스페이서가 트렌치에 매립된 게이트의 측면을 지지하는 지지대 역할을 하므로 후속 열공정에서 발생할 수 있는 게이트 축소(gate shrinkage)를 방지할 수 있다.
그리고, 본 발명은 산화막으로 이루어진 게이트절연막의 대부분이 트렌치에 매몰된 형태로 위치하므로 엘디디(LDD) 형성용 측벽 스페이서 형성용 절연막 증착을 위한 전세정공정에서 게이트 모서리 부위에서 야기될 수 있는 게이트산화막 박막화(gate oxide thinning)를 방지한다.
또한, 본 발명은 게이트의 기판 위로 돌출된 부위가 종래 일반적인 트랜지스터의 게이트 보다 낮으므로 후속 평탄화공정 및 콘택형성공정에서 마진이 큰 유리한 토포그래피를 갖는다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 모스 트랜지스터 제조공정 단면도이다.
도 2a를 참조하면, 실리콘등으로 이루어진 p형의 반도체기판(20) 표면의 소정 부분에 LOCOS(Local Oxidation of Silicon) 또는 STI(shallow trench isolation) 등의 방법에 의해 소자활성영역과 격리영역을 정의하는 소자격리막인 필드산화막(도시안함)을 형성하여 소자의 활성영역 및 필드영역을 한정한다.
그리고, 기판의 활성영역의 소정부위를 포토리쏘그래피로 제거하여 게이트가 형성될 트렌치를 형성한다. 트렌치 형성 후 기판의 노출된 전면에 문턱전압 조절용 이온주입을 실시한다.
그 다음, 트렌치 내부 표면을 포함하는 반도체기판(20)의 표면을 열산화하여 버퍼용 산화막(21)을 형성한다.
그리고, 트렌치를 포함하는 버퍼용 산화막(21)상에 질화막(22)을 화학기상증착으로 증착하여 형성한다. 이때, 질화막(22)은 이후 형성되는 트랜지스터 소자의 수평전계 감소효과를 가져오는 측벽 스페이서 형성용이다.
도 2b를 참조하면, 질화막에 에치백 공정을 실시하여 트렌치의 측면에만 질화막(220)을 잔류시킨다. 이때, 기판(20) 상부 표면에 형성된 버퍼용 산화막도 함께 제거한다. 따라서, 트렌치 측면에는 질화막이 잔류하여 수평전계 감소용 측벽 스페이서(220)가 형성된다. 트렌치 내부 표면에서 게이트절연막과 게이트 사이에 개재된 질화막으로 이루어진 측벽 스페이서는 소자 동작시 트렌치 외부 쪽으로 기생전계(parasitic field)를 형성한다. 따라서, 소스/드레인 사이에 형성되는 수평전계는 채널 모서리 쪽의 질화막에 의하여 약화되므로, 드레인에서의 핫-캐리어 생성이 감소된다. 또한, 게이트 모서리 쪽에 형성된 질화막 측벽 스페이서가 트렌치에 매립된 게이트의 측면을 지지하는 지지대 역할을 하므로 후속 열공정에서 발생할 수 있는 게이트 축소(gate shrinkage)를 방지할 수 있다.
도 2c를 참조하면, 노출된 기판의 표면을 열산화시켜 게이트절연막 형성용 산화막(23)을 성장시켜 형성한다. 따라서, 게이트가 형성될 트렌치의 측면에는 기판과 수평전계 감소용 측벽 스페이서(220) 사이에 산화막(23)이 개재된다.
도 2d를 참조하면, 필드산화막, 수평전계 감소용 측벽 스페이서(220) 및 게이트절연막 형성용 산화막(21)의 상부 표면에 게이트 형성용 폴리실리콘층(24)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 이때, 폴리실리콘층은 도핑된 것을 사용하거나 도핑되지 않은 실리콘층을 형성한 다음 이온주입 등의 방법으로 도핑시켜 도전성을 갖도록 한다. 이때, 증착되는 폴리실리콘층(24)은 트렌치를 충분히 매립하고 기판 상부 표면으로 소정 높이만큼 돌출되는 두께로 형성한다. 이는, 후속 공정에서 형성되는 게이트가 일부는 트렌치에 매몰된 형태를 갖고 나머지는 기판 표면으로부터 돌출되는 토포그래피를 갖게 하기 위해서이다.
도 2e를 참조하면, 폴리실리콘층 상에 포토레지스트를 도포한 후 게이트를 정의하는 노광마스크를 사용한 노광 및 현상을 실시하여 게이트 형성영역을 덮는 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴으로 보호되지 않는 게이트 형성용 폴리실리콘층, 게이트절연막 형성용 산화막을 건식식각등의 비등방성 식각으로 제거하여 잔류한 폴리실리콘층으로 이루어진 게이트(240), 잔류한 산화막(230)으로 이루어진 게이트절연막(230) 및 수평전계 감소용 측벽 스페이서(220)로 이루어진 게이트패턴(240,230,220)을 형성한다. 이때, 게이트패턴은 트렌치에 형성되었으므로 형성되는 트랜지스터의 유효채널길이가 증가하고 전체적으로 기판 표면에 일부 돌출된 토포그래피를 가지므로 주변부와의 단차가 개선된다.
그 다음, 게이트패턴을 이온주입 마스크로 이용하는 n형 불순물 이온주입을 저농도로 기판(20)의 노출된 활성영역에 실시하여 저농도 불순물 이온매몰층(25)을 게이트패턴 양측에 서로 대응하는 형태로 형성한다. 이때, 저농도 불순물 이온매몰층(25)은 LDD 구조의 저농도 불순물 확산영역을 형성하기 위하여 형성한다.
도 2f를 참조하면, 노출된 게이트(240) 및 게이트절연막(230)의 측면에 절연체로 이루어진 LDD 형성용 측벽 스페이서(sidewall spacer)를 형성하기 위하여, 상기 게이트패턴을 덮도록 기판상에 산화실리콘 또는 질화막 등의 절연층(도시안함)을 증착한 후 반도체기판(20) 표면이 노출되도록 에치백(etchback)하여 LDD 형성용 측벽 스페이서(26)를 형성한다. 이때, 측벽 스페이서(26)는 게이트(240)를 주변으로부터 절연시키는 동시에 소스/드레인의 고농도 불순물 확산영역을 형성하기 위한 이온주입마스크로 이용된다.
그리고, 게이트패턴과 LDD 형성용 측벽 스페이서(26)을 이온주입 마스크로 사용하여 반도체기판(20)의 노출된 활성영역에 n형의 불순물 이온들을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도 불순물 이온매몰층(도시안함)을 형성한다. 이때, 고농도 불순물 이온매몰층은 저농도 불순물 이온매몰층과 대부분 중첩되고, 다만, LDD 형성용 측벽 스페이서(26) 하부에서는 저농도 불순물 이온매몰층만 존재한다.
그 다음, 저농도 불순물 이온매몰층과 고농도 불순물 이온매몰층이 형성된 기판(20)에 어닐링 등의 열공정을 실시하여 소스/드레인 졍션을 형성하기 위한 불순물 이온들을 확산시켜 저농도 불순물 확산영역(250)과 고농도 불순물 확산영역(27)을 형성한다.
이와 같이 제조된 모스형 전계효과 트랜지스터의 채널길이는 게이트(240)의 폭보다 증가한 길이를 갖는다.
따라서, 본 발명은 소스/드레인 사이에 형성되는 수평전계는 채널 모서리 쪽의 질화막에 의하여 약화되므로 드레인에서의 핫-캐리어 생성이 감소되어 핫-캐리어 특성을 개선하고, 게이트 모서리 쪽에 형성된 질화막 측벽 스페이서가 트렌치에 매립된 게이트의 측면을 지지하는 지지대 역할을 하므로 후속 열공정에서 발생할 수 있는 게이트 축소(gate shrinkage)를 방지할 수 있으며, 산화막으로 이루어진 게이트절연막의 대부분이 트렌치에 매몰된 형태로 위치하므로 엘디디(LDD) 형성용 측벽 스페이서 형성용 절연막 증착을 위한 전세정공정에서 게이트 모서리 부위에서 야기될 수 있는 게이트산화막 박막화(gate oxide thinning)를 방지하고, 게이트의 기판 위로 돌출된 부위가 종래 일반적인 트랜지스터의 게이트 보다 낮으므로 후속 평탄화공정 및 콘택형성공정에서 마진이 큰 유리한 토포그래피를 갖는 장점이 있다.
Claims (5)
- 반도체 기판의 소정 부위를 제거하여 게이트가 상기 반도체 기판에 소정 부위만큼 매몰된 형태로 형성될 트렌치를 형성하는 단계와,상기 트렌치 내부 표면을 포함하는 상기 기판 상에 제 1 절연막과 상기 트렌치 내부 측면에 위치한 상기 제 1 절연막 상에 절연물질층으로 제 1 측벽 스페이서를 형성하는 단계와,상기 트렌치를 충분히 매립하도록 상기 제 1 측벽 스페이서를 포함하는 상기 제 1 절연막 상에 도전층을 소정 두께로 형성하는 단계와,상기 도전층 및 상기 제 1 절연막을 패터닝하여 상기 트렌치에 매몰되고 일부는 상기 트렌치 외측으로 연장된 형태의 잔류한 상기 도전층과 상기 제 1 절연막으로 이루어진 게이트와 게이트절연막을 각각 형성하는 단계와,상기 게이트 및 게이트절연막 하단 외측의 상기 기판에 한 쌍의 불순물 확산영역을 서로 대응되게 형성하는 단계로 이루어진 반도체장치의 모스 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 제 1 측벽 스페이서는 질화막으로 형성하는 것이 특징인 반도체장치의 모스트랜지스터 제조방법.
- 청구항 1에 있어서,상기 불순물 확산영역을 형성하는 단계는,상기 게이트 및 게이트절연막 하단 외측의 상기 기판에 저농도 불순물 도핑영역을 형성하는 단계와,상기 게이트 및 상기 게이트절연막 측면에 제 2 측벽 스페이서를 형성하는 단계와,상기 제 2 측벽 스페이서와 상기 게이트를 이온주입 마스크로 이용하여 상기 제 2 측벽 스페이서 하단 외측 상기 기판에 고농도 도핑영역을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 모스 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 제 1 절연막과 상기 제 1 측벽 스페이서를 형성하는 단계는,상기 트렌치를 포함하는 상기 기판상에 상기 절연물질층을 형성하는 단계와,상기 상기 절연물질층을 상기 트렌치 내부 측면에만 잔류시켜 상기 제 1 측벽 스페이서를 형성하는 단계와,노출된 상기 기판의 전 표면 및 상기 제 1 측벽 스페이서 하부의 상기 트렌치 측면을 산화시켜 상기 제 1 절연막을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 모스 트랜지스터 제조방법.
- 청구항 1에 있어서, 상기 트렌치를 형성하는 단계 이후,상기 기판의 노출된 부위에 완충막을 형성하는 단계와,상기 완충막으로 덮힌 상기 기판 부위에 문턱전압 조절용 이온주입을 실시하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 모스 트랜지스터 제조방법.
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| KR1020000003434A KR20010074389A (ko) | 2000-01-25 | 2000-01-25 | 반도체장치의 모스 트랜지스터 제조방법 |
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| KR (1) | KR20010074389A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399911B1 (ko) * | 2001-12-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR100567073B1 (ko) * | 2004-12-29 | 2006-04-04 | 주식회사 하이닉스반도체 | 피모스펫 제조방법 |
| KR100733228B1 (ko) * | 2006-01-23 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR100900145B1 (ko) * | 2002-07-18 | 2009-06-01 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
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- 2000-01-25 KR KR1020000003434A patent/KR20010074389A/ko not_active Application Discontinuation
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