KR100295292B1 - 디램의내부전압구동회로 - Google Patents

Abstract

본 발명은 반도체 메모리인 디램에 관한 것으로, 특히 디램 회로 설계에 일반적으로 사용되는 내부 전압 구동 회로의 반응 시간을 단축시켜 내부 전압의 변화에 신속히 대응하며, 별도의 수단을 사용하지 않아도 피드백 회로에서 흔히 발생하는 발진을 제거할 수 있는 디램의 내부 전압 구동회로를 제공하는 것을 목적으로 하고 있습니다. 이를 위해, 본 발명에 따른 디램의 내부 전압 구동회로는, 입력으로 인가되는 기준 전압을 특정 값만큼 강하시켜 주는 제1전압 다운 변환기; 피드백되는 내부전압을 특정 값만큼 강하시켜 주는 제2전압 다운 변환기; 상기 제1전압 다운 변환기로부터 전압 강하된 기준 전압과 상기 제2전압 다운 변환기로부터 전압 강화된 내부전압의 차를 증폭하여 출력하는 차동 증폭기; 상기 차동 증폭기로부터의 출력신호가 고 전위에서 저 전위로 변환하는 동작은 빠르게 응답하고, 저 전위에서 고 전위로 변환하는 동작은 느리게 응답하는 2차 증폭단의 드라이버; 및 상기 차동 증폭기로부터의 출력신호와 상기 2차 증폭단의 드라이버로부터의 출력신호를 입력받아, 내부 전압이 저하되는 경우에는 짧은 시간 안에 턴-온되고, 내부 전압이 기준 전압과 동일한 전위로 회복된 후에는 일정 지연시간 이후에 턴-오프되는 출력 트랜지스터를 구비하는 특징으로 하고 있습니다.

Description

디램의 내부 전압 구동회로

본 발명은 반도체 메모리인 디램에 관한 것으로, 특히 디램 회로 설계에 일반적으로 사용되는 내부 전압 구동 회로의 반응 시간을 단축시켜 내부 전압의 변화에 신속히 대응하며, 별도의 수단을 사용하지 않아도 피드백 회로에서 흔히 발생하는 발진을 제거할 수 있도록 한, 디램의 내부 전압 구동 회로에 관한 것이다.

종래에 사용되는 내부 전압 구동 회로는 제1도에 도시된 바와 같이, 기준 전압(Vref)과 외부 인가 전압(Vext)의 차만을 증폭하여 출력하는 차동 증폭기(1)와; 상기 차동 증폭기(1)로부터 출력된 신호에 의해 온/오프 구동하여 내부 회로(2)로내부 전압을 인가하는 피모스 전계효과 트랜지스터(PM3)로 구성되어 있다.

상기와 같이 구성된 종래의 회로는 예를 들어, 외부 인가 전압(Vext)이 3.0 [V] 라고 가정하고, 내부 전압(Vint)이 2.5[V]가 되기를 원할 경우, 이 기준 전압(Vref) 단자에는 2.5 [V] 즉, 희망하는 내부 전압(Vint)과 동일한 전압을 인가해야한다.

이와 같은 경우, 엔모스 전계효과 트랜지스터(NM2)의 게이트에는 2.5 [V] 가, 엔모스 전계효과 트랜지스터(NM1)의 게이트에는 3.0 [V] 가 각각 걸리게 되어, 이들 엔모스 전계효과 트랜지스터(NM1, NM2)는 거의 선형 영역에서 동작할 수 밖에없다.

이로 인해 차동 증폭기(1)의 이득이 상당히 줄어들게 되고, 이때 상기 엔모스 전계효과 트랜지스터(NM1, NM2) 그리고 엔모스 전계효과 트랜지스터(NM3)는 저항과 같은 역할 밖에는 못한다.

따라서, 구동 부하(active load)로 달려있는 피모스 전계효과 트랜지스터(PM1, PM2)의 전류-전압 특성이 공정의 변화와 같은 외부 요인에 의해서 약간이라도 바뀌면, 동일한 전위가 인가되어도 피모스 전계효과 트랜지스터(PM3)의 게이트 단으로 출력되는 전압은 달라지게 되며, 이것은 동일한 회로를 사용해도 실제 제작된 칩마다 생성되는 내부 전압이 달라질 수 있다는 문제를 갖고 있음을 의미한다.

그러므로, 상기와 같은 종래의 회로는 몇가지 문제점을 가지고 있다.

첫째로, 출력단에 전류를 공급할 때 피모스 전계효과 트랜지스터(PMOSFET)를 구동하는 차동 증폭기가 매우 비효율적으로 동작되고 있다는 것이다.

그 원인은 주로 구동 전압과 기준 전압의 차이가 너무 작아 이 회로를 구성하는 트랜지스터 들이 대부분 선형 영역(Linear region)에서 동작하기 때문으로, 이 경우 발생하는 문제점은 공정의 변화에 의해 출력이 변화하는 전위가 바뀐다는 것과 차동 증폭기의 이득(gain)이 작고 출력의 범위가 제한되어, 결과적으로 출력단의 피모스 전계효과 트랜지스터(PMOSFET)의 게이트 전위를 충분히 낮춰주지 못한다는 것이다.

그 결과로 내부적으로 발생되는 내부 전압(Vint)의 값이 다이(die)마다 다르고, 필요 이상으로 큰 출력 구동 즉, 피모스 전계효과 트랜지스터(PMOSFET)를 사용하게 되어 전체 회로의 반응 속도를 저하시키면서도 더 큰 설계 면적을 요구하게 되는 것이다.

둘째 문제는, 회로의 반응 속도를 증가 시킬수록 발진이 발생할 가능성이 증가한다는 것이다.

이 문제를 해결하기 위해 흔히 사용되는 방법은, 피드백되는 신호의 전달 속도를 저하시키기 위해 회로의 특정 부분에 캐패시터를 넣는 것인데, 결과적으로는 전체 회로의 동작을 다시 느려지게 하므로, 동작 속도를 높이려는 목적에 반대되는 결과를 낳는다.

이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 디램 회로 설계에 일반적으로 사용되는 내부 전압 구동 회로의 반응 시간을 단축시켜 내부 전압의 변화에 신속히 대응하며, 별도의 수단을 사용하지 않아도 피드백 회로에서 흔히 발생하는 발진을 제거할 수 있도록 한, 디램의 내부 전압 구동 회로를 제공하는데 그 목적이 있다.

제1도는 종래의 내부 전압 구동 회로도.

제2도는 본 발명에 따른 디램의 내부 전압 구동 회로도.

제3도는 제2도 드라이버에 대한 상세 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

10, 40 : 전압 다운 변환기 20 : 차동 증폭기

30 : 드라이버 50 : 내부 회로

PM : 피모스 전계효과 트랜지스터

NM : 엔모스 전계효과 트랜지스터

I : 인버터

상기한 바와 같은 목적을 달성하기 위한 본 발명은, 입력으로 인가되는 기준전압을 특정 값만큼 강하시켜 주는 제1전압 다운 변환기; 피드백되는 내부전압을 특정 값만큼 강하시켜 주는 제2전압 다운 변환기; 상기 제1전압 다운 변환기로부터 전압 강하된 기준 전압과 상기 제2전압 다운 변환기로부터 전압 강하된 내부전압의 차를 증폭하여 출력하는 차동 증폭기; 상기 차동 증폭기로부터의 출력신호가 고 전위에서 저 전위로 변환하는 동작은 빠르게 응답하고, 저 전위에서 고 전위로 변환하는 동작은 느리게 응답하는 2차 증폭단의 드라이버; 및 상기 차동 증폭기로부터의 출력신호와 상기 2차 증폭단의 드라이버로부터의 출력신호를 입력받아, 내부 전압이 저하되는 경우에는 짧은 시간 안에 턴-온되고, 내부 전압이 기준 전압과 동일한 전위로 회복된 후에는 일정 지연시간 이후에 턴-오프되는 출력 트랜지스터를 구비하는 것을 특징으로 한다.

본 발명은 첫째, 차동 증폭기의 스윙(swing) 범위를 증가시키고, 또한 프로세스에 둔감한 특성을 갖도록 차동 증폭기의동작 영역을 바꿔서 대부분의 트랜지스터들이 포화 영역에서 동작하도록 하였다.

이를 위해 전압 다운 변환기를 사용하였다.

둘째로, 내부 전압(Vint) 전위가 떨어지는 데에는 신속히 반응하면서도 피드백 회로에서 흔히 발생하는 발진이 일어나지 않게 하기 위해 피모스 전계효과트랜지스터(PMOSFET)와 엔모스 전계효과 트랜지스터(NMOSFET)의 외형비(Aspect ratio), 즉 두 트랜지스터 전류 구동력의 비율이 현저히 차이가 나는 인버터를 사용해서 피모스 전계효과 트랜지스터(PMOSFET)를 구동하도록 했다.

그 결과로 내부 전압의 전압 강하에는 신속히 대응하고, 내부 전압이 상승하는 것에는 어느 정도의 시간 차이를 두고 반응하게 되어 일단 기준 전압보다 내부 전압이 높아지면 저절로 동작이 중단되도록 함으로써, 피드백 회로에서 흔히 발생하는 발진의 가능성은 거의 사라지고, 회로의 동작 중에서 내부 전압의 강하에는 얼마든지 신속히 반응할 수 있게 된다.

본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.

먼저, 제1전압 다운 변환기(10) 및 제2전압 다운 변환기(40)는 입력으로 인가되는 전압, 즉 기준 전압(Vref)과 피드백되는 내부전압(Vinet)을 특정 값만큼 강하시켜 주는 회로로서, 이 회로를 사용함으로 해서 차동 증폭기의 트랜지스터들이 포화 영역에서 동작할 수 있게 된다.

상기 제1전압 다운 변환기(10)를 사용해서 피드백되는 내부 전압(Vint) 전위와 기준 전압(Vref) 전위를 약 1.0 [V] 가량 강하시켜 상기 차등 증폭기(20)에 인가하므로, 공정에 변화가 생기더라도 차동 증폭기(20)는 정확히 내부 전압(Vint)과 기준 전압(Vref)이 같을 경우 이득이 최대가 된다.

상기 드라이버(30)는 차동 증폭기(20)에서 출력된 신호를 최대로 증폭시키는 동시에, 이 회로의 속도를 증가시키고 발진을 방지하는 세가지 기능을 하는 중요한 회로이다.

이 드라이버(30)는 제3도에 도시한 바와 같이 2단으로 설계되었을 경우, 제 1 입력 전압(Vi1)이 "하이"에서 "로우"로 변환하는 속도만 증가시키고, 로우에서 하이로 변환하는 속도는 느리게 하기 위해 피모스 전계효과 트랜지스터(PM40)의 전류 구동력은 크게 하고, 엔모스 전계효과 트랜지스터(NM40)의 전류 구동력은 작게해야 하며, 그 다음단의 인버터에서는 이와 반대로 피모스 전계효과 트랜지스터(PM50)는 작게, 엔모스 전계효과 트랜지스터(NM50)는 크게 해야 한다.

이로 인해 두 인버터의 스위칭 전류는 줄어들어 전류 소모는 작아지고, 팬 아우트(Fan-out)가 줄어들어 동작 속도는 향상되는 두가지의 장점을 추가로 얻을 수 있다.

이렇게 트랜지스터를 비대칭으로 구성하는 이유는, 제2도의 최종단 피모스 전계효과 트랜지스터(PM30)가 턴-온되는 속도는 빠르고, 턴-오프되는 시간은 오래 걸리도록 하기 위해서이다.

이렇게 하면, 내부 전압(Vint)이 저하되는 경우 최종단 피모스 전계효과 트랜지스터(PM30)는 짧은 시간안에 턴-온되고,내부 전압(Vint)이 기준 전압(Vref)과 동일한 전위로 회복되고 난 이후에도 피모스 전계효과 트랜지스터(PM30)는 일정시간 이후에 턴-오프된다.

따라서, 내부 전압(Vint)은 피모스 전계효과 트랜지스터(PM30)가 턴-오프되는 시점에서 기준 전압(Vref)보다는 약간 높게유지되고, 내부 전압(Vint)의 레벨이 다시 기준 전압(Vref)보다 낮게 떨어지기 전에는, 즉 실제로 내부 전압 구동 회로가다시 동작해야 할 상황이 되기 전에는 피모스 전계효과 트랜지스터(PM30)가 다시 턴-온되지 않으므로, 피드백 회로에서 흔히 발생하는 발진의 가능성은 거의 없어진다.

이상에서 상세히 설명한 바와 같이 본 발명은, 내부 전압 구동 회로가 빠른 속도로 턴-온될 수 있어서 내부 회로가 동작을 시작할 때 내부 전압의 급격한 전압 강하를 방지할 수 있고, 내부 전압 구동 회로가 빠른 속도로 동작하면서도 발진의가능성이 매우 적은 효과가 있다.

또한, 최종단의 피모스 전계효과 트랜지스터의 게이트 전위를 외부 인가 전압에서 그라운드 접지까지 풀 스윙(full swing)을 하게 하므로 이 피모스 전계효과 트랜지스터의 크기를 최소화할 수 있어서 동작 속도 증가뿐 아니라 설계 면적을 절약할 수 있다.

따라서, 이 회로를 사용하면 전체 회로가 안정적으로 빠르게 동작할 수 있도록 해 줄 뿐만 아니라, 전체 칩의 면적을 줄이는데도 상당히 기여할 수 있다.

본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 입력으로 인가되는 기준 전압을 특정 값만큼 강하시켜 주는 제1전압 다운 변환기; 피드백되는 내부전압을 특정 값만큼 강하시켜 주는 제2전압 다운 변환기; 상기 제1전압 다운 변환기부터 전압 강하된 기준 전압과 상기 제2전압다운 변환기로부터 전압 강하된 내부전압의 차를 증폭하여 출력하는 차동 증폭기; 상기 차동 증폭기로부터의 출력신호가 고 전위에서 저 전위로 변환하는 동작은 빠르게 응답하고, 저 전위에서 고 전위로 변환하는 동작은 느리게 응답하는 2차 증폭단의 드라이버; 및 상기 차동 증폭기로부터의 출력신호와 상기 2차 증폭단의 드라이버로부터의 출력신호를 입력받아, 내부 전압이 저하되는 경우에는 짧은 시간 안에 턴-온되고, 내부 전압이 기준 전압과 동일한 전위로 회복된 후에는 일정 지연시간 이후에 턴-오프되는 출력 트랜지스터를 구비하는 특징으로 하는 디램의 내부 전압 구동 회로.
2. 제1항에 있어서, 상기 제1 및 제2전압 다운 변환기는, 상기 차동 증폭기의 기준 전압과 피드백 신호인 내부전압의 전위를 0.3[V]이상 기준 전압 이하의 전압으로 강하시켜 상기 차동 증폭기의 두 입력으로 사용하는 것을 특징으로 하는 디램의 내부 전압 구동 회로.
3. 제1항에 있어서, 상기 2차 증폭단의 드라이버는, 상기 차동 증폭기의 출력전압을 외부 인가 전압에서 그라운드 접지까지 풀 스윙할 수 있도록 재증폭시키는 2차 증폭단을 사용하는 것을 특징으로 하는 디램의 내부 전압 구동 회로.
4. 제3항에 있어서, 상기 2차 증폭단의 드라이버는, 하나 또는 다수의 인버터를 구비함을 특징으로 하는 디램의 내부 전압 구동 회로.
5. 제3항에 있어서, 상기 2차 증폭단의 드라이버는, 상기 차동 증폭기의 출력신호가 "고 전위"에서 "저 전위"로 변환하는 하강에지를 구동하는 트랜지스터의 전류 구동 능력을 구성하여 신호가 빠르게 전달되도록 구비함을 특징으로 하는 내부 전압 구동 회로.
6. 제3항에 있어서, 상기 2차 증폭단의 드라이버는, 상기 차동 증폭기의 출력신호가 "저 전위"에서 "고 전위"로 변환하는 상승에지를 구동하는 트랜지스터의 전류 구동 능력을 작게 하여 이 신호의 진행을 지연시키고 전류 소모와 부하가 작게 되도록 구비함을 특징으로 하는 디램의 내부 전압구동 회로.

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