KR100291824B1 - 반도체소자의미세콘택홀형성방법 - Google Patents
반도체소자의미세콘택홀형성방법 Download PDFInfo
- Publication number
- KR100291824B1 KR100291824B1 KR1019940032799A KR19940032799A KR100291824B1 KR 100291824 B1 KR100291824 B1 KR 100291824B1 KR 1019940032799 A KR1019940032799 A KR 1019940032799A KR 19940032799 A KR19940032799 A KR 19940032799A KR 100291824 B1 KR100291824 B1 KR 100291824B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- contact hole
- layer
- conductive layer
- gate electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- 230000004888 barrier function Effects 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 43
- 229920005591 polysilicon Polymers 0.000 abstract description 18
- 239000011229 interlayer Substances 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 239000004020 conductor Substances 0.000 abstract 1
- 239000002019 doping agent Substances 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체소자의 미세콘택홀 형성방법에 관한 것으로, 반도체기판 상부에 소자분리절연막, 불순물 접합영역 및 게이트전극을 순차적으로 형성하고 전체표면상부에 일정두께 제1도전층을 형성한 다음, 전체표면상부에 감광막을 두껍게 형성하고 상기 제1도전층의 상부가 노출되도록 상기 감광막을 플라즈마를 이용하여 전면식각한 다음, 상기 게이트전극의 측면에 남아있는 감광막을 식각장벽으로하여 상기 제1도전층을 전면식각하고 상기 감광막을 제거함으로써 상기 게이트전극 사이에 제1도전층패드를 형성한 다음, 제2도전층을 콘택시킴으로써 콘택공정시 미스얼라인이 발생시에도 접합누설을 방지할 수 있어 반도체소자의 신뢰성을 향상시킬 수 있는 기술이다.
Description
[발명의 명칭]
반도체소자의 미세콘택홀 형성방법
[발명의 상세한 설명]
본 발명은 반도체소자의 미세콘택홀 형성방법에 관한 것으로, 특히 고집적화된 반도체소자에 미세콘택홀을 형성하는데 있어서, 콘택시키는 도전층과 웰(well)이 형성된 반도체기판이 단락되는 것을 방지하기 위하여 도전체로 형성된 패드를 형성함으로써 반도체소자의 신뢰성을 향상시키는 기술에 관한 것이다.
종래에는 반도체기판 상부에 소자분리절연막, 불순물 접합영역 및 게이트전극을 형성하고 전체구조상부를 평탄화시키는 하부절연층을 형성한다. 그리고, 자기정렬적인 공정으로 또는 마스크를 이용한 식각공정으로 콘택홀을 형성한다. 그러나, 정렬오차가 발생하여 콘택홀이 미스얼라인(misalign)되는 경우도 있다. 미스얼라인이 발생하는 경우는 상기 소자 분리절연막이 식각되고 상기 불순물 접합영역을 벗어나 웰이 형성된 반도체기판이 노출되기도 한다. 그로인하여, 반도체소자 동작시 접합누설전류가 다량 발생하여 반도체소자의 특성을 저하시킴으로써 반도체소자의 신뢰성을 저하시키는 문제점이 있다.
제1도는 종래기술에 의하여 형성된 반도체소자를 도시한 단면도이다.
제1도를 참조하면, 반도체기판(41) 상부에 소자분리산화막(43)을 형성한다. 그리고, 불순물 접합영역(45)을 형성한다. 그리고, 상기 반도체기판(41)의 활성영역에 게이트산화막(47) 및 게이트전극(49)을 형성한다. 그리고, 상기 게이트전극(49)의 측벽에 산화막 스페이서(51)를 형성한다. 그리고, 전체표면상부를 평탄화시키는 산화막(53)을 형성한다. 그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 반도체기판(41)의 예정된 부분을 노출시키는 콘택홀(55)을 형성한다. 이때, 상기 콘택홀(55)은 상기 불순물 접합영역(45)을 벗어나 상기 소자분리산화막(43)을 식각하고 웰이 형성된 반도체기판(41)을 노출시키도록 형성된 것이다. 그로인하여, 상기 반도체기판(41)은 손상된다. 그리고, 상기 콘택홀을 통하여 상기 반도체기판(41)에 접속시켜 다결정실리콘막(57)을 형성한다. 여기서, 소자 동작시 접합누설전류가 발생한다.
따라서, 본 발명은 종래기술의 문제점을 해결하기위하여, 상기 반도체기판 상부에 소자분리절연막, 불순물 접합영역 및 게이트전극을 순차적으로 형성하고 전체표면상부에 일정두께 도전층을 형성한 다음, 식각공정으로 상기 게이트전극의 측벽과 상기 게이트전극 간에 상기 도전층으로 형성된 패드를 형성하고 전체표면상부에 하부절연층을 형성한 다음, 콘택마스크를 이용하여 콘택마스크를 형성함으로써 반도체기판에 직접 접속되지 않게 하여 누설전류의 발생을 방지할 수 있어 반도체소자의 신뢰성을 향상시키는데 그 목적이 있다.
이상의 목적을 달성하기위한 본 발명의 특징은, 반도체기판 상부에 소자분리절연막, 불순물 접합영역 및 게이트전극을 순차적으로 형성하는 공정과, 상기 게이트전극의 측벽에 절연막 스페이서를 형성하는 공정과, 전체표면상부에 일정두께 제1도전층을 형성하는 공정과, 전체표면상부에 감광막을 두껍게 형성하는 공정과, 상기 감광막을 상기 제1도전층이 노출되도록 전면식각하는 공정과, 상기 남아있는 감광막을 식각장벽으로하여 상기 제1도전층을 전면식각하는 공정과, 상기 남아있는 감광막을 제거함으로써 상기 게이트전극 간에만 제1도전층패드를 형성하는 공정과, 전체표면상부를 평탄화시키는 하부절연층을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 상기 제1도전층패드를 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 제1도전층패드에 접속되도록 제2도전층을 형성하는 공정을 포함하는 반도체소자의 미세콘택홀 형성방법에 있어서, 상기 제1도전 다결정실리콘으로 형성된 것과, 상기 감광막의 전면식각은 산소분위기의 플라즈마를 이용하여 실시하는 것과, 상기 제2도전층은 다결정실리콘으로 형성된 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제2(a)도 내지 제2(d)도는 본 발명의 실시예에 따른 반도체소자의 미세콘택홀 형성공정을 도시한 단면도이다.
제2(a)도를 참조하면, 반도체기판(11) 상부에 소자분리산화막(13)을 형성한다. 그리고, 불순물 접합영역(15)을 형성한다. 그리고, 게이트산화막(17) 및 게이트전극(19)를 형성한다. 그리고, 상기 게이트전극(19)의 상부에 층간절연막(21)을 형성한다. 그리고, 상기 게이트전극(19)의 측벽에 산화막 스페이서(23)를 형성한다. 여기서, 상기 소자분리산화막(13)은 비활성영역에 형성된다. 그리고, 상기 게이트전극(19)은 활성영역에 형성된다. 그 다음에, 전체표면상부에 일정두께 제1다결정실리콘막(25)을 형성한다. 그리고 전체표면상부에 감광막(27)을 두껍게 형성한다.
제2(b)도를 참조하면, 상기 감광막(27)을 전면식각한다. 이때, 전면식각은 산소분위기의 플라즈마를 이용하여 실시한다. 그리고, 상기 제1다결정실리콘막이 노출될 때까지 실시한다. 여기서, 상기 감광막(27)은 상기 게이트전극(19)의 측면에만 형성된다.
제2(c)도를 참조하면, 상기 감광막(27)을 식각장벽으로하여 상기 제1다결정실리콘막(25)을 전면식각한다. 그리고, 상기 감광막(27)을 제거한다. 그로인하여, 상기 게이트전극(19) 간에 제1다결정실리콘막(25)패드가 형성된다.
제2(d)도를 참조하면, 전체표면상부를 평 탄화시키는 제1산화막(29)을 형성한다 그리고, 제1콘택마스크(도시안됨)을 이용하여 제1콘택홀(31)을 형성한다 이때, 상기 제1다결정실리콘막(25)패드가 노출된다. 그 다음에, 상기 제1콘택홀(31)을 통하여 상기 제1다결정실리콘막(25)패드에 제2다결정실리콘막(33)을 형성한다. 그리고, 전체표면상부를 평탄화시키는 제2산화막(35)을 형성한다. 그리고, 제2콘택마스크(도시안됨)를 이용하여 상기 제1다결정실리콘막(25)패드를 노출시키는 제2콘택홀(37)을 형성한다. 그리고, 상기 제2콘택홀(37)을 통하여 제3다결정실리콘막(39)을 형성함으로써 콘택을 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 미세콘택홀 형성방법은, 반도체기판 상부에 소자분리절연막, 불순물 접합영역 및 게이트전극을 순차적으로 형성하고 상기 게이트전극의 측면에 사이만 도전층을 형성한 다음, 후공정에서 콘택홀을 형성하고 제2도전층을 콘택시킨 다음, 소자동작할 때, 콘택 미스얼라인이 발생된 상태에서도 접합누설전류의 유출을 방지할 수 있어 반도체소자의 신뢰성을 향상시킬 수 있는 잇점이 있다.
[도면의 간단한 설명]
제1도는 종래기술에 의하여 형성된 반도체소자의 미세콘택홀을 도시한 단면도.
제2(a)도 내지 제2(d)도는 본 발명의 실시예에 따른 반도체소자의 미세콘택홀 형성방법을 도시한 단면도.
* 도면에 주요부분에 대한 도면설명
11,41 : 반도체기판 13,43 : 소자분리산화막
15,45 : 불순물 접합영역 17,47 : 게이트산화막
19,49 : 게이트전극 21 : 층간절연막
23,51 : 산화막 스페이서 25 : 제1다결정실리콘막
27 : 감광막 29 : 제1산화막
31 : 제1콘택홀 33 : 제2다결정실리콘막
35 : 제2산화막 37 : 제2콘택홀
39 : 제3다결정실리콘막 53 : 산화막
55 : 콘택홀 57 : 다결정실리콘막
Claims (4)
- 반도체기판 상부에 소자분리절연막, 불순물 접합영역 및 게이트전극을 순차적으로 형성하는 공정과, 상기 게이트전극의 측벽에 절연막 스페이서를 형성하는 공정과, 전체표면상부에 일정두께 제1도전층을 형성하는 공정과, 전체표면상부에 감광막을 두껍게 형성하는 공정과, 상기 감광막을 상기 제1도전층이 노출되도록 전면식각하는 공정과, 상기 남아있는 감광막을 식각장벽으로하여 상기 제1도전층을 전면식각하는 공정과, 상기 남아있는 감광막을 제거함으로써 상기 게이트전극 간에만 제1도전층패드를 형성하는 공정과, 전체표면상부를 평탄화시키는 하부절연층을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 상기 제1도전층패드를 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 제1도전층패드에 접속되도록 제2도전층을 형성하는 공정을 포함하는 반도체소자의 미세콘택홀 형성방법.
- 제1항에 있어서, 상기 제1도전층은 다결정실리콘으로 형성되는 것을 특징으로 하는 반도체소자의 미세콘택홀 형성방법.
- 제1항에 있어서, 상기 감광막의 전면식각은 산소분위기의 플라즈마를 이용하여 실시하는 것을 특징으로하는 반도체소자의 미세콘택홀 형성방법.
- 상기 제2도전층은 다결정실리콘으로 형성된 것을 특징으로하는 반도체소자의 미세콘택홀 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940032799A KR100291824B1 (ko) | 1994-12-05 | 1994-12-05 | 반도체소자의미세콘택홀형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940032799A KR100291824B1 (ko) | 1994-12-05 | 1994-12-05 | 반도체소자의미세콘택홀형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960026288A KR960026288A (ko) | 1996-07-22 |
KR100291824B1 true KR100291824B1 (ko) | 2001-12-01 |
Family
ID=37526129
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940032799A KR100291824B1 (ko) | 1994-12-05 | 1994-12-05 | 반도체소자의미세콘택홀형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100291824B1 (ko) |
-
1994
- 1994-12-05 KR KR1019940032799A patent/KR100291824B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR960026288A (ko) | 1996-07-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR920004541B1 (ko) | 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법 | |
KR100258578B1 (ko) | 반도체 메모리 장치의 콘택 형성 방법 | |
KR100291824B1 (ko) | 반도체소자의미세콘택홀형성방법 | |
KR100219549B1 (ko) | 랜딩 패드를 갖는 반도체 소자의 제조방법 | |
KR100281276B1 (ko) | 미세콘택 형성방법 | |
KR0140726B1 (ko) | 반도체 소자의 제조방법 | |
KR100694996B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
KR0140733B1 (ko) | 반도체소자의 미세콘택 형성방법 | |
KR20000045437A (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
KR100191779B1 (ko) | 반도체 장치의 소자 분리용 트랜치 | |
KR0139576B1 (ko) | 반도체 소자 제조방법 | |
KR0126641B1 (ko) | 반도체소자 및 그 제조방법 | |
KR100365748B1 (ko) | 반도체소자의콘택형성방법 | |
KR20000032858A (ko) | 미스얼라인 마진을 확보할 수 있는 반도체 장치의 제조방법 | |
KR960016236B1 (ko) | 반도체 장치의 자기 정렬형 콘택 제조방법 | |
KR100198637B1 (ko) | 반도체 소자의 제조 방법 | |
KR19990018373A (ko) | 랜딩 패드를 이용한 반도체소자의 콘택 형성방법 | |
KR100248510B1 (ko) | 반도체 장치 제조 방법 | |
KR100218731B1 (ko) | 반도체 소자의 제조방법 | |
KR100258368B1 (ko) | 반도체 소자의 콘택 형성방법 | |
KR100604760B1 (ko) | 반도체소자의 제조방법 | |
KR20030056607A (ko) | 반도체 소자의 제조 방법 | |
KR20010003442A (ko) | 반도체 소자의 배선 형성방법 | |
KR19990057066A (ko) | 반도체 소자의 제조방법 | |
KR20000004453A (ko) | 반도체장치의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20090223 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |