KR100285216B1 - 계층적 동기망에서 클럭 정보 전달 방법 - Google Patents
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Abstract
본 발명의 목적은, 동기망을 형성하는 각각의 클럭의 계위 정보와 위치 정보 및 주파수 정보를 함께 전송함으로써, 클럭을 수신하는 각 NE에서 용이하게 클럭의 품질을 감지하고, 클럭의 정상적인 수신 유무를 파악하도록 하여, 동기망 설계 및 관리를 효율적으로 수행할 수 있도록 하는 데에 있다.
본 발명의 구성은, GPS등에 의하여 입력받은 기준 클럭을 사용하여 기능을 동작시키고, 기준 클럭을 이용하여 제2클럭신호를 생성하여 사용하고, 계위에 따른 정보를 포함하여 타 NE로 전송하는 최상위층 NE(10, 11)와, 상기 최상위층 NE(10, 11)로부터 기준 클럭신호 및 제2클럭신호를 입력받아 사용하여 기능을 동작시키고, 그 신호를 이용하여 제3클럭신호를 생성하여 사용하고, 계위에 따른 정보를 포함하여 타 NE로 전송하는 제2층 NE(20, 21)와, 상기 제2층 NE(20, 21)로부터 기준 클럭신호와, 제2클럭신호 및 제3클럭신호를 입력받아 사용하여 기능을 동작시키고, 그 신호를 이용하여 제4클럭신호를 생성하여 사용하고, 계위에 따른 정보를 포함하여 타 NE로 전송하는 제3층 NE(30)와, 상기 제3층 NE(30)로부터 기준 클럭신호와, 제2클럭신호, 제3클럭신호 및 제4클럭신호를 입력받아 사용하여 기능을 동작시키는 제4층 NE(40)를 포함하여 이루어진다.
Description
본 발명은 계층적 동기망(Hierarchical Synchronization Network)에서 클럭(clock) 정보 전달 방법에 관한 것으로서, 더 상세하게 말하자면, 동기망을 형성하는 각각의 클럭의 계위 정보와 위치 정보 및 주파수 정보를 함께 전송함으로써, 클럭을 수신하는 각 네트웍 소자(network element, 이하 'NE'로 표기)에서 용이하게 클럭의 품질을 감지하고, 클럭의 정상적인 수신 유무를 파악하도록 하여, 동기망 설계 및 관리를 효율적으로 수행할 수 있도록 하는 계층적 동기망에서 클럭 정보 전달 방법에 관한 것이다.
일반적으로 동기망은 다수의 NE가 동기를 위한 클럭신호를 기준으로 볼 때, 여러 층을 이루어 최상위층에서 기준 클럭신호를 가지고 동작하며, 기준 클럭신호를 이용하여 제2클럭신호를 생성하여 사용하며, 차상위층에서는 상기 최상위층으로부터 기준 클럭신호를 제공받고, 제2클럭신호도 제공받으며, 또 나름대로 그 신호들을 이용하여 제3클럭신호를 생성하여 사용하기도 한다.
이하, 첨부된 도면을 참조하여, 종래 기술의 계층적 동기망을 설명하기로 한다.
도 1에 도시되어 있듯이, 종래 기술에 의한 계층적 동기망의 구성은,
글로벌 포지셔닝 시스템(GPS; Global Positioning System, 이하 'GPS'로 표기) 등에 의하여 입력받은 기준 클럭을 사용하여 기능을 동작시키고, 기준 클럭을 이용하여 제2클럭신호를 생성하여 사용 및 타 NE로 전송하는 최상위층 NE(51, 51A)와,
상기 최상위층 NE(51, 51A)로부터 기준 클럭신호 및 제2클럭신호를 입력받아 사용하여 기능을 동작시키고, 그 신호를 이용하여 제3클럭신호를 생성하여 사용 및 타 NE로 전송하는 제2층 NE(52, 52A)와,
상기 제2층 NE(52, 52A)로부터 기준 클럭신호와, 제2클럭신호 및 제3클럭신호를 입력받아 사용하여 기능을 동작시키고, 그 신호를 이용하여 제4클럭신호를 생성하여 사용 및 타 NE로 전송하는 제3층 NE(53)와,
상기 제3층 NE(53)로부터 기준 클럭신호와, 제2클럭신호, 제3클럭신호 및 제4클럭신호를 입력받아 사용하여 기능을 동작시키는 제4층 NE(54)를 포함하여 이루어진다.
상기와 같이 이루어진 종래 기술의 계층적 동기망의 동작은 다음과 같다.
최상위층 NE(51, 51A)는 GPS등에 의하여 입력받은 기준 클럭을 사용하여 NE의 기능을 동작시키고, 기준 클럭을 이용하여 제2클럭신호를 생성하여 사용 및 타 NE로 전송하며, 제2층 NE(52, 52A)는 상기 최상위층 NE(51, 51A)로부터 기준 클럭신호 및 제2클럭신호를 입력받아 사용하여 기능을 동작시키고, 그 신호를 이용하여 제3클럭신호를 생성하여 사용 및 타 NE로 전송한다.
또, 제3층 NE(53)는 상기 제2층 NE(52, 52A)로부터 기준 클럭신호와, 제2클럭신호 및 제3클럭신호를 입력받아 사용하여 기능을 동작시키고, 그 신호를 이용하여 제4클럭신호를 생성하여 사용 및 타 NE로 전송하며, 제4층 NE(54)는 상기 제3층 NE(53)로부터 기준 클럭신호와, 제2클럭신호, 제3클럭신호 및 제4클럭신호를 입력받아 사용하여 기능을 동작시킨다.
도 1에서 보면, 각 계위별로 화살표로 전달되는 신호는 동기망을 구성하기 위한 클럭신호인데, 여기서 살펴보고자 하는 것은 각 계위별로 전송되는 클럭신호의 정보에 관한 것이다.
우선, 상기에서 각 계위의 특성을 살펴보면, 동기망 클럭의 원천인 최상위층 NE(51, 51A)에서의 기준 클럭신호의 정확도(accuracy)는 ″1×10e-11″이고, 상기 제2층 NE(52, 52A)에서의 클럭의 정확도는 ″1.6×10e-8″이며, 여기서의 홀드오버(holdover) 안정도(stability)는 ″1×10e-10″이다.
그리고, 상기 제3층 NE(53)에서의 클럭의 정확도는 ″4.6×10e-6″이고, 여기서의 홀드오버 안정도(stability)는 ″3.7×10e-7″이며, 상기 제4층 NE(4)에서의 클럭의 정확도는 ″3.2×10e-5″이다.
한편, 상기와 같은 동기망을 형성하기 위한 클럭신호의 기존 형태는 도 2와 도 3에 도시된 것과 같이, DS1 프레임(frame), 또는 DS1E 프레임 구조를 가지며, 도면에 도시된 이외의 비트는 모두 '1'을 삽입하여 보내는 형태이다.
즉, 종래에는 동기망을 형성하는 클럭신호에 있어서, 대부분 DS1, DS1E 신호를 사용하고 있으며, 상기에서 설명한 바와 같이, 클럭의 신호 형태는 대부분 '1'의 값을 가지는 형태이다.
각각의 계위의 NE들은 상기의 신호의 형태를 갖는 클럭을 입력받아, 그 클럭을 기준 클럭으로 하여, 시스템 내부에 상기 기준 클럭에 주파수가 동기된 클럭을 분배하고, 또한 다음 하위의 계위 또는 같은 계위로 수신한 기준 클럭에 주파수가 동기된 클럭을 전송한다.
상기 전송된 클럭을 전송받은 다음 NE도 역시 상기와 같은 동작을 한다.
각각의 NE는 상기와 같은 동작을 수행하면서, 동시에 기준 클럭으로 받는 신호에 이상 유무를 판단하는데, 예를 들어, 클럭신호에 'OOF', 'AIS', 'LOS', 'BVF' 등의 경보가 수신된 경우, 최상위 NE(51, 51A)의 클럭신호에서 제2층 NE(52, 52A)로 그 기준 클럭신호를 절체하여, 절체된 기준 클럭신호에 동기를 맞춘다.
그러므로, 상기의 기준 클럭신호가 어디에서 송신한 클럭인지 , 그 클럭신호의 계위를 알 수 없으며, 또한 그 클럭신호의 품질 또한 알 수 없게 된다.
즉, 상기와 같은 종래 기술은 클럭신호의 형태를 프레임을 가지고 전송하며, 데이터의 형태는 모두 '1'의 값을 가지도록 하는데, 클럭신호의 품질이나 전송 과정, 그리고, 그 클럭의 원천 근원을 나타내는 정보를 포함시키지 않았기 때문에, 상기 클럭신호를 수신하는 NE의 입장에서 보면, 그 클럭의 품질을 파악하지 못하고, 다만 그 클럭에 주파수 동기를 맞추는 동작밖에 수행하지 못하므로, 전체 동기망의 흐름이나, 현재 동기망의 클럭의 상태를 정확하지 파악하지 못하는 문제점이 있다.
따라서, 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 동기망을 형성하는 각각의 클럭의 계위 정보와 위치 정보 및 주파수 정보를 함께 전송함으로써, 클럭을 수신하는 각 NE에서 용이하게 클럭의 품질을 감지하고, 클럭의 정상적인 수신 유무를 파악하도록 하여, 동기망 설계 및 관리를 효율적으로 수행할 수 있도록 하는 데에 있다.
도 1은 종래 기술에 따른 계층적 동기망을 적용한 블럭도,
도 2는 종래 기술의 계층적 동기망에서 DS1E 클럭신호의 형태를 적용한 도면,
도 3은 종래 기술의 동기망에서 DS1 클럭신호의 형태를 적용한 도면,
도 4는 본 발명의 실시예에 따른 계층적 동기망을 적용한 블럭도이다.
상기 목적을 달성하기 위한 본 발명의 구성은 다음과 같이 이루어진다.
동기망의 상위 계위를 갖는 장치에서 하위 계위를 갖는 장치로 전송하는 클럭신호에 있어서,
상기 클럭신호에 해당 클럭신호의 전송경로 및 품질을 알 수 있는 정보를 포함하여 전송하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 4에 도시되어 있듯이, 본 발명의 실시예에 의한 계층적 동기망의 구성은 다음과 같이 이루어진다.
GPS등에 의하여 입력받은 기준 클럭을 사용하여 기능을 동작시키고, 기준 클럭을 이용하여 제2클럭신호를 생성하여 사용하고, 계위에 따른 정보를 포함하여 타 NE로 전송하는 최상위층 NE(10, 11)와,
상기 최상위층 NE(10, 11)로부터 기준 클럭신호 및 제2클럭신호를 입력받아 사용하여 기능을 동작시키고, 그 신호를 이용하여 제3클럭신호를 생성하여 사용하고, 계위에 따른 정보를 포함하여 타 NE로 전송하는 제2층 NE(20, 21)와,
상기 제2층 NE(20, 21)로부터 기준 클럭신호와, 제2클럭신호 및 제3클럭신호를 입력받아 사용하여 기능을 동작시키고, 그 신호를 이용하여 제4클럭신호를 생성하여 사용하고, 계위에 따른 정보를 포함하여 타 NE로 전송하는 제3층 NE(30)와,
상기 제3층 NE(30)로부터 기준 클럭신호와, 제2클럭신호, 제3클럭신호 및 제4클럭신호를 입력받아 사용하여 기능을 동작시키는 제4층 NE(40)를 포함하여 이루어진다.
상기에서 각 NE별로 전송되는 각각의 클럭신호에는 각각의 클럭신호에 해당하는 계위에 따른 정보를 저장하고 있는데, 구체적으로는 각 클럭신호가 경과한 장치들의 계위 정보 및 위치 정보, 그리고 클럭신호의 주파수 변이값 등을 포함하고 있다.
상기와 같이 이루어진 본 발명의 실시예의 동작은 다음과 같다.
최상위층 NE(10, 11)는 GPS등에 의하여 입력받은 기준 클럭을 사용하여 기능을 동작시키고, 기준 클럭을 이용하여 제2클럭신호를 생성하여 사용하고, 계위에 따른 정보를 포함하여 타 NE로 전송하고, 제2층 NE(20, 21)는 상기 최상위층 NE(10, 11)로부터 기준 클럭신호 및 제2클럭신호를 입력받아 사용하여 기능을 동작시키고, 그 신호를 이용하여 제3클럭신호를 생성하여 사용하고, 계위에 따른 정보를 포함하여 타 NE로 전송한다.
그리고, 제3층 NE(30)는 상기 제2층 NE(20, 21)로부터 기준 클럭신호와, 제2클럭신호 및 제3클럭신호를 입력받아 사용하여 기능을 동작시키고, 그 신호를 이용하여 제4클럭신호를 생성하여 사용하고, 계위에 따른 정보를 포함하여 타 NE로 전송하며, 제4층 NE(40)는 상기 제3층 NE(30)로부터 기준 클럭신호와, 제2클럭신호, 제3클럭신호 및 제4클럭신호를 입력받아 사용하여 기능을 동작시킨다.
상기 각 NE의 전송 방식이 DS1E인 경우, 각각의 NE에서 전송되는 클럭신호에 포함되는 정보는 아래의 표 1에 나타난 것과 같다.
그리고, 상기 클럭 계위 정보의 상세한 값은 아래의 표 2에 도시된 것과 같다.
| 타임슬롯 번호 | 수 록 정 보 |
| 제2타임슬롯 | 장치 자신의 클럭의 계위 |
| 제3타임슬롯 | 해당 클럭의 제1위치 표시 |
| 제4타임슬롯 | 해당 클럭의 제2위치 표시 |
| 제5타임슬롯 | 주파수 변이값(정수 부분) |
| 제6타임슬롯 | 주파수 변이값(소수 부분) |
| 제7타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제2타임슬롯의 정보 |
| 제8타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제3타임슬롯의 정보 |
| 제9타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제4타임슬롯의 정보 |
| 제10타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제5타임슬롯의 정보 |
| 제11타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제6타임슬롯의 정보 |
| 제12타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제7타임슬롯의 정보 |
| 제13타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제8타임슬롯의 정보 |
| 제14타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제9타임슬롯의 정보 |
| 제15타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제10타임슬롯의 정보 |
| 제16타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제11타임슬롯의 정보 |
| 제17타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제12타임슬롯의 정보 |
| 제18타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제13타임슬롯의 정보 |
| 제19타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제14타임슬롯의 정보 |
| 제20타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제15타임슬롯의 정보 |
| 제21타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제16타임슬롯의 정보 |
| 클럭 계위의 값(제2타임슬롯) | 내용 |
| 0 | 모름 |
| 1 | 최상위 NE 클럭신호 |
| 10 | 제1층 NE 클럭신호 |
| 11 | 제2층 NE 클럭신호 |
| 100 | 제3층E NE 클럭신호 |
| 101 | 제3층 NE 클럭신호 |
| 110 | 제4층E NE 클럭신호 |
| 111 | 제4층 NE 클럭신호 |
| 00001000∼11111110 | 보류 |
| 11111111 | 클럭 계위 표시 안함 |
또, 해당 클럭의 위치는 2바이트로 해당 지역 및 위치를 표시하며, 위치 정보를 포함하지 않는 경우에는 모든 비트가 '1'인 신호를 송출한다.
그리고, 주파수 변이값은 현재 장치 자신의 출력 클럭의 주파수를 측정하여, 2,048Mhz에서 어느 정도 벗어나 있는지를 두 개의 타임슬롯(Time Slot)에 표시하는데, 각각 주파수 변이값의 정수 부분과, 소수 부분을 나타내며, 아래의 표 3과 표 4에 나타난 것과 같은 값이다.
| 제5타임슬롯 | 제1비트 | 0 | 오프셋에서 벗어난 방향이 +를 표시 |
| 1 | 오프셋에서 벗어난 방향이 -를 표시 | ||
| 제2비트∼제4비트 | 오프셋에서 벗어난 정수값 중 십단위 값 | ||
| 제5비트∼제8비트 | 오프셋에서 벗어난 정수값 중 단단위 값 |
| 제6타임슬롯 | 제1비트∼제4비트 | 오프셋에서 벗어난 소수점 이하 첫 번째 값 |
| 제5비트∼제8비트 | 오프셋에서 벗어난 소수점 이하 두 번째 값 |
그리고, 상기에서 제5타임슬롯부터 제6타임슬롯까지의 값이 모두 1인 경우에는 주파수 정보를 포함하지 않은 경우이다.
예를 들어, 출력 클럭의 현재 주파수가 2.047992MHz라고 하면, 주파수 변이값은 '2047992-2048000'이어서 '-8'Hz가 되고, 변이율을 계산하기 위한 기준값은, '2048000×(1/1000000)'기 되므로, '2.048'Hz가 된다.
상기 주파수 변이값 '-8'Hz와 상기 기준값 '2.048'Hz에 따라 변이율을 계산하면, 아래의 수식 1과 같이 된다.
[수식 1]
-8 : x = 2.048 : 1
x = -8/2.048
x ≒ -3.91
따라서, 상기 주파수 변이값에 따라 상기 제5타임슬롯에는 '10000011'이 들어가고, 제6타임슬롯에는 '10010001'이 들어간다.
상기와 같은 방법에 의하여 주파수 변이값이 클럭신호에 포함되어 송출된다.
한편, 상기 각 NE의 전송 방식이 DS1인 경우, 각각의 NE에서 전송되는 클럭신호에 포함되는 정보는 아래의 표 5에 나타난 것과 같다.
또, 상기 클럭 계위 정보의 상세한 값은 아래의 표 6에 도시된 것과 같다.
| 클럭 계위의 값(제2타임슬롯) | 내용 |
| 0 | 모름 |
| 1 | 최상위 NE 클럭신호 |
| 10 | 제1층 NE 클럭신호 |
| 11 | 제2층 NE 클럭신호 |
| 100 | 제3층E NE 클럭신호 |
| 101 | 제3층 NE 클럭신호 |
| 110 | 제4층E NE 클럭신호 |
| 111 | 제4층 NE 클럭신호 |
| 00001000∼11111110 | 보류 |
| 11111111 | 클럭 계위 표시 안함 |
| 타임슬롯 번호 | 수 록 정 보 |
| 제1타임슬롯 | 장치 자신의 클럭의 계위 |
| 제2타임슬롯 | 해당 클럭의 제1위치 표시 |
| 제3타임슬롯 | 해당 클럭의 제2위치 표시 |
| 제4타임슬롯 | 주파수 변이값(정수 부분) |
| 제5타임슬롯 | 주파수 변이값(소수 부분) |
| 제6타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제1타임슬롯의 정보 |
| 제7타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제2타임슬롯의 정보 |
| 제8타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제3타임슬롯의 정보 |
| 제9타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제4타임슬롯의 정보 |
| 제10타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제5타임슬롯의 정보 |
| 제11타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제6타임슬롯의 정보 |
| 제12타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제7타임슬롯의 정보 |
| 제13타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제8타임슬롯의 정보 |
| 제14타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제9타임슬롯의 정보 |
| 제15타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제10타임슬롯의 정보 |
| 제16타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제11타임슬롯의 정보 |
| 제17타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제12타임슬롯의 정보 |
| 제18타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제13타임슬롯의 정보 |
| 제19타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제14타임슬롯의 정보 |
| 제20타임슬롯 | 장치에 입력되는 기준 클럭의 정보 중 제15타임슬롯의 정보 |
그리고, 해당 클럭의 위치는 2바이트로 해당 지역 및 위치를 표시하며, 위치 정보를 포함하지 않는 경우에는 모든 비트가 '1'인 신호를 송출한다.
그리고, 주파수 변이값은 현재 장치 자신의 출력 클럭의 주파수를 측정하여, 2,048MHz에서 어느 정도 벗어나 있는지를 두 개의 타임슬롯에 표시하는데, 각각 주파수 변이값의 정수 부분과, 소수 부분을 나타내며, 아래의 표 7과 표 8에 나타난 것과 같은 값이다.
| 제4타임슬롯 | 제1비트 | 0 | 오프셋에서 벗어난 방향이 +를 표시 |
| 1 | 오프셋에서 벗어난 방향이 -를 표시 | ||
| 제2비트∼제4비트 | 오프셋에서 벗어난 정수값 중 십단위 값 | ||
| 제5비트∼제8비트 | 오프셋에서 벗어난 정수값 중 단단위 값 |
| 제5타임슬롯 | 제1비트∼제4비트 | 오프셋에서 벗어난 소수점 이하 첫 번째 값 |
| 제5비트∼제8비트 | 오프셋에서 벗어난 소수점 이하 두 번째 값 |
그리고, 상기에서 제4타임슬롯부터 제5타임슬롯까지의 값이 모두 1인 경우에는 주파수 정보를 포함하지 않은 경우이다.
예를 들어, 출력 클럭의 현재 주파수가 1.544004MHz라고 하면, 주파수 변이값은 '1544004-1544000'이어서 '+4'Hz가 되고, 변이율을 계산하기 위한 기준값은, '1544000×(1/1000000)'기 되므로, '1.544'Hz가 된다.
상기 주파수 변이값 '+4'Hz와 상기 기준값 '1.544'Hz에 따라 변이율을 계산하면, 아래의 수식 2와 같이 된다.
[수식 2]
+4 : y = 1.544 : 1
y = +4/1.544
y ≒ +2.59
따라서, 상기 주파수 변이값에 따라 상기 제4타임슬롯에는 '00000010'이 들어가고, 제5타임슬롯에는 '01011001'이 들어간다.
상기와 같은 방법에 의하여 DS1 프레임 형태에 주파수 변이값이 클럭신호에 포함되어 송출된다.
상기의 구조에서 NE의 출력 클럭신호는 원래 수신된 클럭신호에 포함된 기준 클럭의 정보에 NE 자신의 클럭신호 정보가 포함되어 전송되므로, 클럭신호의 전송이 이루어지는 최하위 계위까지 해당 동기망의 최상위 클럭의 정보부터 최하위 클럭의 정보까지 모두 담아서 전송된다.
이하, 상기와 같은 동작을 도 4를 참조하여 전체적으로 예를 들어 설명한다.
도 4에서 제1클럭신호(CLK1)의 주파수가 2.048002MHz라고 하면, 상기 제1클럭신호(CLK1)는 아래의 표 9와 같이 된다.
| 타임슬롯 번호 | 타임슬롯 값 | 비고 |
| 제2타임슬롯 | 1 | 최상위 NE이므로 |
| 제3,4타임슬롯 | 00000000, 00000001 | 지역 1의 표시 |
| 제5,6타임슬롯 | 00000000, 10011000 | +0.98의 주파수 변이율 |
그리고, 도 4에서 제3클럭신호(CLK3)의 주파수가 2.048001MHz라고 하면, 상기 제3클럭신호(CLK3)는 아래의 표 10과 같이 된다.
| 타임슬롯 번호 | 타임슬롯 값 | 비고 |
| 제2타임슬롯 | 11 | 제2층 NE이므로 |
| 제3,4타임슬롯 | 00000000, 00000001 | 지역 1의 표시 |
| 제5,6타임슬롯 | 00000000, 01001001 | +0.49의 주파수 변이율 |
| 제7타임슬롯 | 1 | 제1클럭신호의 제2타임슬롯 값 |
| 제8,9타임슬롯 | 00000000, 00000001 | 제1클럭신호의 제3,4타임슬롯 값 |
| 제10,11타임슬롯 | 00000000, 10011000 | 제1클럭신호의 제5,6타임슬롯 값 |
또, 도 4에서 제8클럭신호(CLK8)의 주파수가 2.047999MHz라고 하면, 상기 제8클럭신호(CLK8)는 아래의 표 11과 같이 된다.
| 타임슬롯 번호 | 타임슬롯 값 | 비고 |
| 제2타임슬롯 | 101 | 제3층 NE이므로 |
| 제3,4타임슬롯 | 00000000, 00000011 | 지역 3의 표시 |
| 제5,6타임슬롯 | 10000000, 01001001 | -0.49의 주파수 변이율 |
| 제7타임슬롯 | 11 | 제3클럭신호의 제2타임슬롯 값 |
| 제8,9타임슬롯 | 00000000, 00000001 | 제3클럭신호의 제3,4타임슬롯 값 |
| 제10,11타임슬롯 | 00000000, 01001001 | 제3클럭신호의 제5,6타임슬롯 값 |
| 제12타임슬롯 | 1 | 제3클럭신호의 제7타임슬롯 값 |
| 제13,14타임슬롯 | 00000000, 00000001 | 제3클럭신호의 제8,9타임슬롯 값 |
| 제15,16타임슬롯 | 00000000, 10011000 | 제3클럭신호의 제10,11타임슬롯 값 |
상기와 같이 클럭신호가 형성되어 각 NE로 전송되며, 상기 표 11에서 볼 수 있듯이, 해당 클럭신호를 모니터링하면 해당 NE까지 수신되는 클럭신호의 전달 과정을 한 번에 알 수 있으며, 만약 클럭신호에 장애가 발생하면, 발생의 원인이 되는 지점과 해당 클럭 전달 흐름에 이상이 있음을 용이하게 파악할 수 있다.
종래에는 NE 자신에게 입력되는 클럭신호의 품질만을 감시하여, 문제가 발생하면 다른 기준 클럭으로 절체를 수행하지만, 본 발명과 같은 구조로 클럭신호를 전송하면, NE 자신에게 입력되는 클럭뿐 아니라, 그 상위 클럭의 품질도 함께 검사가 가능하므로, 만약 중간 단계에서 클럭의 주파수가 규격 범위 이외의 편차가 발생한 경우, 정상적인 클럭의 흐름을 갖는 동기원으로 절체를 수행할 수 있다.
따라서, 최상위의 NE로부터 최하위의 NE까지의 품질과 그 위치를 하나의 클럭신호에서 알 수 있으므로, 해당 공기망의 관리가 매우 용이하며, 만일 클럭의 불량이 발생하면, 그 불량 위치를 쉽게 알 수 있으므로, 신속한 유지 보수가 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정된 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변환 및 변경이 가능한 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
따라서, 상기와 같이 동작하는 본 발명은, 전체적인 동기망의 전달 흐름과 그 품질 정도를 용이하게 파악할 수 있으므로, 동기망 전체의 동기원 클럭들의 관리가 상당히 쉬워지며, 그 유지 보수를 용이하게 할 수 있는 효과가 있다.
Claims (6)
- 동기망의 상위 계위를 갖는 장치에서 하위 계위를 갖는 장치로 전송하는 클럭신호에 있어서,상기 클럭신호에 해당 클럭신호의 전송경로 및 품질을 알 수 있는 정보를 포함하여 전송하는 것을 특징으로 하는 계층적 동기망에서 클럭 정보 전달 방법.
- 제1항에 있어서, 상기 해당 클럭신호의 전송경로 및 품질을 알 수 있는 정보는,클럭신호가 거쳐온 장치들의 위치에 대한 정보를 누적시킨 것을 포함하는 것을 특징으로 하는 계층적 동기망에서 클럭 정보 전달 방법.
- 제1항에 있어서, 상기 해당 클럭신호의 전송경로 및 품질을 알 수 있는 정보는,클럭신호가 거쳐온 장치들에서의 클럭신호의 계위 정보를 누적시킨 것을 포함하는 것을 특징으로 하는 계층적 동기망에서 클럭 정보 전달 방법.
- 제1항에 있어서, 상기 클럭신호의 계위에 따른 정보는,클럭신호가 거쳐온 장치들에서의 주파수 정보를 누적시킨 것을 포함하는 것을 특징으로 하는 계층적 동기망에서 클럭 정보 전달 방법.
- 제4항에 있어서, 상기 클럭신호의 주파수 정보는,클럭신호의 주파수 변이값인 것을 특징으로 하는 계층적 동기망에서 클럭 정보 전달 방법.
- 제5항에 있어서, 상기 주파수 변이값은,주파수 변이값의 정수 부분과, 소수 부분을 분리하여 포함하는 것을 특징으로 하는 계층적 동기망에서 클럭 정보 전달 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980062922A KR100285216B1 (ko) | 1998-12-31 | 1998-12-31 | 계층적 동기망에서 클럭 정보 전달 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980062922A KR100285216B1 (ko) | 1998-12-31 | 1998-12-31 | 계층적 동기망에서 클럭 정보 전달 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000046245A KR20000046245A (ko) | 2000-07-25 |
| KR100285216B1 true KR100285216B1 (ko) | 2001-04-02 |
Family
ID=19569537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980062922A KR100285216B1 (ko) | 1998-12-31 | 1998-12-31 | 계층적 동기망에서 클럭 정보 전달 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100285216B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10210064A (ja) * | 1997-01-22 | 1998-08-07 | Mitsubishi Electric Corp | Ｓｄｈ伝送システムおよびｓｄｈ伝送装置 |
| JPH10271100A (ja) * | 1996-12-20 | 1998-10-09 | Alcatel Alsthom Co General Electricite | 同期デジタル通信システム、制御装置、ネットワークエレメント及び中央クロック発生器 |
| JPH10322379A (ja) * | 1997-05-21 | 1998-12-04 | Nec Miyagi Ltd | クロックパス切替方法 |
-
1998
- 1998-12-31 KR KR1019980062922A patent/KR100285216B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10271100A (ja) * | 1996-12-20 | 1998-10-09 | Alcatel Alsthom Co General Electricite | 同期デジタル通信システム、制御装置、ネットワークエレメント及び中央クロック発生器 |
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| JPH10322379A (ja) * | 1997-05-21 | 1998-12-04 | Nec Miyagi Ltd | クロックパス切替方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000046245A (ko) | 2000-07-25 |
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