KR100276199B1 - 디스크 재생 장치 및 데이타 슬라이스 회로 - Google Patents

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Abstract

본 발명은 업다운 카운터에 입력되는 클럭 신호의 주파수를 EFM 신호의 재생 속도에 연속적으로 추종시키고, 또한 위상은 EFM 신호에 비동기(非同期)로 하는 디스크 재생 장치 및 데이타 슬라이스 회로를 제공한다. RF 신호로부터 EFM 신호를 생성하는 데이타 슬라이스 회로(17)는 EFM 신호와는 비동기인 제2 클럭 신호 PLCK2를 생성하는 클럭 신호 생성 회로(8)를 갖는다. 데이타 슬라이스 회로(17)는 분주기(4)에 의해 제2 클럭 신호를 분주하여 카운트용 클럭 신호 CK를 생성한다. CK의 주파수는 EFM 신호의 재생 속도에 연속적으로 추종하고, 위상은 EFM 신호에 비동기가 된다. 이 카운터로부터 출력되는 차분 데이타를 이용하여 생성한 RF 신호를 슬라이스하기 위한 기준 전압의 제어 대역은 재생 속도에 맞춰 연속적으로 변화할 수 있고, 데이타 슬라이스 회로의 대역 설계를 PLL 회로(18)로부터 분리하여 단독으로 용이하게 행할 수 있다.

Description

디스크 재생 장치 및 데이타 슬라이스 회로
본 발명은 콤팩트 디스크(CD) 등의 광학적인 디스크 재생 장치에 관한 것으로, 특히 재생 속도를 연속적으로 가변시킬 수 있는 재생 장치의 데이타 슬라이스 회로에 관한 것이다.
음향 기기의 분야에서는, 현재 디지탈 기록 재생 시스템이 개발되어 있다. 이 시스템은 고밀도이며 충실도가 높은 기록 재생을 행하기 위해, 오디오 신호를 PCM (Pulse Code Modulation) 기술에 의해 디지탈 신호로 변환하여, 예를 들면 디스크나 자기 테이프등의 기록 매체에 기록하고 이것을 재생한다. 특히, 직경 12㎝의 디스크에 디지탈 데이타에 대응한 비트열을 형성하고, 이것을 광학식으로 판독하는 CD(Compact Disc)는 현재 가장 많이 보급되어 있다.
이 CD에는 아날로그 오디오 신호를 16비트로 PCM화한 디지탈 데이타(주 정보 데이타)가 기억되어 있다. 이 디지탈 데이타는 8비트를 1심볼로 하고, 24심볼을 1프레임으로 하고, 이 프레임이 반복되어 데이타가 기억된다. 이 디스크에서는 에러 정정 부호로서 크로스 인터리브 리드 솔로몬 부호(CIRC : Cross Interleave Reed-Solomon Code)가 이용되고 있다.
즉, 24심볼의 디지탈 데이타는, C2 계열 패리티 생성 회로에 공급되어 4심볼의 C2 계열 에러 정정용의 패리티 데이타 Q가 생성된다. 상기 디지탈 데이타와 패리티 데이타 Q는 인터리브 회로를 거쳐 C1 계열 패리티 생성 회로에 공급되고, 4심볼의 C1 계열 에러 정정용 패리티 데이타 P가 생성된다. 24심볼의 디지탈 데이타와 4심볼의 패리티 데이타 P, Q로 이루어지는 32심볼의 데이타는 8비트(1심볼)의 서브 코드 데이타가 부가된다. 이 서브 코드 데이타 및 32심볼의 EFM 변조(Eight Fourteen Modulation)된다. 이 변조된 14비트의 각 심볼 사이에 3비트의 마진 비트가 부가되고, 또한 선두에 24비트의 프레임 동기 신호가 부가된다. 이와 같이 하여, 588비트의 데이타가 1프레임으로서 디스크에 기록된다. 이 경우, 비트 클럭이 4.32㎒이기 때문에 1프레임당 136μsec(7.35㎑)로 디스크에 기록된다. 서브 코드 데이타는 98프레임으로 1서브 코드 프레임이 구성되어 있고, 1서브 코드 프레임당 75㎐(10.3msec)로 디스크에 기록된다.
상기 CD로부터 데이타를 재생하는 디스크 재생 장치는 CD를 모터 제어 회로 및 모터에 의해 선속도 일정(CLV : Constant Linear Velocity)하게 회전시킨다. 도 6은 종래의 디스크 재생 장치의 회로 블럭도이다. 반도체 레이저나 광전 변환 소자등을 내장한 광학식 픽업 소자(9)는 디스크 모터(16)로 회전되는 디스크(15)의 내주측으로부터 외주측을 향해 선형 트랙킹함으로써, CD(15)에 기록된 데이타를 판독한다. 이 판독된 데이타(전류 신호)는 증폭기(10)에 공급된다. 이 증폭기(10)는 전류 신호를 전압 신호로서의 광 대역 신호(이하, RF 신호라고 함)로 변환하여 데이타 슬라이스 회로(17)에 공급한다. 데이타 슬라이스 회로(17)는 재생 신호를 2치화하고, EFM 신호로서 PLL (Phase Locked Loop) 회로(18) 및 데이타 처리 회로(11)에 공급한다. 이 데이타 처리 회로(11)는 EFM 신호로부터 동기 신호를 분리한 후 EFM 복조하고, 패리티 데이타 P, Q를 포함하는 32심볼의 데이타 성분과 서브 코드 데이타 성분으로 분리한다. 이어서, EFM 복조된 데이타는 데이타 처리 회로(11)에 있어서, PLL 회로(18)에서 생성된 클럭 신호 PLCK에 의해 메모리(도시하지 않음)에 기록된다. 이 메모리에 기록된 데이타는, 수정 진동자를 이용하여 생성된 수정계의 시스템 기준 클럭 신호 XCK에 의해 메모리로부터 판독됨으로써, 모터에 의한 시간축 변동이 흡수된다. 이 메모리로부터 판독된 데이타는 에러 정정된 후, 16비트의 디지탈 데이타로서 출력된다.
재생 속도의 가변은 시스템 제어기(20)가 행한다. 시스템 제어기(20)는 재생 속도 컨트롤 신호(이하, HS라고 함)를 생성한다. 이 HS 신호는, 예를 들면, 통상의 재생 속도(1배속이라고 칭함) 또는 기준 속도의 2배의 속도(2배속이라고 칭함)를 지정한다. 이 HS 신호는 데이타 처리 회로(11), 모터 제어 회로(19)에 공급되어 처리 속도 및 디스크 재생 속도를 목적으로 하는 속도로 전환시킨다. HS 신호는 데이타 슬라이스 회로(17)에도 공급되어 데이타 슬라이스 회로(17)는 HS 신호에 따라 제어 주파수 대역을 재생 속도에 대응하도록 변화시킨다.
데이타 슬라이스 회로는 비교기에 입력된 RF 신호와 기준 전압을 비교하고, RF 신호를 2치 데이타, 2치화된 신호, 예를 들면 EFM 신호로 변환한다. 업다운 카운터는 이 2치화된 데이타 ″0″의 기간과 데이타 ″1″의 기간을 카운트하고, 그 기간을 카운트하여 그 기간의 차분 데이타를 출력한다.
상기 업다운 카운터의 카운트용 클럭은 상기 EFM 신호에 기초하여 PLL 회로에 의해 생성된 클럭 신호이다. 이 클럭 신호는 데이타의 재생 속도에 동기하고있다.
상기 업다운 카운터로부터 출력되는 차분 데이타는, 디지탈/아날로그 변환기에 공급된다. 이 디지탈/아날로그 변환기는, 상기 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 상기 비교기에 피드백시킨다. 상기 비교기는 이 피드백된 기준 전압에 의해 RF 신호를 2치화함으로써, 데이타 ″0″의 기간과 데이타″1″의 기간이 동일해지도록 제어한다.
이와 같이 데이타 슬라이스 회로는 데이타 ″0″의 기간과 데이타 ″1″의 기간이 동일해지도록 카운트 결과를 피드백하고 있다. 이 피드백 루프의 대역이 지나치게 낮으면, 디스크에 흠집등이 생기고, RF 신호의 진폭이 변화한 경우, 슬라이스 레벨을 추종할 수 없게 된다. 반대로 대역이 너무 높으면 슬라이스 레벨이 미소한 RF 신호의 진폭에도 추종하여 변화하기 때문에 슬라이스 후의 EFM 신호의 지터(jitter)가 증가해 버린다.
이상 진술한 이유에 의해, 데이타 슬라이스 회로의 대역 설정을 행해야한다. 종래의 데이타 슬라이스 회로에서는, EFM 신호와 업다운 카운터에 입력되는 클럭 신호가 동기하고 있기 때문에, 데이타 슬라이스 단체로서의 대역 설계를 하는 것이 곤란했다.
본 발명은 이러한 과제를 해결하는 것으로, 상기 업다운 카운터에 입력되는 클럭 신호의 주파수를 EFM 신호의 재생 속도에 연속적으로 추종시키고, 또한 위상은 EFM 신호와 비동기로 하는 디스크 재생 장치를 제공하고자 하는 것이다.
본 발명의 디스크 재생 장치는 디스크에 기록된 데이타를 광학적으로 판독하여 전기 신호로 변환시키는 광전 변환 수단과, 상기 광전 변환 수단으로부터 공급되는 전기 신호를 증폭하는 증폭기와, 상기 증폭기로부터 공급되는 전기 신호를 2치화하여 EFM 신호등의 2치화된 신호를 생성하는 데이타 슬라이스 회로와, 상기 데이타 슬라이스 회로로부터 공급되는 EFM 신호에 기초하여 데이타의 재생 속도의 변화에 따른 제1 클럭 신호를 생성하는 PLL 회로와, 상기 데이타 슬라이스 회로로부터 공급되는 상기 EFM 신호 등의 2치화된 신호를 복조하여 데이타를 재생하는 데이타 처리 회로를 구비하고, 상기 데이타 슬라이스 회로는 상기 PLL 회로로부터 공급되는 신호에 기초하여 상기 EFM 신호와는 비동기인 제2 클럭 신호를 생성하는 클럭 신호 생성 회로를 갖고, 상기 광전 변환 수단으로부터 공급되는 상기 전기 신호와 기준 전압을 비교하여 상기 전기 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기와, 상기 제2 클럭 신호에 기초하여 상기 비교기로부터 공급되는 데이타 ″0″의 기간과 데이타 ″1″의 기간의 차분 데이타를 검출하는 업다운 카운터와, 상기 업다운 카운터로부터 출력되는 상기 차분 데이타가 공급되고 이 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 상기 비교기에 공급하는 디지탈/아날로그 변환기를 갖는 것을 제1 특징으로 한다.
또한, 본 발명의 디스크 재생 장치는 디스크에 기록된 데이타를 광학적으로 판독하여 전기 신호로 변환하는 광전 변환 수단과, 상기 광전 변환 수단으로부터 공급되는 전기 신호를 증폭하는 증폭기와, 상기 증폭기로부터 공급되는 전기 신호를 2치화하여 2치화된 신호를 생성하는 데이타 슬라이스 회로와, 상기 데이타 슬라이스 회로로부터 공급되는 2치화된 신호에 기초하여 데이타의 재생 속도의 변화에 따른 제1 클럭 신호 및 주파수 제어 신호를 생성하는 PLL 회로와, 고정 주파수 발진 회로로부터 생성된 기준 클럭에 기초하여 기준 클럭 신호를 생성하는 기준 클럭 생성 회로와, 상기 데이타 슬라이스 회로로부터 공급되는 상기 2치화된 신호를 복조하여 데이타를 재생하는 데이타 처리 회로를 구비하고, 상기 데이타 슬라이스 회로는 상기 주파수 제어 신호에 기초하여 상기 2치화된 신호와는 비동기인 제2 클럭 신호를 생성하는 클럭 신호 생성 회로를 갖고, 상기 클럭 신호 생성 회로로부터 출력되는 상기 제2 클럭 신호를 분주하여 카운트용의 클럭 신호를 생성하는 제1 분주기와, 상기 기준 클럭 생성 회로로부터 출력되는 상기 기준 클럭을 분주하여 카운트용의 클럭 신호를 생성하는 제2 분주기와, 상기 제1 및 제2 분주기로부터 출력되는 카운트용의 클럭 신호 중 하나를 선택하는 스위치와, 상기 광전 변환 수단으로부터 공급되는 상기 전기 신호와 기준 전압을 비교하여 상기 전기 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기와, 상기 비교기로부터 공급되는 데이타 ″0″의 기간과 데이타 ″1″의 기간에 따라 상기 스위치로부터 공급되는 클럭 신호를 카운트하여 이들의 차분 데이타를 출력하는 업다운 카운터와, 상기 업다운 카운터로부터 출력되는 상기 차분 데이타가 공급되고 이 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 상기 비교기에 공급하는 디지탈/아날로그 변환기를 갖는 것을 제2 특징으로 한다.
또한, 본 발명의 디스크 재생 장치는 디스크에 기록된 데이타를 광학적으로 판독하여 전기 신호로 변환하는 광전 변환 수단과, 상기 광전 변환 수단으로부터 공급되는 전기 신호를 증폭하는 증폭기와, 상기 증폭기로부터 공급되는 전기 신호를 2치화하여 2치화된 신호를 생성하는 데이타 슬라이스 회로와, 상기 데이타 슬라이스 회로로부터 공급되는 2치화된 신호에 기초하여 데이타의 재생 속도의 변화에 따른 제1 클럭 신호 및 주파수 제어 신호를 생성하는 PLL 회로와, 기준 전압에 기초하여기준 주파수 제어 신호를 생성하는 기준 전압 생성 회로와, 상기 PLL 회로로부터 생성된 주파수 제어 신호와 상기 기준 전압 생성 회로로부터 생성된 기준 주파수 제어 신호 중 하나를 선택하는 스위치와, 상기 제2 클럭 신호에 따라 상기 데이타 슬라이스 회로로부터 공급되는 상기 2치화된 신호를 복조하여 데이타를 재생하는 데이타 처리 회로를 구비하고, 상기 데이타 슬라이스 회로는 상기 스위치로부터 공급되는 주파수 제어 신호에 기초하여 상기 2치화된 신호와는 비동기인 제2 클럭 신호를 생성하는 클럭 신호 생성 회로를 갖고, 상기 증폭기로부터 공급되는 상기 전기 신호와 기준 전압을 비교하여 상기 전기 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기와, 상기 제2 클럭 신호를 분주하여 카운트용의 클럭 신호를 생성하는 분주기와, 상기 비교기로부터 공급되는 데이타″0″ 기간과 데이타 ″1″ 기간에 따라 상기 분주기로부터 공급되는 카운트용의 클럭 신호를 카운트하여 이들의 차분 데이타를 출력하는 업다운 카운터와, 상기 업다운 카운터로부터 출력되는 상기 차분 데이타가 공급되고 이 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 상기 비교기에 공급하는 디지탈/아날로그 변환기를 갖는 것을 제3 특징으로 한다.
본 발명의 데이타 슬라이스 회로는, 광전 변환 수단으로부터 공급되는 전기 신호를 증폭하는 증폭기로부터 공급되는 전기 신호와 기준 전압을 비교하여 상기 전기 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기와, 상기 비교기의 출력 주파수와의 주파수비가 일정해지도록 연속적으로 추종하고 또한 위상이 비동기인 클럭을 생성하는 클럭 신호 생성 회로와, 상기 클럭 신호 생성 회로의 출력 클럭을 분주하는 분주기와, 상기 비교기로부터 공급되는 데이타 ″0″ 기간과 데이타 ″1″ 기간에 따라 상기 카운트용 클럭 신호를 카운트하여 이들의 차분 데이타를 출력하는 업다운 카운터와, 상기 업다운 카운터로부터 출력되는 상기 차분 데이타가 공급되고 이 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 상기 비교기에 공급하는 디지탈/아날로그 변환기를 구비한 것을 제1 특징으로 한다.
또한, 본 발명의 데이타 슬라이스 회로는 상기 비교기의 출력 주파수와의 주파수비가 일정해지도록 연속적으로 추종하고 또한 위상이 비동기인 클럭을 생성하는 클럭 신호 생성 회로와, 상기 클럭 신호 생성 회로의 출력 클럭을 분주하는 제1 분주기와, 기준 클럭 생성 회로로부터 생성되는 기준 클럭 신호를 분주하여 카운트용의 클럭 신호를 생성하는 제2 분주기와, 상기 제1 및 제2 분주기로부터 출력되는 카운트용의 클럭 신호 중 하나를 선택하는 스위치와, 상기 광전 변환 수단으로부터 공급되는 상기 전기 신호와 기준 전압을 비교하여 상기 전기 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기와, 상기 비교기로부터 공급되는 데이타 ″0″의 기간과 데이타 ″1″의 기간에 따라, 상기 스위치로부터 공급되는 클럭 신호를 카운트하여 이들의 차분 데이타를 출력하는 업다운 카운터와, 상기 업다운 카운터로부터 출력되는 상기 차분 데이타가 공급되고 이 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 상기 비교기에 공급하는 디지탈/아날로그 변환기를 구비한 것을 제2 특징으로 한다.
데이타 슬라이스 회로는 광전 변환 수단으로부터 공급되는 전기 신호를 2치화하고, EFM 신호등의 2치화된 신호를 생성한다. PLL 회로에서 데이타 슬라이스 회로로부터 공급되는 EFM 신호에 기초하여 주파수 제어 신호가 생성되고, 이 주파수 제어 신호가 클럭 신호 생성 회로로 공급되어 업다운 카운터용의 클럭 신호가 생성된다. 본 발명에 의해, 업다운 카운터용의 클럭의 주파수는 EFM 신호의 재생 속도에 연속적으로 추종하고 또한 위상은 EFM 신호와 비동기로 된다. 따라서, 이 업다운 카운터로부터 출력되는 차분 데이타를 이용하여 생성된 RF 신호를 슬라이스하기 위한 기준 전압의 제어 대역은 재생 속도에 맞춰 연속적으로 변화하는 것이 가능하고 또한 데이타 슬라이스 회로의 대역 설계를 PLL 회로로부터 분리하여 단독으로 행하는 것을 용이하게 할 수 있다.
도 1은 제1 실시예의 디스크 재생 장치의 회로 블럭도.
도 2는 제2 실시예의 디스크 재생 장치의 회로 블럭도.
도 3은 제3 실시예의 디스크 재생 장치의 회로 블럭도.
도 4는 본 발명의 디스크 재생 장치의 회로 블럭도.
도 5는 본 발명의 업다운 카운터의 카운트 결과의 발생 확률의 EFM 신호의 실제 시간 폭 의존성을 나타내는 특성도.
도 6은 종래의 디스크 재생 장치의 회로 블럭도.
＜도면의 주요 부분에 대한 부호의 설명＞
1 : 비교기
2 : 업다운 카운터
3 : D/A 변환기
4, 13 : 분주기
5 : 위상 비교기
6 : 저역 통과 필터
7, 8 : 전압 제어 발진기
9 : 광학식 픽업
10 : 헤드 증폭기
11 : 데이타 처리 회로
12, 14 : 스위치
15 : 디스크
16 : 모터
17, 17′, 17″: 데이타 슬라이스 회로
18 : PLL 회로
이하, 도면을 참조하여 발명의 실시 형태를 설명하기로 한다.
우선, 도 1을 참조하여 제1 실시예를 설명학로 한다. 도 1은 데이타 슬라이스 회로를 이용한 디스크 재생 장치의 회로 블럭도이다. 이 CD로부터 데이타를 재생하는 디스크 재생 장치는 디스크(15)를 모터 제어 회로(도시하지 않음) 및 모터(16)에 의해 예를 들면 선속도 일정(CLV)하게 회전시킨다. 반도체 레이저나 광전 변환 소자 등을 내장한 광학식 픽업(PU : 9)에 의해 디스크(15)로부터 판독된 데이타는 전파 신호로서 광 대역 헤드 증폭기(10)에 공급된다. 이 증폭기(10)는 전류 신호를 증폭하고, 전압 신호로서의 광 대역 신호(RF)로 변환하여 RF 신호를 데이타 슬라이스 회로(17)에 공급한다.
데이타 슬라이스 회로(17)는 상기 증폭기(10)로부터 공급되는 RF 신호와 기준 전압을 비교하여 RF 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기(1)와, 클럭 신호를 분주하여 카운트용의 클럭 신호를 생성하는 분주기(4)와, 비교기(1)로부터 공급되는 데이타 ″0 기간과 데이타 ″1″ 기간에 따라 분주기(4)로부터 공급되는 카운트용의 클럭 신호를 카운트하여 이들의 차분 데이타를 출력하는 업다운 카운터(2)와, 업다운 카운터(2)로부터 출력되는 차분 데이타가 공급되고 이 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 비교기(1)에 공급하는 디지탈/아날로그 변환기(3)로 구성되어 있다.
이 RF 신호는 비교기(1)의 비반전 입력단에 공급되고,, 기준 전압은 비교기의 반전 입력단에 공급된다. 그리고 비교기(1)는 RF 신호와 기준 전압을 비교하여 RF 신호를 ″0″ 또는 ″1″의 2치 데이타로 변환시킨다. 비교기(1)의 출력단은 업다운 카운터(2)에 접속되어 있다. 업다운 카운터(2)에는 카운트용의 클럭 신호 CK가 공급되어 있다. 이 업다운 카운터(2)는 비교기(1)로부터 출력되는 데이타 ″0″의 기간과 데이타 ″1″의 기간에 따라 클럭 신호 CK를 카운트하여 그 기간의 차분 데이타를 출력한다. 즉, 업다운 카운터(2)는 비교기(1)로부터 데이타 ″0″이 공급된 경우, 클럭 신호 CK를 다운 카운트하고, 비교기(1)로부터 데이타 ″1″이 공급된 경우, 클럭 신호 CK를 업 카운트한다. 따라서, 이 업다운 카운터(2)로부터는 데이타 ″0″ 기간과 데이타 ″1″ 기간의 차분 데이타가 출력된다. 이 차분 데이타는 D/A 변환기(3)에서 아날로그 전압으로 변환된다. 이 아날로그 전압은 상기 기준 전압으로서 비교기(1)에 피드백된다. 이 피드백에 의해, 비교기(2)로부터 출력되는 데이타 ″0″ 기간과 데이타 ″1″ 기간이 동일해지도록 제어된다. 이 데이타 ″0″ 및 데이타 ″1″은 EFM 신호를 구성한다.
데이타 슬라이스 회로(17)는 RF 신호를 2치화하고 EFM 신호 등의 2치화된 신호를 PLL 회로(18) 및 데이타 처리 회로(11)에 공급한다.
PLL 회로(18)는 EFM 신호가 공급되는 위상 비교기(PD : 5)와, 위상 비교기(5)의 출력이 공급되는 저역 통과 필터(LPF : 6)와, 저역 통과 필터(6)의 출력이 입력되어 출력이 위상 비교기(5)에 공급되는 전압 제어 발진기(VCO : 7)로 구성된다.
PLL 회로(18)는 EFM 신호에 동기한 제1 클럭 신호 PLCK1을 생성한다. 이 제1 클럭 신호 PLCK1이 RF 신호와 동기할 때, 이 클럭 신호의 주파수는 재생 속도에 비례한다. PLL 회로(18)를 구성하는 저역 통과 필터(LPF : 6)가 출력하는 주파수 제어 신호는 전압 제어 발진기(VCO : 8)에 입력되고, 이 주파수 제어 신호에 기초하여 제2 클럭 신호(PLCK2)가 생성된다. 따라서, 이 전압 제어 발진기(8)는 클럭 신호 발생 회로로서 이용되고 데이타 슬라이스 회로를 구성한다. 제2 클럭 신호 PLCK2는 재생 속도에는 추종하고 있지만, EFM 신호와는 비동기이다. 데이타 슬라이스 회로(17)의 업다운 카운터(2)에 공급되는 클럭 신호 CK는 제2 클럭 신호 PLCK2를 분주기(4)에서 1/N로 분주하여 생성된 신호이다.
즉, 재생 속도가 빨라지면, PLL 회로가 추종하여 제1 클럭 신호 PLCK1의 주파수는 높아진다. 그에 따라, 제2 클럭 신호 PLCK2의 주파수도 높아진다. 따라서, 업다운 카운터(2)의 클럭 신호 CK도 높아지기 때문에, 카운트 결과의 변화가 빨라져 업다운 카운터(2)의 전달 이득이 커진다. 따라서 피드백 루프에 있어서, 개방 루프 이득이 커지고, 제어 대역은 높아진다. 반대로, 재생 속도가 느려지면, 제2 클럭 신호 PLCK2의 주파수는 낮아지게 되어, 제어 대역은 낮아진다. 이와 같이, 재생 속도에 맞춘 알맞은 제어 대역을 확보할 수 있다.
또한, 비교기(1)와 업다운 카운터(2)와 D/A 변환기(3)로 구성되는 데이타 슬라이스 회로의 피드백 루프와 제2 클럭 신호와는 동기하지 않으므로 데이타 슬라이스 회로 단체로의 대역 설계를 용이하게 할 수 있다.
데이타 처리 회로(11)는 EFM 신호로부터 동기 신호를 분리한 후 EFM 복조하고, 패리티 데이타 P, Q를 포함하는 32심볼의 데이타 성분과 서브 코드 데이타 성분으로 분리한다. 이어서, EFM 복조된 데이타는 데이타 처리 회로(11)에 있어서 PLL 회로(18)에서 생성된 제2 클럭 신호 PLCK2에 의해 메모리(도시하지 않음)에 기록된다. 메모리로부터 판독된 데이타는 에러 정정된 후 16비트의 디지탈 데이타로서 데이타 처리 회로(11)로부터 출력된다.
재생 속도의 가변은, 시스템 제어기(도시하지 않음)가 행한다. 시스템 제어기는 재생 속도 컨트롤 신호를 생성한다. 이 재생 속도 컨트롤 신호는, 예를 들면, 통상의 재생 속도(1배속) 또는 기준 속도의 2배의 속도(2배속), ···32배의 재생 속도(32배속)를 지정한다. 상기 재생 속도 컨트롤 신호는 데이타 처리 회로(11), 모터 제어 회로(도시하지 않음)에 공급되고, 처리 속도 및 디스크 재생 속도를 목적으로 하는 속도로 전환시킨다. 재생 속도 컨트롤 신호는 데이타 슬라이스 회로(17)에도 공급되어 데이타 슬라이스 회로(17)는 이 신호에 따라 제어 주파수 대역을 재생 속도에 대응하도록 변화시킨다.
종래의 디스크 재생 장치로서는, 데이타 처리 회로가 메모리(RAM)에 데이타를 기록할 때에 PLL 회로로부터 생성된 PLL계 클럭 신호를 이용하고, 메모리로부터 판독할 때에 수정계의 기준 클럭 신호를 이용하는 것(종래 예1)과 메모리로부터 판독할 때에도 PLL계 클럭 신호를 이용하는 것(종래 예2)이 있다. 종래 예1은 재생 속도가 가변인 경우에, 선속도가 규정 속도가 될 때까지의 기간은 안정되어 데이타를 재생할 수 없으므로 재생이 중단된다. 이에 대해, 종래 예2는 종래 예1을 개량한 것으로, PLL계 클럭 신호가 재생 속도와 동기하고 있다. 이 때문에, 픽업이 내주로부터 외주로 이동한 시점에서 안정된 데이타를 재생할 수 있으므로, 확실하게 데이타를 출력할 수 있다. 따라서 억세스 후, 데이타의 출력을 재개할 때까지의 시간을 종래 예1보다 단축시킬 수 있다. 게다가, 종래 예2의 데이타 슬라이스 회로는 PLL계 클럭 신호에 따라 기준 전압의 제어 대역을 제어하고 있기 때문에 재생 속도에 맞춘 알맞은 제어 대역을 확보할 수 있다.
상술한 바와 같이 종래 예2에서는 클럭 신호는 재생 속도에 동기하고 있고 (동기 클럭), 종래 예1에서는 클럭 신호는 재생 속도에 동기하지 않는다(비동기 클럭). 동기 클럭의 경우, 클럭 폭에 의해 분해능에 제약이 있고, 클럭 주파수가 EFM 신호보다 충분히 높은 경우(클럭＞＞EFM)는 분해능의 문제는 생기지 않지만, 고속 재생화가 현저해지면, 클럭＞＞EFM의 관계는 유지할 수 없게 된다. 비동기 클럭의 경우, 대역이 재생 속도에 추종하지 않지만, 상기 분해능의 문제는 생기지 않는다. 이것은 도 5에 도시한 바와 같이, 동기 클럭인 경우 EFM 신호의 시간 폭은 시간 폭이 커짐에 따라 업다운 카운터의 카운트 결과의 발생 확률이 단계적으로 커지지만(특성선 A), 비동기 클럭인 경우 카운트 결과의 발생 확률은 실제 시간 폭에 비례하도록 되너(특성선 B), 비동기 클럭의 경우는 분해능에 의한 제약은 없다. 도 5는 종축이 카운트 결과의 발생 확률이고, 횡축이 EFM 신호의 실제 시간 폭을 나타내고 있다.
본 발명은 카운트 결과의 발생 확률이 실제 시간 폭과 일치하도록 PLL계 클럭 신호를 이용하면서 카운트 결과를 EFM 신호의 실제의 시간 폭과 일치시키는 것에 특징이 있다.
다음에, 도 2를 참조하여 제2 실시예를 설명하기로 한다.
도 2는 데이타 슬라이스 회로를 이용한 디스크 재생 장치의 회로 블럭도이다. 도 1에 도시하는 디스크 재생 장치에서는 분주기(4)로부터 공급되는 출력 신호를 업다운 카운터(2)의 클럭 신호 CK로서 이용했지만, 이 실시예에서는 분주기(4)이외에, 분주기(13), 스위치(12)를 더 포함하는 것에 특징이 있다. 즉, 이 실시예에서 이용하는 데이타 슬라이스 회로(17′)는 상기 증폭기(10)로부터 공급되는 RF 신호와 기준 전압을 비교하여 RF 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기(1)와, 클럭 신호를 분주하여 카운트용의 클럭 신호를 생성하는 제1 및 제2 분주기(4, 13)와, 비교기(1)로부터 공급되는 데이타 ″0″ 기간과 데이타 ″1″ 기간에 따라 제1 및 제2 분주기(4 또는 13)로부터 공급되는 카운트용의 클럭 신호를 카운트하여 이들의 차분 데이타를 출력하는 업다운 카운터(2)와, 업다운 카운터(2)로부터 출력되는 차분 데이타가 공급되고 이 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 비교기(1)에 공급하는 디지탈/아날로그 변환기(3)로 구성되어 있다. 제1 분주기(4)는 상술한 바와 같이 클럭 신호 생성 회로로부터 생성되는 PLL계 클럭 신호 PLCK2를 1/N으로 분주하여 클럭 신호 CK를 생성한다.
그리고, 제2 분주기(13)는 수정 진동자에 의해 발생된 기준 클럭에 기초하여 기준 클럭 생성 회로로부터 생성되는 시스템 기준 클럭 신호 XCK를 1/M으로 분주하고, 주파수가 고정된 수정계의 클럭 신호 CK를 생성한다.
스위치(12)는 제1 분주기(4)로부터 출력되는 클럭 신호 CK 및 제2 분주기(13)로부터 출력되는 클럭 신호 CK 중 어느 한쪽을 선택하여 업다운 카운터(2)에 공급한다. 스위치(12)를 PLL 회로(18)의 록(lock)/언록(unlock)에 따라 제1 및 제2 분주기(4, 13) 중 어느 한 쪽을 선택하는 것으로 한다. 스위치(12)는 PLL 회로가 록되어 있는 경우는 제1 분주기(4)로부터 출력되는 PLL계 클럭 신호 CK를 선택하고, 록되어 있지 않는 경우는 제2 분주기(13)로부터 출력되는 수정계의 클럭 신호 CK를 선택한다. 수정계 클럭 신호 CK의 주파수는 재생 속도가 그 변화 범위의 중심일 때, 제어 대역이 최적으로 되는 주파수로 설정되어 있다. 따라서, 어떤 요인으로 PLL 회로(18)의 인입이 지연되는 경우, 데이타 슬라이스 회로의 제어 대역이 최적치에서 크게 벗어나는 것을 방지할 수 있다. 스위치(12)의 전환 조건은 PLL 회로(18)가 완전히 록 상태 또는 언록 상태로부터 약간 벗어난 범위에서 전환해도 된다.
이어서, 도 3을 참조하여 제3 실시예를 설명하기로 한다.
도 3은 데이타 슬라이스 회로를 이용한 디스크 재생 장치의 회로 블럭도이다. 도 1에 도시하는 디스크 재생 장치는 PLL 회로(18)로부터 생성되는 주파수 제어 신호를 전압 제어 발진기(즉, 클럭 신호 생성 회로 :8)에 공급하고 있지만, 이 실시예의 디스크 재생 장치는 PLL 회로(18)와 전압 제어 발진기(클럭 신호 생성 회로 : 8) 사이에 스위치(14)를 갖고 있는 것에 특징이 있다. 스위치(14)는 PLL 회로(18)로부터 출력되는 주파수 제어 신호 및 기준 전압으로부터 출력되는 주파수 제어 신호 중 어느 한쪽을 선택하여 전압 제어 발진기(클럭 신호 생성 회로 :8)에 공급한다. 또, 전압 제어 발진기(8)는 데이타 슬라이스 회로를 구성하고 있다.
스위치(14)는 PLL 회로(18)의 록/언록에 따라 PLL 회로로부터 출력되는 주파수 제어 신호 및 기준 전압으로부터 출력되는 주파수 제어 신호 중 어느 한쪽을 선택하는 것으로 한다. 스위치(14)는 PLL 회로(18)가 록되어 있는 경우는 PLL 회로(18)로부터 출력되는 주파수 제어 신호를 선택하고, 록되어 있지 않는 경우에는 기준 전압으로부터 출력되는 주파수 제어 신호를 선택한다. 따라서, 어떤 요인으로 PLL 회로의 인입이 지연되는 경우, 데이타 슬라이스 회로(17″)의 제어 대역이 최적치에서 크게 벗어나는 것을 방지할 수 있다.
또, 본 발명은 상기 실시예에 한정되는 것이 아니라, 발명의 요지를 넘지 않은 범위에서 여러가지 변형 실시 가능한 것은 물론이다. 예를 들면, 도 4에 도시한 바와 같이, 도 2에 도시하는 스위치(12) 및 도 3에 도시하는 스위치(14)를 병용할 수 있다. 이상과 같이 구성하면, 카운트용의 클럭 신호의 선택의 폭이 넓어지게 된다.
본 발명은, 이상의 구성에 따라 데이타 슬라이스 회로에서 이용하는 클럭 신호가 주파수적으로는 EFM 신호의 재생 속도에 연속적으로 추종하고, 위상은 EFM 신호와 비동기로 된다. 따라서, 재생 속도에 따라 재생 성능이 변화하는 것을 방지할 수 있고, 또한 데이타 슬라이스 회로의 대역 설계를 단독으로 용이하게 행할 수 있다. 또한, 어떠한 요인으로 PLL 회로의 인입이 지연되는 경우, 데이타 슬라이스 회로의 제어 대역이 최적치에서 크게 벗어나는 것을 방지할 수 있다.

Claims (5)

  1. 디스크 재생 장치에 있어서,
    디스크에 기록된 데이타를 광학적으로 판독하여 전기 신호로 변환시키는 광전 변환 수단과,
    상기 광전 변환 수단으로부터 공급되는 전기 신호를 증폭하는 증폭기와,
    상기 증폭기로부터 공급되는 전기 신호로부터 2치화된 신호를 생성하는 데이타 슬라이스 회로와,
    상기 데이타 슬라이스 회로로부터 공급되는 2치화된 신호에 기초하여 데이타의 재생 속도의 변화에 따른 제1 클럭 신호 및 주파수 제어 신호를 생성하는 PLL 회로와,
    상기 데이타 슬라이스 회로로부터 공급되는 상기 2치화된 신호를 복조하여 데이타를 재생하는 데이타 처리 회로를 포함하고,
    상기 데이타 슬라이스 회로는 상기 주파수 제어 신호에 기초하여 상기 2치화된 신호와는 비동기인 제2 클럭 신호를 생성하는 클럭 신호 생성 회로를 포함하고, 상기 증폭기로부터 공급되는 상기 전기 신호와 기준 전압을 비교하여 상기 전기 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기와, 상기 제2 클럭 신호를 분주하여 카운트용의 클럭 신호를 생성하는 분주기와, 상기 비교기로부터 공급되는 데이타 ″0″ 기간과 데이타 ″1″ 기간에 따라 상기 분주기로부터 공급되는 카운트용의 클럭 신호를 카운트하여 이들의 차분 데이타를 출력하는 업다운 카운터와, 상기 업다운 카운터로부터 출력되는 상기 차분 데이타가 공급되고 상기 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 상기 비교기에 공급하는 디지탈/아날로그 변환기
    를 포함하는 것을 특징으로 하는 디스크 재생 장치.
  2. 디스크 재생 장치에 있어서,
    디스크에 기록된 데이타를 광학적으로 판독하여 전기 신호로 변환시키는 광전 변환 수단과,
    상기 광전 변환 수단으로부터 공급되는 전기 신호를 증폭하는 증폭기와,
    상기 증폭기로부터 공급되는 전기 신호로부터 2치화된 신호를 생성하는 데이타 슬라이스 회로와,
    상기 데이타 슬라이스 회로로부터 공급되는 2치화된 신호에 기초하여 데이타의 재생 속도의 변화에 따른 제1 클럭 신호 및 주파수 제어 신호를 생성하는 PLL 회로와,
    고정 주파수 발진 회로로부터 생성된 기준 클럭에 기초하여 기준 클럭 신호를 생성하는 기준 클럭 생성 회로와,
    상기 데이타 슬라이스 회로로부터 공급되는 상기 2치화된 신호를 복조하여 데이타를 재생하는 데이타 처리 회로를 포함하고,
    상기 데이타 슬라이스 회로는 상기 주파수 제어 신호에 기초하여 상기 2치화된 신호와는 비동기인 제2 클럭 신호를 생성하는 클럭 신호 생성 회로를 포함하고, 상기 클럭 신호 생성 회로로부터 출력되는 상기 제2 클럭 신호를 분주하여 카운트용의 클럭 신호를 생성하는 제1 분주기와, 상기 기준 클럭 생성 회로로부터 출력되는 상기 기준 클럭 신호를 분주하여 카운트용의 클럭 신호를 생성하는 제2 분주기와, 상기 제1 및 제2 분주기로부터 출력되는 카운트용의 클럭 신호 중 하나를 선택하는 스위치와, 상기 광전 변환 수단으로부터 공급되는 상기 전기 신호와 기준 전압을 비교하여 상기 전기 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기와, 상기 비교기로부터 공급되는 데이타 ″0″ 기간과 데이타 ″1″ 기간에 따라 상기 스위치로부터 공급되는 클럭 신호를 카운트하여 이들의 차분 데이타를 출력하는 업다운 카운터와, 상기 업다운 카운터로부터 출력되는 상기 차분 데이타가 공급되고 상기 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 상기 비교기에 공급하는 디지탈/아날로그 변환기
    를 포함하는 것을 특징으로 하는 디스크 재생 장치.
  3. 디스크 재생 장치에 있어서,
    디스크에 기록된 데이타를 광학적으로 판독하여 전기 신호로 변환시키는 광전 변환 수단과,
    상기 광전 변환 수단으로부터 공급되는 전기 신호를 증폭하는 증폭기와,
    상기 증폭기로부터 공급되는 전기 신호로부터 2치화된 신호를 생성하는 데이타 슬라이스 회로와,
    상기 데이타 슬라이스 회로로부터 공급되는 2치화된 신호에 기초하여 데이타의 재생 속도의 변화에 따른 제1 클럭 신호 및 주파수 제어 신호를 생성하는 PLL 회로와,
    기준 전압에 기초하여 기준 주파수 제어 신호를 생성하는 기준 전압 생성 회로와,
    상기 PLL 회로로부터 생성된 주파수 제어 신호와 상기 기준 전압 생성 회로로부터 생성된 기준 주파수 제어 신호 중 하나를 선택하는 스위치와,
    상기 데이타 슬라이스 회로로부터 공급되는 상기 2치화된 신호를 복조하여 데이타를 재생하는 데이타 처리 회로를 구비하고,
    상기 데이타 슬라이스 회로는 상기 스위치로부터 공급되는 주파수 제어 신호에 기초하여 상기 2치화된 신호와는 비동기인 제2 클럭 신호를 생성하는 클럭 신호 생성 회로를 포함하고, 상기 증폭기로부터 공급되는 상기 전기 신호와 기준 전압을 비교하여 상기 전기 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기와, 상기 제2 클럭 신호를 분주하여 카운트용의 클럭 신호를 생성하는 분주기와, 상기 비교기로부터 공급되는 데이타 ″0″ 기간과 데이타″1″ 기간에 따라 상기 분주기로부터 공급되는 카운트용의 클럭 신호를 카운트하여 이들의 차분 데이타를 출력하는 업다운 카운터와, 상기 업다운 카운터로부터 출력되는 상기 차분 데이타가 공급되고 상기 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 상기 비교기에 공급하는 디지탈/아날로그 변환기
    를 포함하는 것을 특징으로 하는 디스크 재생 장치.
  4. 데이타 슬라이스 회로에 있어서,
    광전 변환 수단으로부터 공급되어진 전기 신호를 증폭하는 증폭기로부터 공급되는 전기 신호와 기준 전압을 비교하여 상기 전기 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기와,
    상기 비교기의 출력 주파수와의 주파수비가 일정해지도록 연속적으로 추종하고, 또한 위상이 비동기인 클럭 신호를 생성하는 클럭 신호 생성 회로와,
    상기 클럭 신호 생성 회로의 출력 클럭을 분주하는 분주기와,
    상기 비교기로부터 공급되는 데이타 ″0″ 기간과 데이타 ″1″ 기간에 따라 상기 카운트용 클럭 신호를 카운트하여 이들의 차분 데이타를 출력하는 업다운 카운터와,
    상기 업다운 카운터로부터 출력되는 상기 차분 데이타가 공급되고, 상기 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 상기 비교기에 공급하는 디지탈/아날로그 변환기
    를 포함하는 것을 특징으로 하는 데이타 슬라이스 회로.
  5. 데이타 슬라이스 회로에 있어서,
    비교기의 출력 주파수와의 주파수비가 일정해지도록 연속적으로 추종하고, 또한 위상이 비동기인 클럭을 생성하는 클럭 신호 생성 회로와,
    상기 클럭 신호 생성 회로의 출력 클럭을 분주하는 제1 분주기와,
    기준 클럭 신호 생성 회로로부터 생성되는 기준 클럭 신호를 분주하여 카운트용의 클럭 신호를 생성하는 제2 분주기와,
    상기 제1 및 제2 분주기로부터 출력되는 카운트용의 클럭 신호 중 하나를 선택하는 스위치와,
    광전 변환 수단으로부터 공급되는 전기 신호와 기준 전압을 비교하여 상기 전기 신호와 기준 전압에 따라 데이타 ″0″과 데이타 ″1″ 중 하나의 데이타를 출력하는 비교기와,
    상기 비교기로부터 공급되는 데이타 ″0″ 기간과 데이타 ″1″ 기간에 따라, 상기 스위치로부터 공급되는 클럭 신호를 카운트하여 이들의 차분 데이타를 출력하는 업다운 카운터와,
    상기 업다운 카운터로부터 출력되는 상기 차분 데이타가 공급되고, 상기 차분 데이타를 아날로그 전압으로 변환시켜 상기 기준 전압으로서 상기 비교기에 공급하는 디지탈/아날로그 변환기
    를 포함하는 것을 특징으로 하는 데이타 슬라이스 회로.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4395956B2 (ja) * 1999-03-18 2010-01-13 アイシン精機株式会社 直流モータのモータ回転パルス生成回路
WO2001022412A1 (fr) * 1999-09-20 2001-03-29 Hitachi, Ltd. Appareil d'enregistrement/reproduction d'information
US6954410B2 (en) * 2000-01-20 2005-10-11 Hitachi, Ltd. Information recording and reproducing apparatus for updating the waveform of a laser based on position information
TW465194B (en) 2000-10-17 2001-11-21 Mediatek Inc Data dividing circuit and method for diving data
DE10061530A1 (de) * 2000-12-11 2002-04-04 Infineon Technologies Ag Vorrichtung zur Ermittlung der Frequenz eines periodischen Signals
JP3993818B2 (ja) * 2002-12-16 2007-10-17 松下電器産業株式会社 再生信号処理装置
KR100614344B1 (ko) * 2004-08-18 2006-08-21 주식회사 히타치엘지 데이터 스토리지 코리아 기록매체 탐색시의 에러 개선 방법 및 장치
TWI276065B (en) * 2004-11-01 2007-03-11 Lite On It Corp CD reading method
JP2006279849A (ja) * 2005-03-30 2006-10-12 Sanyo Electric Co Ltd 電圧保持回路及びクロック同期回路
US8355302B1 (en) 2006-05-11 2013-01-15 Marvell International Ltd. Offset loop for wobble

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756730B2 (ja) * 1989-12-28 1995-06-14 パイオニア株式会社 スピンドルサーボ回路
EP0638900B1 (en) * 1993-08-14 2001-01-31 Kabushiki Kaisha Toshiba Disc data reproducing apparatus and signal processing circuit
JP2885650B2 (ja) * 1993-11-11 1999-04-26 株式会社東芝 ディスク再生装置
JP4319259B2 (ja) * 1996-07-02 2009-08-26 株式会社東芝 アクティブ・ワイドレンジｐｌｌ装置、位相ロックループ方法及びディスク再生装置
TW341415U (en) * 1997-04-08 1998-09-21 United Microelectronics Corp A digital data cutting circuit

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