TW396532B - A method of forming contacts in a semiconductor device - Google Patents

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Description

3689pif.doc/008 經滴部中去標準局兵二消资合作社印製 A7 B7 五、發明説明(() 本發明係有關於製造半導體元件的方法,特別係在其 中使用阻障金屬(barrier metal)的接觸窗形成方法,以增進 阻障金屬的階梯覆蓋率(step coverage)以及擴散阻障特性 (diffusion barrier characteristics) 0 由於近來積體電路的集積度(degree of integration)增 加’使外形尺寸的物理特徵逐漸的變小。例如近來所提到 的金屬接觸窗,接觸窗的寬度逐漸地變短,而深度變的更 深’因此增加了接觸窗的縱橫比(aspect ratio)。而且,隨 著金屬佈線之間的間距的減少,塡塞接觸窗的金屬沒有重 疊的容忍度邊緣(overlap margins),或可忽略的容忍度邊 緣。 因此,必須注意頂部開口尺寸最好相等於接觸窗的底 部尺寸,或只略大至一可忽略的程度。 因此,接觸窗最好具有如第2圖所繪示的垂直外型而 非如第1圖所繪式的傾斜外形,其中編號1是指半導體基 底’而編號2則是指介層絕緣膜(interlayer insulating film)。 然而,如果接觸窗具有高縱橫比的垂直外形,在隨後 沉積阻障金屬層的步驟中將產生嚴重的問題。 根據傳統的方法,阻障金屬層大致上係由雙層所組 成。 第3圖係根據習知方法繪示一阻障金屬層16的剖面 示圖。 請參照第3圖’在形成於下傳導層1〇上的介層絕緣 4 -° (請先閲讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家摞坪.(CNS ) Λ4規格(210X297公釐) 3689pif.doc/008 經满部中次標卑局努-T-消贽合作社印裂 A7 B7 五、發明説明(之) 膜(interlayer insulating film)12 中開一接觸窗 14,下傳導 層1〇例如是一半導體基底1〇。在包括介層絕緣膜12的接 觸窗li4形成一鈦層(titanium layer) ’並且在欽層上形成做 爲黏著層(glue layer)或濕潤層(wetting layer)的氮化鈦層 (titanium nitride layer),因此形成一阻障層 16。 具有良好塡塞特性的鎢金屬層(tungsten metal layer) 通常被用來塡塞具有高縱橫比的接觸窗。然而,在鎢金屬 層的例子中,形成鎢金屬層(也就是氟化鎢(WF6))的氣體源 (source gas)會與下面的鈦層或砂化鈦層(titanium silicide, TiSix layer)發生反應,因此形成如鈦氟層(TiFx layer)的非 傳導層。 鈦氟層增加接觸窗的電阻値,並將由體積擴張所造成 的應力加到在下面的半導體基底,因此造成缺陷(defect) 以及接面遺漏電流(junction leakage current)。 因此必須加強阻障金屬層,也就是氮化鈦層的特性。 然而,在具有高縱橫比的垂直接觸窗14的例子中,藉由 傳統激鑛方法(conventional sputtering method)所成的阻障 金屬層之階梯覆蓋率很差。 與接觸窗14的其他部分相比,接觸窗14的底部角落 部分17所形成的阻障金屬層(也就是鈦層或氮化鈦層)特 別薄。由習知的濺鍍方法所形成的平行氮化鈦層 (collimated TiN layer)具有柱狀晶體(columnar crystals),因 此形成柱狀晶粒邊界。因爲這些柱狀邊界,導致原子的相 互粒狀擴散(intergranular diffusion),而很容易通過氮化欽 5 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公楚) 、-° — (請先閲讀背面之注意事項再填寫本頁)
3689pif.doc/008 A7 3689pif.doc/008 A7 經滅部中决#準局兵工消費合作社印$! Β7 五、發明説明($ ) 層,因此降低阻障金屬層的特性。 近來爲了克服上面的問題,有利用化學氣相沉積法 (dhemijcal vapor deposition,.CVD method)來形成氮化欽 層。雖然可提供良好的階梯覆蓋率,化學氣相沉積氮化鈦 層卻具有較鬆的密度,因此降低阻障金屬層的特性。另 外’若是使用氯化鈦層(TiClx layer)爲形成氮化鈦餍的氣體 源’氯化鈦層將造成氯對下面的半導體基底.10的侵襲。
既然不能透過化學氣相沉積法獲得鈦層的可靠性,鈦 層必須由例如濺鍍的物理氣相沉積法(physical vap〇r deposition· PVD method)來形成。如此,在隨後形成CVD 氮化鈦層的製程中,氧化鈦層(TiOx layer)將不當地曝露 在氧氣中以形成鈦層。 因此若氮化鈦層係由CVD法所形成,將減低阻障金 屬層的可靠性,並增加接觸窗電阻値。 本發明的目的係要解決上述問題,而提供使用阻障金 屬形成接觸窗的方法。 、本發明的另―個目的係要提供开多成接觸窗的方法,此 方法提供隨金軸的良好階關 阻障特性。 /乂曰〔/、頒目乂 下傳—其他目的可藉由下述的方法達成’在 广 y 介層絕緣膜,該傳導層例如是半導體基 氏° 土力層絕緣膜中開接觸窗以曝露下傳導層的—部分。 軸窗之底㈣麵上形成傳導薄 層(即鈦層)。在傳導萍隐 #餍上I成黏者餍,也就是阻障金屬
本紙張尺度適用中國國家榡準(CNS (210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝‘ 3689pif.doc/008 A7 B7 五、發明説明((/:) 層。 依照本發明的特點,阻障金屬層是當作上面的傳導層 (也就是鎢層)與下面的傳導層(也就是鈦層)之間的反應阻 障層(reactive barrier layer),以及黏著層。阻障金屬層係 利用化學氣相沉積以及物理氣相沉積法所形成的多層氮 化鈦層(也就是三層氮化鈦)。另外,一第一擴散阻障層可 形成在一第一氮化鈦層上,且一第二擴散阻障層形成在一 第二氮化鈦層上。鈦層、第一與第三氮化鈦層係由物理氣 相沉積法所形成。第二氮化鈦層係由化學氣相沉積法所形 成。 根據本發明,利用化學氣相沉積以及物理氣相沉積法 形成具有多層的阻障金屬層,可增進階梯覆蓋率以及其特 性。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂’下文特舉一較佳實施例,並配合所附圖式,作詳 細說明如下: 圖式之簡單說明: 第1圖係根據習知方法繪示傾斜接觸窗之外形的剖 面示圖; 第2圖係根據習知方法繪示垂直接觸窗之外形的剖 面示圖; 第3圖係根據習知方法繪示阻障金屬層的剖面示圖; 以及 第4圖到第6圖係根據新方法繪示本發明實施例之阻 本紙張尺度適用中國國家標枣((WS ) Λ4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 、1' Γ 經濟部中决#绛局男Η消費合竹妇印聚 3689pif.doc/008 A7 B7 五、發明説明(i:) 障金屬層的流程圖。 實施例 !以下將參照圖示,特別是第4圖到第6圖,描述本 發明之較佳實施例。 第4圖到第6圖係根據新方法繪示本發明實施例之阻 障金屬層的流程圖。 請參照第4圖,在如半導體基底100的一下傳導層1〇〇 上形成一介層絕緣膜102。透過介層絕緣膜102開接觸窗 1〇4以曝露半導體基底100的一部分。形成具有垂直外型 的接觸窗104,以增加金屬佈線的間距以及金屬重疊設計 準則(metal overlap design rule)的容忍度邊緣(margins)。對 接觸窗1〇4進行原地乾性潔淨製程(In-situ dry cleaning process) ° 接下來的程序對本發明相當重要。 在包括介層絕緣膜102的接觸窗104中,也就是底部 以及側壁’形成阻障薄層106,也就是原地(in-situ)物理氣 相沉積(PVD)鈦/氮化鈦層1〇6。鈦層能由鈷層(Co layer)或 锆層(Zr layer)取代,且厚度在30埃(A)到70埃之間。鈦層 與下面的半導體基底100發生作用,因此提供歐姆式接觸 (ohmic contact)的砂化i太(TiSix)層。 氮化鈦層當作黏著層以及避免矽化鈦層與隨後金屬 佈線之間起作用的阻障層。氮化鎢層能取代矽化鈦層。氮 化鈦層在接觸窗1〇4的底部具有大約20埃到100埃的厚 度。 (請先閱讀背面之注意事項再填寫本頁) 、-t Γ 經满部中决標準局負J消於合作社印製 本紙張尺廋適用中國國家標率(CNS ) Λ4規格(210X297公釐) 3689pif.doc/008 A7 B7 經濟部中决摞準局负工消贽合竹社印製 五、發明説明(z ) 在第5圖中,在物理氣相沉積鈦/氮化鈦層106上形成 化學氣相沉積(CVD)氮化鈦薄層107。化學氣相沉積法增進 在接觸窗104底部之氮化鈦層107的階梯覆蓋率,特別是 在邊緣部分。在接觸窗104底部的化學氣相沉積氮化鈦層 107具有大約20埃到100埃的厚度。 在化學氣相沉積氮化鈦層107上形成物理氣相沉積 (PVD)氮化鈦層108,因此形成多層氮化鈦層110。在接觸 窗104底部的物理氣相沉積氮化鈦層108具有大約20埃 到100埃的厚度。 在PVD鈦/氮化鈦層106與PVD氮化鈦層108之間, CVD氮化鈦層107的形成係使晶粒重疊在PVD鈦/氮化鈦 層106/PVD氮化鈦層108的上/下晶粒邊界(grain boundaries) ° 在此實施例中,關鍵特徵係利用物理氣相沉積以及化 學氣相沉積法相互堆疊複數個氮化鈦層,這樣就能提供良 好階梯覆蓋率以及其可靠性。 當氣體穿透晶粒邊界時,多層的氮化鈦層110可當作 ' 氣體擴散的阻障層。 而且,當氮化鈦層曝露在空氣時,會形成原生氧化層 (natural oxide layer ;未繪75於圖中),將氮化欽層的晶粒 邊界塡塞,因此阻塞空氣的擴散路徑。 <1 另外可再形成擴散阻障層,例如是氮化物層,以強化 塡塞功能,也就是強化氣體擴散的阻塞。氮化物層係藉由 快速熱氮化法(rapid thermal nitridation, RTN method)形 9 (請先閱讀背面之注意事項再填寫本頁) 「裝· 訂 « 本紙張尺度適和中國國家標埤(CNS ) Λ4規格(210X297公釐) 3689pif.doc/008 A7 B7 五、發明説明(?) 成,也就是將鈦氮化。 在隨後的製程中,沉積足夠的上傳導層,例如鎢層、 鋁層(A1 layer)、以及銅層(copper layer),以塡滿接觸窗 104,並回蝕刻。 雖然本發明已以一較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此技藝者,在不脫離本發明之精 神和範圍內,當可作各種之更動與潤飾,因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 (請先閱讀背面之注意事項再填寫本頁) 「裝. 經滴部中决標準局員-X消费含作社印製 10 本紙張尺度適用中國國家標準((:NS ) Λ4規格(210X297公釐)

Claims (1)

12.8 es 3689pif.doc/008 A8 B8 C8 D8 經濟'邵中央標隼局員工消費合作社印製 、申請專利範圍 1. 一種在一半導體元件中形成接觸窗的方法,該半 導體元件具有一下傳導層形成在一半導體基底上,該方法 包括: 在包括該半導體基底的該下傳導層上形成一介層絕緣 膜; 藉由蝕刻該介層絕緣膜,形成一接觸窗,以曝露該下傳 導層的部分; 在包括該介層絕緣膜的該接觸窗之底部與側壁上形成 一傳導薄層;以及 在該傳導薄層上形成一黏著層,其中該黏著層係藉著化 學氣相沉積以及物理氣相沉積法形成多層黏著層結構。 2. 如申請專利範圍第1項所述的方法,其中該傳導 薄層係鈦層、鈷層、以及銷層的其中之一。 3. 如申請專利範圍第1項所述的方法,其中該傳導 薄層係由物理氣相沉積法所形成。 4. 如申請專利範圍第1項所述的方法,其中該傳導 薄層具有30埃到70埃的一厚度範圍。 5. 如申請專利範圍第1項所述的方法 層係氮化鈦層以及氮化鎢層的其中之一。 6. 如申請專利範圍第5項所述的方法 黏著層的多層結構的步驟包括: 藉由物理氣相沉積法在該傳導薄層上形成一第一黏 著層; 藉由化學氣相沉積法在該第一黏著層上形成一第二 其中該黏著 其中形成該 (請先閱讀背面之注意事項再填寫本頁) '裝· 訂. 11 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 3689pif.doc/008 A8 B8 C8 D8 -p-··. 六、申請專利範圍 黏著層;以及 藉由物理氣相沉積法在該第二黏著層上形成一第三 黏著層。 7. 如申請專利範圍第6項所述的方法,其中該第一 與第二黏著層的晶粒邊界係被原生氧化層所塡塞。 8. 如申請專利範圍第6項所述的方法,其中每一該 黏著層在該接觸窗的底部具有20埃到100埃的一厚度範 圍。 9. 如申請專利範圍第6項所述的方法,更$括: 在該第一黏著層上形成一第一擴散阻障層;以及 在該第二黏著層上形成一第二擴散阻障層。 10. 如申請專利範圍第9項所述的方法,其中該第一 與第二擴散層係氮化矽層。 11. 如申請專利範圍第10項所述的方法,其中該氮化 物層係藉由快速熱氮化法所形成。 . 12.—種在一半導體元件中形成接觸窗的方法,該半 導體元件具有一下傳導層形成在一半導體基底上,該方法 包括: 在包括該半導體基底的該下傳導層上形成一介層絕 緣膜; 藉由蝕刻該介層絕緣膜,形成一接觸窗,以曝露該下 傳導層的部分; 在包括該介層絕緣膜的該接觸窗之底部與側壁上形 成一傳導薄層; 12 ϋ張尺度適用中國國¥標準(CNS ) A4規格厂210X 297公釐) "~ (請先H-讀背面之注意事項再填寫本頁) -裝. 釘 經濟部中央標準局員工消費合作社印製 A8 3689pif.doc/008 B8 C8 D8 申請專利範圍 在該傳導薄層上形成一第一黏著層; 在該第一黏著層上形成一第二黏著層;以及 在該第二黏著層上形成一第三黏著層。 其中該傳 (請先閱讀背面之注意事項再填寫本頁) 13. 如申請專利範圍第12項所述的方法 導薄層係鈦層、鈷層、以及锆層的其中之一。 14. 如申請專利範圍第12項所述的方法,其中該傳 導薄層具有30埃到70埃的一厚度範圍。 15. 如申請專利範圍第12項所述的方法,其中該黏 著層係氮化鈦層以及氮化鎢層的其中之一。 16. 如申請專利範圍第12項所述的方法,其中該傳導 薄層、該第一黏著層、以及該第三黏著層係由物理氣相沉 積法所形成。 17. 如申請專利範圍第12項所述的方法,其中該第二 黏著層係由化學氣相沉積法所形成。 18. 如申請專利範圍第12項所述的方法,其中該第 一與第二黏著層的晶粒邊界係被原生氧化層所塡塞。 經濟部中央標準局員工消費合作社印製 19. 如申請專利範圍第12項所述的方法,其中每一 該黏著層在該接觸窗的底部具有20埃到100埃的一厚度 範圍。 20. 如申請專利範圍第12項所述的方法,更包括: 在該第一黏著層上形成一第一擴散阻障層;以及 在該第二黏著層上形成一第二擴散阻障層。 21. 如申請專利範圍第20項所述的方法,其中該第一 與第二擴散層係氮化矽層。 13 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) 3689pif.doc/008 396532 A8 Βδ C8 D8 經濟部中央標隼局員工消費合作社印製 申請專利範圍 22.如申請專利範圍第21項所述的方法,其中該氮化 物層係藉由快速熱氮化法所形成。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐)
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475912B1 (en) * 1998-06-01 2002-11-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield
KR100331545B1 (ko) 1998-07-22 2002-04-06 윤종용 다단계 화학 기상 증착 방법에 의한 다층 질화티타늄막 형성방법및 이를 이용한 반도체 소자의 제조방법
TW426953B (en) * 1999-01-22 2001-03-21 United Microelectronics Corp Method of producing metal plug
US6316353B1 (en) * 1999-02-18 2001-11-13 Micron Technology, Inc. Method of forming conductive connections
US7105434B2 (en) 1999-10-02 2006-09-12 Uri Cohen Advanced seed layery for metallic interconnects
US6610151B1 (en) 1999-10-02 2003-08-26 Uri Cohen Seed layers for interconnects and methods and apparatus for their fabrication
US6569751B1 (en) * 2000-07-17 2003-05-27 Lsi Logic Corporation Low via resistance system
KR100499557B1 (ko) * 2001-06-11 2005-07-07 주식회사 하이닉스반도체 반도체소자의 배선 형성방법
US20020192948A1 (en) * 2001-06-15 2002-12-19 Applied Materials, Inc. Integrated barrier layer structure for copper contact level metallization
KR100685622B1 (ko) * 2001-12-17 2007-02-22 매그나칩 반도체 유한회사 반도체 소자의 콘택 플러그 형성 방법
KR100440261B1 (ko) * 2001-12-22 2004-07-15 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
JP2003332426A (ja) 2002-05-17 2003-11-21 Renesas Technology Corp 半導体装置の製造方法および半導体装置
KR20040038147A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 반도체 소자의 배리어 형성방법
US20040175926A1 (en) * 2003-03-07 2004-09-09 Advanced Micro Devices, Inc. Method for manufacturing a semiconductor component having a barrier-lined opening
KR100555514B1 (ko) * 2003-08-22 2006-03-03 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법
US6821886B1 (en) 2003-09-05 2004-11-23 Chartered Semiconductor Manufacturing Ltd. IMP TiN barrier metal process
US20050112876A1 (en) * 2003-11-26 2005-05-26 Chih-Ta Wu Method to form a robust TiCI4 based CVD TiN film
KR100642763B1 (ko) * 2005-09-06 2006-11-10 삼성전자주식회사 반도체 소자의 TiN 막 구조, 그 제조 방법, TiN 막구조를 채용하는 반도체 소자 및 그 제조방법
KR100818711B1 (ko) * 2006-12-07 2008-04-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7833893B2 (en) * 2007-07-10 2010-11-16 International Business Machines Corporation Method for forming conductive structures
US7727882B1 (en) * 2007-12-17 2010-06-01 Novellus Systems, Inc. Compositionally graded titanium nitride film for diffusion barrier applications
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US9478411B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method to tune TiOx stoichiometry using atomic layer deposited Ti film to minimize contact resistance for TiOx/Ti based MIS contact scheme for CMOS
US9478438B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method and apparatus to deposit pure titanium thin film at low temperature using titanium tetraiodide precursor
CN104538347A (zh) * 2014-12-31 2015-04-22 上海华虹宏力半导体制造有限公司 接触孔的工艺方法
JP2018107227A (ja) * 2016-12-26 2018-07-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び、固体撮像素子
CN111540828A (zh) * 2020-03-23 2020-08-14 江苏时代全芯存储科技股份有限公司 相变存储器的形成方法
CN112542435A (zh) * 2020-12-04 2021-03-23 上海擎茂微电子科技有限公司 一种防止表面金属层脱焊的半导体装置及其制造方法
CN113035777B (zh) * 2021-04-28 2023-04-28 上海华虹宏力半导体制造有限公司 一种tsv孔的cvd填充方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970001883B1 (ko) * 1992-12-30 1997-02-18 삼성전자 주식회사 반도체장치 및 그 제조방법
US5571751A (en) * 1994-05-09 1996-11-05 National Semiconductor Corporation Interconnect structures for integrated circuits
KR100220935B1 (ko) * 1995-12-15 1999-09-15 김영환 메탈 콘택 형성방법
KR100225946B1 (ko) * 1996-06-27 1999-10-15 김영환 반도체 소자의 금속 배선 형성방법
US5970374A (en) * 1996-10-18 1999-10-19 Chartered Semiconductor Manufacturing Ltd. Method for forming contacts and vias with improved barrier metal step-coverage
US5994181A (en) * 1997-05-19 1999-11-30 United Microelectronics Corp. Method for forming a DRAM cell electrode
US5895267A (en) * 1997-07-09 1999-04-20 Lsi Logic Corporation Method to obtain a low resistivity and conformity chemical vapor deposition titanium film
US5913145A (en) * 1997-08-28 1999-06-15 Texas Instruments Incorporated Method for fabricating thermally stable contacts with a diffusion barrier formed at high temperatures
US5972179A (en) * 1997-09-30 1999-10-26 Lucent Technologies Inc. Silicon IC contacts using composite TiN barrier layer

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