KR0168656B1 - 데이터 처리 시스템 - Google Patents

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KR0168656B1
KR0168656B1 KR1019900004283A KR900004283A KR0168656B1 KR 0168656 B1 KR0168656 B1 KR 0168656B1 KR 1019900004283 A KR1019900004283 A KR 1019900004283A KR 900004283 A KR900004283 A KR 900004283A KR 0168656 B1 KR0168656 B1 KR 0168656B1
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리 그레이 랜드
앨런 하트빅슨 제이
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빈센트 죠셉 로너
모토로라 인코포레이티드
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Abstract

디버그 주변 장치를 가지 데이터 처리 시스템이 제공된다. 디버그 주변 장치는 내부 통신 버스를 통해 중앙 처리 장치와 메모리에 접속된다. 디버그 주변장치는 한편으론, 병렬로 판독-기록 억세스하고, 다른 한편으론, 전 이중(풀 듀플렉스)의 직렬로 판독-기록 억세스하는 단일 워드의 듀얼 포트 메모리이다. 디버그 주변장치의 직렬 측은 3핀 동기 직렬 인터페이스에 의하여 외부 에뮬레이션(모방) 하드웨어에 접속된다. 병렬 측은 코어 중앙 처리 장치(CPU) 내부 통신 버스에 접속된다. 디버그 주변장치는 CPU메모리 공간내의 16개의 인접 위치에서 어드레스된다(번지 지정된다). 디버그 중간 프로그램 동안에, 버버그 주변 장치는 인터럽트 신호를 CPU에 제공함으로써 CPU의 제어를 담당하고, 그에 따라 CPU는 디버그 주변 장치로부터 직접 명령들을 인출한다. 디버그 주변 장치는 외부 에뮬레이션(모방) 하드웨어로부터 병령들을 수신하여, CPU가 제공하는 명령 어드레스들에 응답하여 디버그 명령들을 CPU에 제공한다.

Description

데이터 처리 시스템
제1도는 코어 집적 회로 데이터 처리 시스템(core integrated circuit data processing system)의 양호한 실시예를 도시한 블록도.
제2도는 디버그 주변 장치(debug peripheral)의 내부 구조의 양호한 실시예를 도시하는 블럭선도.
* 도면의 주요부분에 대한 부호의 설명
10 : 데이터 처리 시스템 16 : 디버그 주변 장치
20 : 개발 시스템 22 : 시프트 레지스터
26 : 제어기
[발명의 분야]
본 발명은 개발 시스템 툴(development system tool)에 관한 것이며, 특히 개발 시스템 지원을 제공하기 위한 표준 디버그 주변 장치에 관한 것이다.
[발명의 배경]
오늘날의 고성능 마이크로 프로세서 및 마이크로컴퓨터는 복잡한 집적 회로들을 디버그하기 위하여 사용되는 개발 시스템 툴을 점점 더 요구하고 있다. 또한, 증대하고 있는 다양한 표준 및 주문형(custom)/코어(core) 마이크로 컴퓨터(MCU)설계는, 개발 시스템 툴을 설계하는데 있어 근본적인 변화를 필요로 한다. 33MHz 이상의 클럭 속도로 동작하도록 설계된 새로운 마이크로프로세서(MPU)는 개발 시스템 기술을 그 한계까지 몰고 간다. 한편, MCU 내의 프로세서 코어에 대한 기존의 중앙처리장치(CPU) 설계 기술의 광범한 이용은 개발 시스템 툴의 설계에 속박(제한)을 부과한다. 상기 표준 및 주문/코어 MCU에 대한 설계 주기가 짧아짐에 따라, 개발 시스템 툴이 수반하는 이용 가능성이 점점 더 문제가 된다. 따라서, 문제는 시판에 들어가는 매우 다양한 마이크로 프로세서 및 마이크로 컴퓨터를 지원하는, 시기 적절하게 이용 가능한 고성능의 개발 시스템들 중 하나이다.
개발 시스템 지원을 위한 종래의 설계 방법은 MCU/MPU 프로토타입(원형)의 소프트웨어/하드웨어를 디버그하는 내부 회로 에뮬레이션(모방)(in circuit emulation)에 의존하고 있다. 통상적으로, 내부 회로 모방은 여러 간격으로 프로그램 실행을 중단시키고, 내부 레지스터의 내용, 메모리 장소 등을 조사함으로서 소프트웨어 설계자로 하여금 소프트웨어의 실행을 추적할 수 있게 한다. 어떤 설계에서, 인 서킷 에뮬레이터는 포어그라운드(foreground) 및 백그라운드(background) 모드로 동작함으로써, 에물레이터(모방기)는 포어그라운드 모드에서 응용 프로그램(넌 에뮬레이션)(모방)을 처리하고, 백그라운드 모드에서는 디버깅 프로그램(에뮬레이션)을 처리한다. 따라서, 내부 회로 에뮬레이터(모방기)는 사용자 프로그램의 실행 및 디버깅 동안에 포어그라운드 및 백그라운드 메모리 공간 사이에서 뱅크들을 전환하므로, MCU는 외부 버스 인터페이스에서 손실한 I/O 포트의 재구성을 필요로 하는 확장된 모드에서 동작하여야 한다. 일반적으로, 포어그라운드(사용자) 및 백그라운드(디버깅) 메모리 뱅크들 사이에서의 전환은 확장된 모드에서 MCU의 동작을 용이하게 하기 위해 상당한 양의 외부 버퍼 회로들을 필요로 한다. 이러한 부가적인 버퍼 회로들은 종종 에뮬레이터의 성능을 저하시키며, 실시간의 회로 에뮬레이션을 방해한다. 포어그라운드/백그라운드 메모리 뱅크 스위치를 구현하려면 상당한 양의 외부 회로들을 필요로 하므로, 소형의 도오터-보드(보조 기판) 프로브(daughter-board probe) 이외에 에뮬레이터 포드(emulator pod)가 사용된다. 그 결과 에뮬레이터 포드를 설계하는데 시간이 많이 걸리며, 필요한 개발 시스템 엔지니어링 비용 때문에 값도 비싸다.
종래 기술에 있어서, 시스템 설계자들은 소요되는 외부 회로들의 양을 줄이기 위한 노력의 일환으로 포트 교체 디바이스 또는 결합 해제 디바이스(bond out device)를 사용했다. 포트 교체 또는 결합 해제 디바이스를 사용할 때의 주요 단점은 추가 설계 및 유지 보수 자원들을 필요로 한다는 것이다. 필수적으로, 시스템 설계자들은 MCU/MPU설계에 필요한 이들 설계 자원들에 부가하여, 이 설계 자원들을 포트 교체 또는 결합 해제 디바이스용으로 할당해야 한다. 1987년 10월 30일 자로 Vaglica 등에 의해 출원된 미국 출원 번호 제115,479호에 개시된 또 다른 설계 방법은 백그라운드 모드를 CPU 코어내에 통합시키는 것이다. 이러한 솔루션은 어떤 경우에서는 가장 적합한 것이지만, 종종 기존 CPU 코어를 약간 수정하는 것 이외의 일은 실행 불가능하다.
본 발명의 목적은 코어 설계를 수정하지 않고도 기존 CPU에서 백그라운드 모드 처리 능력을 제공하는 것이다.
본 발명의 다른 목적은 임의의 빠른 클럭 속도를 가진 MCU 또는 MPU용의 실시간 인 서킷 에뮬레이터를 제공하려는 것이다.
본 발명의 또 다른 목적은 개발 시스템 툴에 대한 설계 주기를 현저히 감소시키는 방법을 제공하려는 것이다.
본 발명의 이러한 목적들은, 명령 어드레스의 제1시퀀스에 응답하여 프로세서에 의한 수신된 명령의 제1시퀀스를 실행하고, 명령 어드레스의 교번 시퀀스에 응답하여 프로세서에 의해 수신된 외부적으로 제공된 명령의 교번 시퀀스를 실행하기 위한 프로세서와, 프로세서에 결합된 내부 통신 버스와, 내부 통신 버스에 결합되어 다수의 명령을 기억하고, 프로세서로부터 수신된 명령 어드레스의 제1시퀀스에 응답하여 명령의 제1시퀀스를 프로세서에 제공하기 위한 메모리와, 내부 통신 버스에 결합되어 프로세서로부터 수신된 정보를 기억하고, 외부적으로 제공된 명령을 프로세서에 제공하기 위한 디버그 주변 장치를 포함하는 데이터 처리 시스템으로 달성되는데, 디버그 주변 장치는, 제1디버그 모드에서 외부적으로 제공된 명령의 교번 시퀀스를 수신하고, 제2디버그 모드에서 프로세서로부터 수신된 정보를 외부 소스에 제공하기 위한 직렬 수단과, 제1디버그 모드에서 외부적으로 제공된 명령의 대체 시퀀스를 프로세서에 제공하고, 제2디버그 모드에서 프로세서로부터의 정보를 수신하기 위한 병렬 수단을 구비한다.
표명하다(assert), 표명(assertion), 부정하다(negate), 부정(negation) 이란 용어는 액티브 하이(active high) 및 액티브 로우(active low) 신호의 혼합을 다룰 때 혼동을 피하기 위해 사용될 것이다. 표명하다, 표명은 신호가 엑티브(active), 또는 논리적 참(logically true)상태임을 표시하기 위하여 사용되며, 부정하다, 부정은 신호가 인엑티브(inactive) 또는 논리적 거짓(logically false) 상태임을 표시하기 위해 사용된다.
제1도는 본 발명의 양호한 실시예에 따른 코어 집적 회로(IC)데이타 처리 시스템(10)의 블록도이다. 데이터 처리 시스템(10)은 일반적으로 중앙처리장치(CPU)(12), 메모리(14), 디버그 주변 장치(16)를 구비한다. CPU 내부 버스(18)는 CPU(12), 디버그 주변장치(16), 메모리(14)간의 통신을 용이하게 한다. 개발 시스템(20)은 데이터 처리 시스템(10)과 연계하여 데이터 처리 시스템(10)의 하드웨어 및 소프트웨어의 디버깅을 돕도록 동작한다. 개발 시스템(20)의 외부 에뮬레이터 회로 장치는 CPU(12)의 실행을 정지시키는 브레이크 포인트(중단점)의 삽입 및 브레이크 포인트에 대한 응답과 같은 각종 기능들을 수행하도록 사용자로 하여금 각종 내부 레지스터의 내용을 시험하여 변경하고, 소프트웨어 실행을 추적할 수 있게 한다.
양호한 실시예에서, 데이터 처리 시스템(10)은 두 모드, 즉 사용자 모드 및 디버그 모드에서 동작한다. 사용자 모드에서 데이터 처리 시스템(10)은 통상적인 방법에 따라 동작한다. CPU(12)는 메모리(14)로부터 명령을 인출하고(fetch), 명령을 디코딩(해독)하고, 명령을 실행하며, 실행할 시퀀스에서 다음 명령을 인출한다. 통상적으로, 프로그램의 실행은 CPU(12)가 조건부 명령 또는 인터럽트를 수신할 때까지 순차적 방법으로 계속된다. CPU(12)가 인터럽트를 다루는 방법은 프로세서 설계의 함수이다. 일반적으로, 인터럽트가 발생하면 CPU(12)는 정상 동작을 일시 정지하고 예외적 처리나 인터럽트 서비스 루틴의 실행을 시작한다. 본 발명에서, CPU(12)는 개발 시스템(20)과 같은 외부 소스로부터 또는 내부 이벤트 인식기(internal event recognizer)로부터의 결과인 인터럽트 요청에 응답하여 디버그(에뮬레이션)모드로 들어간다. 에뮬레이션(디버그 모드) 동안에, CPU(12)는 메모리(14)에서가 아니라 디버그 주변 장치(16)로부터 명령들을 인출한다. 따라서, CPU(12)는 메모리(14)에 기억된 사용자(응용) 프로그램의 실행을 일시 정지시키고, 디버그 주변 장치(16)로부터 수신된 명령의 실행을 시작한다. 필수적으로, 디버그 주변 장치(16)는 데이터 처리 시스템(10)에서 대안의 메모리로서 기능한다.
제2도는 디버그 주변 장치(16)의 내부 구조의 양호한 실시예를 도시하는 블록도이다. 디버그 주변 장치(16)는 한편으로는 병렬 판독-기록 억세스를 하고, 동시에 다른 한편으로는 풀 듀플렉스(전 이중) 직력 판독-기록 억세스(full-duplex serial read-write access)를 하는 단일 워드의 이중 포트 메모리(single-word, dual port memory)이다. 양호한 실시예에서, 디버그 주변 장치(16)는 시프트 레지스터(22), 어드레스 디코더(24), 제어기(26)를 구비한다. 디버그 주변 장치(16)의 직렬측은 신호 SERIAL IN, SCLK/BRK*, SERIAL OUT/ATTN*를 각각 제공하는 직렬 입력 패드(SI)(28), 직렬 클럭/브레이크 포인트(중단점) 입력 패드(SCLK/BRK*)(30), 직렬 출력/어텐션 패드(SO/ATTN*)(32)를 거쳐서 개발 시스템(20)에 연결된다. 따라서, SERIAL IN, SCLK/BRK*, SERIAL OUT/ATTN*신호는 디버그 주변 장치(16)와 개발 시스템(20)간 데이터의 직렬 전달을 제어한다. 명령/데이타버스(34)와 CPU 내부 버스(18)와의 연결에 의해 디버그 주변 장치(16)로의 병렬 억세스가 제공되며, 디버그 주변 장치(16)는 본질적으로 어느 다른 온-칩 주변 장치(on-chip peripheral)와 동일한 방법으로 억세스된다. 명령들은 길이적으로 몇 개의 워드이므로, 디버그 주변 장치(16)는 CPU(12) 메모리 공간에 있는 16개 인접한 장소에서 어드레스된다(번지 지정된다). 이후 편의상, 디버그 주변 장치(16)의 초기 어드레스를 DEBUG라고 지칭하기로 한다. 따라서, CPU(12)가 디버그 주변 장치(16)에 억세스하는 어드레스는 DEBUG 내지 DEBUG+$F이다.
데이터 처리 시스템(10)은 CPU(12)를 인터럽트시키는 브레이크 포인트(중단점) 조건의 발생에 따라 디버그 모드로 들어간다. 브레이크 포인트(중단점)는 (개발 시스템(20)에 의한)BRK 신호의 외부적인 표명의 결과이거나, 레지스터 및 비교기(도시 안됨)로 구성된 내부 이벤트 인식기의 결과일 수 있다. 인터럽트가 외부BRK 신호에 의해 야기된 경우, 제어기(26)는 디버그 인터럽트 요청(DEBUG IRQ*)신호를 CPU(12)에 표명시켜서 응답한다. 제어기(26)가 DEBUG IRQ*신호를 CPU내부 버스(18)에 놓으면, CPU(12)는 디버그 인터럽트 인식 신호(DEBUG IACK*)를 표명함으로써 응답하며, 디버그 인터럽트 서비스 루틴의 실행을 시작한다. CPU 내부 버스(18)상에 DEBUG 어드레스를 놓음으로서, CPU(12)는 어드레스 DEBUG 에서 디버그 주변 장치(16)에 자동 벡터화한다. DEBUG 어드레스의 수신에 응답하여, 어드레스 디코더(24)는 SELECT 입력 신호를 통해서 시프트 레지스터(22)를 인에이블시킨다.
CPU(12)는 어드레스 DEBUG 에서 디버그 주변 장치(16)로부터 명령 인출 주기를 시작한다. 명령 주기를 시작함에 따라, 시프트 레지스터(22)는 직렬 출력(SO)신호를 표명함으로써 응답한다. 시프트 레지스터(22)와 결합된 제어기(26)는 SO신호를 수신하고 ATTN*신호를 표명함으로써, 주변 장치가 주의를 요함을 나타내며, 개발 시스템(20)에 디버그 명령 주기의 개시를 알려준다. 본질적으로, 명령 인출주기의 개시는 SO핀을 그의 대기 휴지(quiescent) 하이 레벨에서 로우 레벨로 구동시킴으로서 외부적으로 반영된다. 개발 시스템(20)은 CPU(12)명령 세트로부터의 명령을 SI입력(28)을 거쳐 시프트 레지스터(22)에 기록함으로써 응답한다. 제어기(26)는 개발 시스템(20)으로부터 SCLK 신호를 수신하고, SCLK 신호를 시프트 레지스터(22)에 제공한다. 따라서, 개발 시스템(20)에 의해 제공되는 명령은 SCLK 신호로, SI 입력 패드(28)를 거쳐 시프트 레지스터(22) 내에 클럭된다. 데이터가 시프트 레지스터(22)에 기록됨에 따라, CPU(12)가 디버그 주변 장치(16)에 행한 이전기록은, SO 출력 패드(32)를 거쳐 개발 시스템(20)으로 동시에 시프트 된다. 따라서, 디버그 주변 장치(16)에 있는 현재의 명령 또는 데이터를 인출하기 전에 CPU(12)가 디버그 주변 장치(16)에 기록을 실시한다면, CPU(12)는 디버그 주변 장치(16)내의 현재의 워드를 무효화할 것이다. 이러한 경우, 디버그 주변 장치(16)는 직렬 출력 스트림내의 상태 비트를 통해 개발 시스템(20)에 그 워드를 재 적재한다고 알려준다.
명령이 시프트 레지스터(22)에서 (에러 없이) 완전히 어셈블되면, 현재의 명령은 병렬 I/O 포트를 거쳐 명령/데이타 버스(34)에 놓여진다. 제어기(26)는 이제 READY 신호를 표명하여 CPU(12)에 명령이 전달된다고 알려준다. CPU(12)는 명령/데이타 버스(34)로부터의 명령을 전달하고, 명령 인출 주기를 완결한다. CPU(12)는 명령을 실행한다. 프로그램 실행을 16 바이트 DEBUG 어드레스 공간내에서 유지하기 위해, CPU(12)에 의해 인출된 후속 명령은 DEBUG로 다시 점프하게 하거나 브랜치하게 하는 명령이다. 어드레싱(번지 지정) 방법의 설계는 16개 인접한 어드레스 각각이 CPU(12)를 디버그 주변 장치(16)의 시프트 레지스터(22)를 다시 참조하도록 한다. 이처럼, 디버그 중간 프로그램(debug interlude)이 완결되고, 사용자가 응용 코드 실행을 다시 시작하기를 원할 때까지, CPU(12)는 지정된 어드레스 DEBUG 내지 DEBUG+$F 에서 디버그 주변 장치(16)로부터 명령 인출을 계속한다. 따라서, CPU(12)는 두 동작(정상 또는 디버그) 모드에서도 동일한 명령 세트를 실행하기 때문에, 동작 모드, 즉 정상 또는 디버그 모드는 CPU(12)에 의한 명령의 인식과는 무관하다. 본질적으로, CPU(12)는 두 동작 모드에서 명령 타입간의 차이를 분별할 수 없다. 디버그 중간 프로그램의 종결에 따라, SI 입력 패드(28)를 거쳐 디버그 주변 장치(16)에 기록된 최종 명령이 인터럽트로부터 되돌아온 명령이다. 디버그 중간 프로그램(interlude)이 지속되는 동안에 실행되는 명령은 내부 레지스터, 메모리를 판독하고 기록하는데 사용되거나 시스템 디버깅과 관련된 다른 동작을 위해서 사용된다. 따라서, 개발 시스템(20)은 브레이크 포인트(중단점)의 삽입 및 응답을 포함하고, 시스템 레지스터의 내용을 시험하기 위해 데이터 프로세서의 실행을 정지하고, 소프트웨어 실행을 추적하는 통상적인 내부 회로 모방 기본 요소를 실시한다.
디버그 주변 장치(16)의 직렬 프로토콜은 개시, 중지, 패리티 비트를 사용하여 단순한 에러 검출을 지원한다. 직렬 프로토콜은 전송 당 N+7 비트를 필요로 하므로, 직렬 클럭은 개발 시스템(20)에 의해 카운트되어 전송을 완결하는데 필요한 N+7클럭을 제공한다. 다음의 표는 직렬 입력 및 출력 비트 스트림내의 비트 각각의 함수를 설명한다.
Figure kpo00002
디버그 주변 장치(16)는 많은 양의 복잡한 외부 에뮬레이터 회로들을 필요로 하지 않으므로, 에뮬레이션 프로브의 크기는 상당히 감소될 수 있다. 프로브는 사용자 회로 기판내의 MCU/MPU 상에 바로 플러그되거나 클립되는 도오터 보드(보조기판)일 수 있다. 예를 들어, 9x12x2 인치의 크기를 가진 통상적인 에뮬레이션 프로브는 디버그 주변 장치(16)를 사용하면 3x4x1 인치 이하로 감소된다. 종래의 내부 회로 에뮬레이터에서 일반적으로 요구되는 에뮬레이터 케이블을 제거하면 프로세서를 완전하게 버퍼해야 할 필요성이 경감된다. 버퍼 회로의 크기가 축소되므로 현저한 타이밍 저하 없이 고속 MPU/MCU 칩으로 실시간 에뮬레이션이 용이하다.
디버그 주변 장치(16)는 온-칩 메모리(14)(RAM)에 로드 경로를 제공하여, 부스트랩 ROM이 필요 없게 된다. BRK 입력 신호가 표명될 때, CPU(12)의 RESET 신호(도시 안됨)의 부정에 따라 CPU(12)는 디버그 주변 장치(16)로부터 그의 첫 번째 명령을 인출한다. 이러한 특징에 의해 개발 시스템(20)은 디버그 주변 장치(16)의 시프트 레지스터(22)를 거쳐 온-칩 메모리(14)에 임의의 프로그램을 기록할 수 있다. 일단 프로그램이 적재되면, 디버그 주변 장치(16)는 프로그램에 대한 제어를 패스한다.
디버그 주변 장치(16)는 다양한 방법으로 테스트되는 MCU/MPU의 테스트 능력을 증진시킨다. 예를 들어, 마스크 ROM 의 내용은 특정한 테스트 모드에 들어가지 않고도 직렬 인터페이스를 통해 검증될 수 있다. 또한, 프로세서 레지스터, 온-칩 RAM, 다른 온-칩 주변 장치도 특정한 테스트 모드에 들어갈 필요 없이 테스트될 수 있다. 따라서, 디버그 주변 장치(16)는 최저 가격으로 하나의 집적 회로에서 다른 집적 회로로 손쉽게 포트되는 융통성 있는 효과적인 표준 설계를 제공한다.
본 발명이 비록 양호한 실시예에 의해 설명되었지만, 본 기술에 숙련된 사람이면 설명된 발명이 여러 가지 방법으로 수정될 수 있으며, 상술한 특정한 실시예 이외의 수많은 실시예를 추측해 낼 수도 있다는 것을 알 것이다. 예를들면, CPU(12)는 제시된 실시예와는 반대로 디버그 주변 장치(16)로부터 직럽 인터럽트 벡터를 얻을 수 있는데, 여기서 인터럽트 신호는 디버그 주변 장치(16)의 어드레스(DEBUG)로 CPU(12)를 자동 벡터화 한다. 따라서, 첨부된 청구범위는 본 발명의 정신 및 범주내에 드는 발명의 모든 수정을 포함하는 것으로 하고자 한다.

Claims (3)

  1. 데이터 처리 시스템으로서, 명령 어드레스들의 제1시퀀스에 응답하여 프로세서에 의해 수신된 명령들의 제1시퀀스를 실행하고, 명령 어드레스들의 교번 시퀀스에 응답하여 상기 프로세서에 의해 수신된 외부적으로 제공된 명령들의 교번 시퀀스를 실행하기 위한 상기 프로세서와, 상기 프로세서에 접속된 내부 통신 버스와, 상기 내부 통신 버스에 결합되어 다수의 명령들을 기억하고, 상기 프로세서로부터 수신된 상기 명령 어드레스들의 제1시퀀스에 응답하여, 상기 명령들의 제1시퀀스를 상기 프로세서에 제공하기 위한 메모리와, 상기 내부 통신 버스에 접속되어 외부 소스로부터 수신된 제1제어 신호에 응답하여 상기 프로세서의 제어를 담당하고, 상기 외부 소스로부터 외부적으로 제공된 상기 교번 시퀀스를 수신하며, 상기 프로세서에 외부적으로 제공된 명령들의 상기 교번 시퀀스를 제공하며, 상기 프로세서로부터 수신된 정보를 더 기억하고 그 정보를 상기 외부 소스에 제공하는 디버그 주변 장치를 포함하며, 상기 디버그 주변 장치는, 제1제어 신호에 응답하여 상기 외부적으로 제공된 명령들의 교번 시퀀스를 수신하고, 상기 디버그 모드에서 제2제어 신호에 응답하여 상기 프로세서로부터 수신된 상기 정보를 상기 외부 소스에 제공하기 위한 직렬 인터페이스 수단과, 상기 외부적으로 제공된 명령들의 교번 시퀀스를 상기 프로세서에 제공하고, 상기 제2디버그 모드에서 상기 프로세서로부터 상기 정보를 수신하기 위한 병렬 인터페이스 수단을 포함하며, 상기 병렬 인터페이스 수단은 또한 상기 프로세서로부터 명령 어드레스들의 상기 교번 시퀀스를 수신하는 데이터 처리 시스템.
  2. 내부 통신 버스를 거쳐 명령 메모리로부터 수신된 명령들의 제1시퀀스를 실행하고, 상기 내부 통신 버스를 거쳐 디버그 주변 장치로부터 수신된 디버깅 명령들의 시퀀스를 실행하기 위한 데이터 프로세서를 가진 데이터 처리 시스템에서, 상기 디버그 주변 장치는 다수의 외부 단자들과, 상기 내부 통신 버스에 결합된 병렬 통신 버스와, 상기 다수의 외부 단자들 중 적어도 하나에 결합되어 외부 소스로부터 디버스 시작 신호를 수신하고, 상기 디버그 시작 신호에 응답하여 디버그 인터럽트 신호를 상기 프로세서에 제공함으로써 상기 프로세서의 제어를 담당하는 제어 수단과, 정보를 기억하기 위한 레지스터 수단을 포함하며, 상기 레지스터 수단은, 상기 다수의 외부 단자들 중 적어도 하나를 통해서 외부 소스에 접속되어, 상기 외부적으로 제공된 디버깅 명령들을 수신하며, 동시에 디버그 모드에서, 상기 프로세서로부터 수신된 데이터를 상기 제어 수단에 제공하기 위한 직렬 인터페이스와, 상기 병렬 통신 버스를 거쳐 상기 프로세서에 접속되어, 상기 외부적으로 제공된 디버깅 명령들을 상기 프로세서에 제공하고, 상기 디버그 모드에서 상기 프로세서로부터 데이터를 수신하기 위한 병렬 인터페이스와, 상기 병렬 통신 버스 및 상기 레지스터 수단에 접속되어 상기 병렬 통신 버스를 거쳐 상기 프로세서로부터 수신된 명령 어드레스들의 교번 시퀀스에 응답하여, 상기 레지스터 수단을 인에이블시키기 위한 어드레스 디코더 수단을 포함하며, 명령 어드레스들의 상기 교번 시퀀스는 상기 디버그 주변장치에 지정된 소정수의 메모리 어드레스들과 수적으로 대응하는 데이터 처리 시스템.
  3. 데이터 처리 시스템으로, 명령 어드레스들의 제1시퀀스에 응답하여 프로세서에 의해 수신된 명령들의 제1시퀀스를 실행하고, 명령 어드레스들의 교번 시퀀스에 응답하여 상기 프로세서에 의해 수신된 외부적으로 제공된 명령들의 교번 시퀀스를 실행하기 위한 프로세서와, 상기 프로세서에 접속된 프로세서 내부 통신 버스와, 상기 프로세서 내부 통신 버스에 접속되어 다수의 명령들을 기억하고, 상기 프로세서로부터 수신된 상기 명령 어드레스들의 제1시퀀스에 응답하여 상기 명령들의 제1시퀀스를 상기 프로세서에 제공하기 위한 메모리와, 상기 프로세서 내부 통신 버스에 접속되어 상기 외부 소스가 제공하는 제1제어 신호에 응답하여 상기 프로세서의 제어를 담당하고, 상기 외부 소스로부터 외부적으로 제공된 명령들의 상기 교번 시퀀스를 수신하며, 상기 명령 어드레스들의 상기 교번 시퀀스에 응답하여 상기 외부적으로 제공된 명령들의 교번 시퀀스를 상기 프로세서에 제공하고, 상기 프로세서에 의해 수신된 데이터를 기억하고 그 데이터를 상기 외부 소스에 추가 제공하는 디버그 주변 장치를 포함하며, 상기 디버그 주변 장치는, 다수의 외부 단자들과, 상기 다수의 외부 단자들 중 적어도 하나에 접속되어 상기 제1제어 신호에 응답하여 디버그 인터럽트 신호를 상기 프로세서에 제공함으로써 상기 프로세서의 제어를 담당하기 위한 제어 수단과, 상기 프로세서 내부 통신 버스 및 상기 제어 수단에 접속되어, 정보를 기억하기 위한 레지스터 수단을 포함하며, 상기 레지스터 수단은, 상기 다수의 외부 단자들 중 적어도 하나에 통해 상기 외부 소스에 접속되어, 상기 외부적으로 제공된 명령들의 교번 시퀀스를 수신하고 상기 디버그 모드에서 상기 프로세서로부터 수신된 데이터를 상기 제어 수단에 제공하기 위한 직렬 통신수단과, 상기 프로세서 내부 통신 버스에 접속되어, 상기 외부적으로 제공된 명령들의 상기 교번 시퀀스를 상기 프로세서에 제공하고, 상기 디버그 모드에서 상기 프로세서로부터 데이터를 수신하기 위한 병렬 통신 수단과, 상기 프로세서 내부 버스에 접속되어 상기 프로세서로부터 수신된 명령 어드레스들의 상기 교번 시퀀스에 응답하여 상기 레지스터 수단을 인에이블링시키는 어드레스 디코더 수단을 포함하며, 상기 명령 어드레스들의 교번 시퀀스는 상기 디버그 주변 장치에 지정된 소정 수의 메모리 어드레스들과 수적으로 대응하는 데이터 처리 시스템.
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