KR100271642B1 - 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로 및 방법 - Google Patents

다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로 및 방법 Download PDF

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Abstract

본 발명은 복수개의 다중레벨 셀 들로 구성된 메모리 어래이를 가지는 비휘발성 메모리의 센싱시 저전력 동작을 위한 회로와 방법에 관한 것으로, 특히 기존의 멀티레벨 방법은 복수 개의 센스 앰프를 사용하여 전류가 많이 흐르거나 또는 한 개의 센스앰프를 사용하더라도 메모리 셀의 문턱전압과 워드라인 전압차이 만큼 전류가 흘렀으나, 본 발명의 멀티레벨 센싱 회로는 한 개의 센스 앰프를 이용하여 제한된 전류가 선택된 셀에 흐르게 하여 메모리 셀의 센싱시 전류의 양을 줄이는 역할을 하는 복수 개의 문턱전압을 갖는 메모리에 있어서 저전력 센싱 회로와 방법에 관한 것이다.

Description

다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로 및 방법
본 발명은 복수개의 다중레벨 셀들로 구성된 메모리 어래이를 가지는 비휘발성 메모리의 센싱시 저전력 동작을 위한 회로와 방법에 관한 것으로, 특히 한 개의 센스 앰프를 이용하여 제한된 전류가 선택된 셀에 흐르게 하여 메모리 셀의 센싱시 전류의 양을 줄이는 역할을 하는 복수 개의 문턱전압을 갖는 메모리에 있어서 저전력 센싱 회로와 방법에 관한 것이다.
종래 기술의 멀티레벨 셀을 읽는 센싱회로는 도 1 에 도시된 바와 같이 소오스에 전원전압(VCC)이 인가되고, 게이트와 드레인이 공통 연결된 피모스 부하 트랜지스터(PM11)와, 그 피모스 부하 트랜지스터(PM11)의 드레인에 드레인이 연결되고, 드레인에서의 출력이 인버터(INV11)에 의해 반전되어 게이트에 연결된 비트라인 조정회로(1)(Bitline Regulation Circuit)를 구성하는 엔모스 트랜지스터(NM11)와, 특정 셀을 비트라인과 연결하는 비트라인 선택 회로(2)(Bitline Selection Circuit)와, 소오스에 전원전압(VCC)이 인가되고, 게이트가 공통으로 연결되어 상기 피모스 부하 트랜지스터(PM11)의 게이트에 연결된 피모스 트랜지스터들(PM12-PM14)과, 그 피모스 트랜지스터들(PM12-PM14)의 드레인에 소오스가 각각 연결되고, 드레인이 접지에 연결된 엔모스 트랜지스터들(NM12-NM14)과, 드레인에 정전류전원들(IREF1,IREF2,IREF3)이 각각 연결되고, 소오스가 접지에 연결되며, 게이트가 드레인에 공통 연결되어 상기 엔모스 트랜지스터들(NM12-NM14)의 게이트에 각각 연결된 엔모스 트랜지스터들(NM15-NM17)과, 상기 피모스 트랜지스터들(PM12-PM14)과 엔모스 트랜지스터들(NM12-NM14)의 공통 연결된 드레인에서의 출력을 각각 반전시키는 인버터들(INV12-INV14)과, 그 인버터들(INV12-INV14)의 출력이 입력되어 2 비트의 디지털신호로 변환시키는 코딩 논리 회로(3)(Coding Logic Circuit)로 구성된다.
이와 같이 구성된 종래 기술의 멀티레벨 셀을 읽는 센싱회로의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 비트라인 선택 회로(2)는 복수 개의 메모리 셀로 구성된 메모리 어래이와 읽고자하는 특정 셀의 드레인을 비트라인과 연결한다.
비트라인 조정회로(1)는 센싱할 때, 셀의 드레인 전압을 일정하게 유지한다.
피모스 부하 트랜지스터(PM11)와 3 개의 전류 비교형 센스 앰프는 비트라인 전류를 전류미러 가지로 연결하여 준다.
그리고, 코딩 논리 회로(3)는 상기 센스 앰프의 결과를 2 비트의 데이터로 변환 시켜 출력한다.
여기서, 선택된 셀의 드레인과 연결된 비트라인에 흐르는 셀전류(Icell)는 4 개의 레벨 값을 가지며, 3 개의 기준전류(Iref1,Iref2,Iref3)와 비교하게 된다.
상기 셀전류(Icell)와 기준전류(Iref1,Iref2,Iref3)가 센스앰프에서 비교되며, 셀전류(Icell)가 기준전류(Iref1,Iref2,Iref3)보다 클 경우에는 센스앰프의 출력(SA0,SA1,SA2)은 "0" 이 된다.
이러한 각각의 비교 결과인 센스앰프의 출력(SA0,SA1,SA2)을 코딩 논리회로(3)에서 코딩하여 2 비트의 데이터로 출력한다.
예를 들어, 상기 셀전류(Icell)의 4 개의 전류 레벨 값이 각각 Il1,Il2,Il3,Il4 라고 정의하자.
그 4 개의 전류레벨값(Il1,Il2,Il3,Il4)이 각각 2 비트의 출력 데이터인 (D1,D0)의 값이 (0,0),(0,1),(1,0),(1,1)으로 정의 될 경우, 셀전류(Icell)가 첫 번째 전류 레벨값(Il1)과 같으면, 상기 센스앰프의 출력(SA0,SA1,SA2)은 모두 "0" 이 출력되고, 이 것을 코딩하면, 출력 데이터(D1,D0)는 모두 "0" 이 출력된다.
이와 같이 센싱할 때 비트라인에 흐르는 전류(Icell)는 상기 4 개의 전류 레벨값(Il1,Il2,Il3,Il4) 중 한 개가 된다. 따라서, 센싱할 때 전류가 소모되는 가지는 셀전류(Icell)가 흐르는 비트라인과, 3 개의 센싱 라인이 된다.
만일 인가된 워드라인 전압이 크다면 비트라인에는 높은 전류가 흘러서 많은 전력을 소비한다.
멀티레벨 셀에서 프로그램된 문턱전압의 윈도우가 넓다면 센싱시 워드라인의 전압이 최고의 문턱전압보다 높은 전압 값을 가지게 되고, 낮은 문턱전압을 가진 셀들에는 과전류가 흐르게 된다.
만일 한 칩 내에서 소비전력이 제한되어 있다면, 동시에 센싱 하는 셀의 개수를 일정 수준 이하로 유지하여야 한다.
또한, 한 개의 셀에 저장되는 멀티레벨의 개수가 증가하면 센스 앰프의 개수도 증가하여야 하며, 따라서, 회로의 크기가 커지게 된다.
게다가, 현재의 이동기(Potable System)에서는 저전력 비휘발성 메모리가 요구되므로 적합하지 않은 문제점이 발생한다.
따라서, 본 발명의 목적은 저전력, 저전압 센싱 동작이 가능하고, 회로의 크기를 작게 하여 멀티레벨 메모리 칩의 크기를 줄이는데 있다.
도 1 은 종래 기술의 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로도.
도 2 는 도 1 에 있어서, 워드라인에 인가되는 전압 및 문턱전압과 전류와의 관계를 나타낸 그래프.
도 3 은 본 발명의 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로도.
도 4 는 도 3에 있어서, 위드라인에 인가되는 전압과 셀전류와의 관계를 나타낸 그래프.
도 5 는 본 발명의 센싱 방법을 나타낸 순서도.
*** 도면의 주요부분에 대한 부호설명 ***
10 : 센스앰프 20 : 비트라인 선택 회로
30 : N 비트 카운터 40 : 래치
NM31-NM35 : 엔모스 트랜지스터 INV31,INV32 : 인버터
AND31 : 앤드게이트 IREF : 정전류전원
본 발명의 한 개의 셀이 N 비트를 저장하는 멀티레벨 셀을 읽을 수 있는 센싱회로는 전원전압(VCC)이 인가되어 구동되어 셀전류(Icell)와 기준전류(Iref)를 비교하는 센스 앰프(10)와, 드레인이 접지(VSS)에 연결되고, 게이트에 리셋신호(RST)가 인가되는 리셋 엔모스 트랜지스터(NM31)와, 출력과 입력이 서로 연결된 두 개의 인버터(INV31,INV32)로 구성된 데이터 래치(40)와, 센스앰프(10)와 데이터 래치(40) 사이에 연결되어, 게이트에 부하가 연결된 엔모스 트랜지스터(NM32)와, 비트라인과 센스앰프(10)를 연결하는 스위치 역할을 하는 엔모스 트랜지스터(NM33)와, 드레인에 정전류전원(IREF)이 연결되고, 소오스가 접지 되며, 게이트가 드레인에 공통 연결된 엔모스 트랜지스터(NM34)와, 그 엔모스 트랜지스터(NM34)의 게이트에 게이트가 공통 연결되고, 소오스가 접지 되며, 드레인이 상기 센스 앰프(10)에 연결된 엔모스 트랜지스터(NM35)와, 상기 데이터 래치(10)와 상기 스위치 역할을 하는 엔모스 트랜지스터(NM33)의 게이트에 공통 연결되어 제 1 입력단에 연결되고, 제 2 입력단에 외부 클럭신호(CLK)가 입력되는 앤드게이트(AND31)와, 그 앤드게이트(AND)의 출력신호(INC)가 입력되어 한 번의 증가 카운트되고, 상기 리셋신호의 반전된 신호(RSTB)에 의해 리셋 되는 N 비트 카운터(30)로 구성된다.
이와 같이 구성된 본 발명의 멀티레벨 셀을 읽을 수 있는 센싱회로의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 상기 센싱회로가 4 개의 레벨을 검출하여 2 비트의 데이터를 출력하는 회로라고 가정하면, N 비트 카운터(30)는 2 비트 카운터가 된다. 또한, 상기 메모리 셀의 채널은 N 타입이라고 가정하자.
상기 센스 앰프(10)는 전류형 센스앰프이든 전압형 센스 앰프이든 상관이 없고, 단지 두 개의 입력 전류의 크기를 비교할 수 있으면 된다.
리셋신호(RST)에 의해 래치(40)를 초기화시켜 래치의 출력신호(LO)가 "1"이 되도록 한다.
상기 센스 앰프(10)는 셀전류(Icell)와 기준전류(IREF)를 비교하여 비교결과(SOUT)를 출력한다. 이때, 그 비교결과(SOUT)는 셀전류(Icell)가 기준전류(Iref)보다 크면 "1"이고, 작으면 "0"이라고 가정하자.
상기 센싱회로가 4 개의 레벨을 저장하는 셀을 센싱하기 위해 3 개의 워드라인 전압이 필요하다.
또한, 각각의 워드라인 전압(Vwl1,Vwl2,Vwl3)은 도 4 에 도시된 바와 같이 4 개의 문턱전압(Vth1,Vth2,Vth3,Vth4) 사이에 존재한다.
멀티레벨 센싱 하는 동작을 도 5 에 도시된 순서도를 참조하여 설명하면 다음과 같다.
먼저, 멀티레벨 센싱을 위해 우선 3 개의 워드라인 전압(Vwl1,Vwl2,Vwl3)을 결정하고(51), 센싱회로를 초기화시킨다.
초기화 과정이 끝나면, 래치의 출력신호(LO)는 "1"이 되고, 2 비트 카운터(30)는 "0" 상태가 된다(52).
워드라인에 가장 낮은 첫 번째 워드라인전압(Vwl1)을 인가하고(53), 센스 앰프(10)를 동작시킨다(54). 이때, 선택된 메모리 셀은 도 4 에 도시된 두 번째 문턱전압(Vth2)의 상태를 가진다고 가정하자.
워드라인에 인가된 첫 번째 워드라인 전압(Vwl1)이 셀의 문턱전압(Vth2)보다 낮으므로 선택된 셀에는 전류가 흐르지 않는다.
센스 앰프(10)로 입력되는 기준전류(Iref)가 "0"보다 큰 값을 가진다면, 센스 앰프(10)의 출력신호(SOUT)는 "0"이 된다. 왜냐하면, 상기에서 셀전류(Icell)가 기준전류(Iref)보다 크면, 센스 앰프(10)의 출력신호(SOUT)는 "1"이 된다고 가정하였기 때문이다.
센스앰프(10)의 출력신호(SOUT)가 "0"이므로 래치(40)는 초기상태, 즉 래치(40)의 출력신호(LO)는 "1"을 유지한다(55).
센싱이 끝나면, 클럭펄스(CLK)를 한 번 인가한다. 즉 한 개의 라이징 에지(Rising Edge)를 인가하면, 2 비트 카운터(30)의 출력 값은 "0"에서 "1" 상태로 변한다(56).
이어서, 두 번째 워드라인 전압(Vwl2)으로 증가시킨 후(57), 다시 센싱을 한다. 이때, 도 4 에 도시된 바와 같이 두 번째 워드라인 전압(Vwl2)에 의한 전류가 한계전류(Ilim)이고, 그 값은 기준전류(Iref)보다 크다. 따라서, 센스 앰프(10)의 출력신호(SOUT)는 "1"이 되고, 래치(40)의 결과신호(LO)는 "0"이 된다.
센싱을 완료한 후, 다시 한 번 클럭펄스(CLK)를 인가한다. 그러나, 래치(40)의 결과신호(LO)가 "0"이기 때문에 2 비트 카운터(30)에 입력되는 제어신호(INC)는 "0"이 되고, 2 비트 카운터(30)는 동작하지 않게 되어 이전의 데이터 "1"을 유지한다.
그리고, 다시 워드라인에 증가된 워드라인 전압(Vwl3)을 인가하고, 센싱 한다. 이때, 래치(40)의 결과신호(LO)는 "0"이므로 선택된 셀과 비트라인이 단절되어서 전류가 흐르지 않는다.
이어서, 마지막 세 번째 클럭펄스(CLK)를 인가한다. 이때, 상기와 마찬가지로 래치(40)의 결과신호(LO)가 "0"이기 때문에 2 비트 카운터(30)는 이전의 데이터 "1"을 유지한다.
세 번째 클럭펄스(CLK)가 인가되면, 센싱 동작은 끝이 나며 2 비트 카운터(30)의 결과 "1" 가 메모리 셀의 문턱전압에 해당되는 데이터가 된다.
따라서, 셀전류(Icell)가 기준전류(Iref)-문턱전류라도 상관없음-보다는 크고, 한계전류(Ilim) 이상은 흐르지 않기 때문에 저전류 동작을 하며, 저전압에서도 동작을 하므로, 이동 통신용 단말기 또는 핸드헬프 컴퓨터(Handhelp PC)와 같은 저전압, 저전력 시스템에 필요한 비휘발성 메모리에 요구되는 저전력, 저전압 센싱 동작을 할 수 있는 효과가 있다.
또한, N 비트의 정보가 저장된 셀을 읽기 위해 한 개의 센스 앰프만 사용되므로 회로의 크기가 작아지고, 멀티레벨 메모리 칩의 크기를 줄일 수 있는 효과가 있다.

Claims (7)

  1. 선택된 메모리 셀과 연결된 비트라인에 스위칭 제어신호가 입력되어 메모리 셀의 전류를 흐르게 하거나 차단하는 스위치 수단과, 상기 비트라인에 흐르는 전류와 한 개의 기준전류의 크기를 비교하여 그 결과를 출력하는 전류 비교 수단과, 그 전류 비교 수단의 결과를 저장하는 메모리 수단과, 상기 메모리 셀의 멀티레벨 개수에 상응하는 카운터 레지스터 회로를 포함하여 구성된 것을 특징으로 하는 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로.
  2. 제 1 항에 있어서, 상기 스위치 수단을 제어하는 스위칭 제어신호는 상기 메모리 수단의 데이터 값인 것을 특징으로 하는 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로.
  3. 제 2 항에 있어서, 상기 카운터 레지스터는 상기 메모리 수단의 저장된 결과를 코딩 제어 신호로 사용하는 것을 특징으로 하는 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로.
  4. 제 1 항에 있어서, 상기 메모리 수단의 저장 값이 초기 상태에 대해 반대로 바뀌면 상기 스위치 수단을 차단하여 비트라인에 흐르는 전류의 크기를 제한하는 것을 특징으로 하는 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로.
  5. 메모리 어래이에서 메모리 셀이 가질 수 있는 각 문턱전압을 구별할 수 있는 복수 개의 전압을 설정하는 제 1 단계와, 메모리 소자와 카운터를 초기 상태로 만드는 제 2 단계와, 상기 제 1 단계에서 설정된 복수 개의 전압 중 가장 낮은 전압을 워드라인에 인가하는 제 3 단계와, 메모리 셀을 센싱 하는 제 4 단계와, 상기 제 4 단계의 센싱 결과를 상기 메모리 소자에 저장하는 제 5 단계와, 상기 제 5 단계에서 메모리 소자에 저장된 값을 제어신호로 사용하여 카운터를 카운팅하는 제 6 단계와, 상기 제 1 단계에서 인가한 전압 다음 번째 크기의 전압을 워드라인에 인가하는 제 7 단계를 포함하는 것을 특징으로 하는 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 방법.
  6. 제 5 항에 있어서, 상기 제 6 단계는 메모리 소자의 상태가 초기 상태이면 카운팅을 하고, 초기상태와 반대이면, 카운팅을 중지하는 것을 특징으로 하는 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 방법.
  7. 제 5 항에 있어서, 상기 제 7 단계는 상기 제 1 단계에서 설정된 복수 개의 전압 중 마지막 단계의 전압까지 반복하는 것을 특징으로 하는 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 방법.
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