KR100269618B1 - A self refresh control circuit - Google Patents
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Abstract
Description
본 발명은 반도체 메모리의 리프레쉬 제어회로에 관한 것으로, 특히 디램(DRAM: Dynamic Random Access Memory)의 셀프-리프레쉬 제어회로에 관한 것이다.The present invention relates to a refresh control circuit of a semiconductor memory, and more particularly to a self-refresh control circuit of a dynamic random access memory (DRAM).
디램의 단위 메모리 셀은 기본적으로 스위치 역할을 하는 트랜지스터 하나와 데이터를 저장하는 캐패시터 하나로 구성되어 있다. 데이터의 저장은 캐패시에 전하가 축적되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 캐패시터가 완벽하지 않기 때문에 저장된 전하는 누설전류에 의해 외부로 소멸되므로 데이터가 소실된다. 따라서, 데이터를 잃어버리기 전에 메모리 셀의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시 초기의 전하량으로 재충전 해주어야 하며 이 동작을 주기적으로 반복해야만 데이터의 기억이 유지된다. 이러한 셀 전하의 재충전 과정을 리프레쉬 동작이라 부른다.The DRAM unit memory cell is basically composed of one transistor serving as a switch and one capacitor storing data. In the storage of data, since charges are accumulated in the capacitor, there is no power consumption in principle. However, because the capacitors are not perfect, the stored charges are dissipated to the outside by leakage currents, resulting in data loss. Therefore, before the data is lost, the data of the memory cell must be read and recharged to the initial charge amount according to the read information, and the memory of the data is maintained only by periodically repeating this operation. This process of recharging the cell charge is called a refresh operation.
리프레쉬 동작은 보통 외부로부터 로우 어드레스를 인가받아 해당하는 워드라인을 온시킨 후 센스 증폭기를 활성화시킴으로써 이루어진다. 그러나 저전력 소모 등의 목적을 위해 외부로부터 제어신호 없이도 내부적으로 리프레쉬 요구신호 및 제어신호들이 발생되고 내부에서 생성된 어드레스에 의해 리프레쉬 동작이 실행된다. 이를 셀프-리프레쉬 동작이라고 한다.The refresh operation is usually performed by applying a row address from the outside to turn on the corresponding word line and then activate the sense amplifier. However, for the purpose of low power consumption, the refresh request signal and the control signals are generated internally without a control signal from the outside, and the refresh operation is executed by the internally generated address. This is called a self-refresh operation.
도 1은 셀프-리프레쉬 동작을 설명하기 위한 메모리 반도체의 로우 어드레스 패스를 나타낸 블록도이다. 여기서 메모리 셀 어레이는 4개의 뱅크로 구성되어 있다. 리프레쉬 어드레스 카운터(12)는 리프레쉬 신호(REF)를 인가받아 내부 어드레스(RXAi)를 출력한다. 로우 어드레스 버퍼(11)는 외부 어드레스(Ai)와 리프레쉬 어드레스 카운터(12)에서 출력되는 내부 어드레스(RXAi)를 입력받고 각 뱅크의 로우 어드레스 또는 엑스-어드레스(X-address: B_Xi0~3)를 출력한다. 로우 디코더(13)는 로우 어드레스 버퍼(11)에서 출력되는 엑스-어드레스(B_Xi0~3)를 입력받고 이를 분석하여 해당 워드라인을 활성화시킨다. 4개의 뱅크(14)로 구성된 메모리 셀 어레이는 로우 디코더(13)와 연결되어 있다.1 is a block diagram illustrating a row address path of a memory semiconductor for explaining a self-refresh operation. The memory cell array is composed of four banks. The refresh address counter 12 receives the refresh signal REF to output the internal address RXAi. The row address buffer 11 receives an external address Ai and an internal address RXAi output from the refresh address counter 12 and outputs a row address or X-address (X-address: B_Xi0 to 3) of each bank. do. The row decoder 13 receives the X-addresses B_Xi0 to 3 output from the row address buffer 11 and analyzes them to activate the corresponding word lines. The memory cell array consisting of four banks 14 is connected to the row decoder 13.
도 2는 도 1의 로우 어드레스 버퍼를 나타낸 블록도이다. 어드레스 셀렉터(21)는 외부 어드레스(Ai)와 내부 어드레스(RXAi)를 입력받고, 로우 어드레스(B_AXi)를 출력한다. 뱅크-액티브 신호 발생기(23)는 액티브 커맨드(ACTV_COM)와 리프레쉬 신호(REF)를 입력받고 뱅크 액티브 신호(BACT0~3)를 출력한다. 어드레스 래치(22)는 어드레스 셀렉터(21)의 출력신호(B_AXi)와 뱅크 액티브 신호(BACT0~3)를 입력받아 뱅크별 로우 어드레스(B_Xi0~3)를 출력한다.FIG. 2 is a block diagram illustrating a row address buffer of FIG. 1. The address selector 21 receives an external address Ai and an internal address RXAi and outputs a row address B_AXi. The bank-active signal generator 23 receives the active command ACTV_COM and the refresh signal REF and outputs the bank active signals BACT0 to 3. The address latch 22 receives the output signal B_AXi and the bank active signals BACT0 to 3 of the address selector 21 and outputs the row addresses B_Xi0 to 3 for each bank.
도 1 내지 2를 참조하여 종래의 셀프-리프레쉬 동작을 상세히 설명하면 다음과 같다. 리프레쉬 신호(REF)가 활성화되면 리프레쉬 신호(REF)를 인가받은 리프레쉬 어드레스 카운터(12)는 내부 어드레스(RXAi)를 발생시켜 로우 어드레스 버퍼(11) 내의 어드레스 셀렉터(21)로 출력한다.Referring to FIGS. 1 and 2, the conventional self-refresh operation will be described in detail as follows. When the refresh signal REF is activated, the refresh address counter 12 receiving the refresh signal REF generates an internal address RXAi and outputs the internal address RXAi to the address selector 21 in the row address buffer 11.
어드레스 셀렉터(21)는 외부 어드레스(Ai)와 내부 어드레스(RXAi)를 입력받아 선택적으로 로우 어드레스(B-AXi)를 출력한다. 활성화된 리프레쉬 신호(REF)를 선택입력으로 하여, 일반 동작시에는 외부 어드레스(Ai)가, 리프레쉬 동작시에는 내부 어드레스(RXAi)가 로우 어드레스(B-AXi)로서 출력된다.The address selector 21 receives an external address Ai and an internal address RXAi and selectively outputs a row address B-AXi. With the activated refresh signal REF as the selection input, the external address Ai is output during the normal operation, and the internal address RXAi is output as the row address B-AXi during the refresh operation.
어드레스 래치(22)는 어드레스 셀렉터의 출력신호(B_AXi)를 뱅크 액티브 신호(BACT0~3)에 동기시켜 뱅크별 로우 어드레스(B_Xi0~3)를 출력한다. 리프레쉬 동작시에는 뱅크 액티브 신호 모두 활성화된다. 뱅크 액티브 신호(BACT0~3)는 리프레쉬 신호(REF)와 액티브 커맨드(ACTV_ACM)를 입력받는 뱅크 액티브신호 발생기(23)에서 선택적으로 출력된다. 리프레쉬 동작시 4개의 뱅크가 모두 선택되면, 로우 디코더(13)가 어드레스 래치(22)의 출력신호(B_Xi0~3)를 분석하여 해당 워드라인을 활성화시키고, 이로써 리프레쉬 동작이 수행된다.The address latch 22 outputs the bank-specific row addresses B_Xi0-3 in synchronization with the output selector B_AXi of the address selector in synchronization with the bank active signals BACT0-3. During the refresh operation, both bank active signals are activated. The bank active signals BACT0 to 3 are selectively output from the bank active signal generator 23 which receives the refresh signal REF and the active command ACTV_ACM. When all four banks are selected during the refresh operation, the row decoder 13 analyzes the output signals B_Xi0 to 3 of the address latch 22 to activate the corresponding word lines, thereby performing the refresh operation.
상기와 같이 동작하는 종래의 셀프-리프레쉬 제어회로는 리프레쉬 동작시 모든 뱅크가 선택되고 각각의 해당 워드라인이 활성화되어 이들 워드라인에 연결된 메모리 셀이 리프레쉬되므로, 워드라인이 활성화될 때와 비트라인이 센스 앰프에 의해 증폭될 때 발생되는 전류의 최고치가 일반 동작시보다 많게 된다.In the conventional self-refresh control circuit operating as described above, when all banks are selected in the refresh operation and each corresponding word line is activated to refresh the memory cells connected to these word lines, the word line and the bit line are activated. The peak current generated when amplified by the sense amplifier is greater than during normal operation.
따라서, 본 발명의 목적은 다수개의 뱅크 액티브 신호를 순차적으로 지연시켜 출력함으로써 셀프-리프레쉬 동작시 발생하는 전류의 최고치를 줄일 수 있는 셀프-리프레쉬 제어회로를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a self-refresh control circuit which can reduce the maximum value of current generated during a self-refresh operation by sequentially delaying and outputting a plurality of bank active signals.
이와같은 목적을 달성하기 위한 본 발명은 외부 어드레스와 내부 어드레스를 입력받고, 리프레쉬 신호가 인가될 때, 내부 어드레스를 선택적으로 출력하는 어드레스 셀렉터와; 액티브 커맨드와 리프레쉬 신호를 입력받고, 다수개의 뱅크 액티브 신호를 출력하는 뱅크 액티브신호 발생기와; 뱅크 액티브신호 발생기의 출력단과 어드래스 래치의 입력단 사이에 연결되고, 셀프-리프레쉬 신호가 활성화될 때, 다수개의 뱅크 액티브 신호를 순차적으로 지연시켜 출력하는 셀프-리프레쉬 동작용 뱅크 액티브신호 발생기와; 어드레스 셀렉터의 출력신호와 셀프-리프레쉬 뱅크 액티브 신호를 입력받고, 로우 어드레스를 출력하는 어드레스 래치를 포함하여 이루어진다.The present invention for achieving the above object is an address selector for receiving an external address and an internal address, and selectively outputs the internal address when a refresh signal is applied; A bank active signal generator for receiving an active command and a refresh signal and outputting a plurality of bank active signals; A bank active signal generator for self-refresh operation connected between an output terminal of the bank active signal generator and an input terminal of the address latch and sequentially delaying and outputting a plurality of bank active signals when the self-refresh signal is activated; And an address latch for receiving an output signal of the address selector and a self-refresh bank active signal, and outputting a row address.
도 1은 메모리 반도체의 로우 어드레스 패스를 나타낸 블록도이다.1 is a block diagram illustrating a row address path of a memory semiconductor.
도 2는 종래의 로우 어드레스 버퍼를 나타낸 블록도이다.2 is a block diagram illustrating a conventional row address buffer.
도 3은 본 발명에 따른 로우 어드레스 버퍼를 나타낸 블록도이다.3 is a block diagram illustrating a row address buffer according to the present invention.
도 4는 도 3의 셀프-리프레쉬 동작용 뱅크 액티브신호 발생기의 바람직한 실시예를 나타낸 회로도이다.4 is a circuit diagram illustrating a preferred embodiment of the bank active signal generator for the self-refresh operation of FIG. 3.
도 5는 도 4의 동작 파형도 및 도 2와 도 3의 셀프-리프레쉬 동작시 발생되는 전류 최고치를 나타낸 것이다.FIG. 5 is a view illustrating an operating waveform of FIG. 4 and a maximum current generated during the self-refresh operation of FIGS. 2 and 3.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11: 로우 어드레스 버퍼 12: 리프레쉬 어드레스 카운터11: row address buffer 12: refresh address counter
13: 로우 디코더 14: 뱅크13: low decoder 14: bank
21, 31: 어드레스 셀렉터 22, 32: 어드레스 래치21, 31: address selector 22, 32: address latch
23, 34: 뱅크 액티브 발생기23, 34: bank active generator
33: 셀프-리프레쉬 동작용 뱅크 액티브신호 발생기33: Bank active signal generator for self-refresh operation
41: 인버터 42~48: 트랜스미션 게이트41: Inverter 42 ~ 48: Transmission gate
51, 52: 셀프-리프레쉬 동작시 전류 최고치51, 52: Maximum current during self-refresh operation
도 3은 본 발명에 따른 로우 어드레스 버퍼를 나타낸 블록도이다. 어드레스 셀렉터(31)는 외부 어드레스(Ai)와 내부 어드레스(RXAi)를 입력받고 리프레쉬 신호(REF)가 활성화될 때, 로우 어드레스(B_AXi)로서 내부 어드레스(RXAi)를 선택적으로 출력한다. 뱅크-액티브 신호 발생기(34)는 액티브 커맨드(ACTV_COM)와 리프레쉬 신호(REF)를 입력받고 뱅크 액티브 신호(BACT0~3)를 출력한다. 셀프-리프레쉬 동작용 뱅크 액티브신호 발생기(33)는 뱅크 액티브 신호(BACT0~3)와 셀프-리프레쉬 신호(S_REF)를 입력받고, 뱅크 액티브 신호(BACT0~3)를 순차적으로 지연시킴으로써 셀프-리프레쉬 뱅크 액티브신호(SR_BA0~3)를 출력한다. 어드레스 래치(32)는 로우 어드레스(B_AXi)와 셀프-리프레쉬 뱅크 액티브신호(SR_BA0~3)를 입력받고 뱅크별 로우 어드레스(B_Xi0~3)를 출력한다.3 is a block diagram illustrating a row address buffer according to the present invention. The address selector 31 receives the external address Ai and the internal address RXAi and selectively outputs the internal address RXAi as the row address B_AXi when the refresh signal REF is activated. The bank-active signal generator 34 receives the active command ACTV_COM and the refresh signal REF and outputs the bank active signals BACT0 to 3. The bank active signal generator 33 for the self-refresh operation receives the bank active signals BACT0 to 3 and the self-refresh signal S_REF, and sequentially delays the bank active signals BACT0 to 3 to self-refresh the bank. The active signals SR_BA0 to 3 are output. The address latch 32 receives the row address B_AXi and the self-refresh bank active signals SR_BA0 to 3, and outputs the row addresses B_Xi0 to 3 for each bank.
도 4는 도 3의 셀프-리프레쉬 동작용 뱅크 액티브신호 발생기(33)의 바람직한 실시예를 나타낸 회로도이다. 4개의 뱅크로 구성된 메모리 셀 어레이를 예로 들 때, 뱅크 액티브 신호(BACT0~3)는 트랜스미션 게이트(42~48) 및 지연수단(D1~D6)을 통해 셀프-리프레쉬 뱅크 액티브 신호(SR_BA0~3)와 각각 연결된다.4 is a circuit diagram showing a preferred embodiment of the bank active signal generator 33 for the self-refresh operation of FIG. As an example of a memory cell array consisting of four banks, the bank active signals BACT0 to 3 may be self-refreshed bank active signals SR_BA0 to 3 through the transmission gates 42 to 48 and the delay means D1 to D6. And are connected respectively.
먼저, 뱅크 액티브 신호 BACT0는 전원전압(VDD)과 접지전압(VSS) 사이에 연결된 제 1 트랜스미션 게이트(48)의 입력으로 연결되고, 제 1 트랜스미션 게이트(48)의 출력은 셀프-리프레쉬 뱅크 액티브신호 SR_BA0와 연결된다. 뱅크 액티브 신호 BACT1은 제 2 트랜스미션 게이트(42)와 제 3 트랜스미션 게이트(43)의 입력으로 각각 연결된다. 제 2 트랜스미션 게이트(42)의 출력은 셀프-리프레쉬 뱅크 액티브신호(SR_BA1)와 직접 연결되고, 제 3 트랜스미션 게이트(43)의 출력은 지연수단(D1)을 거쳐 셀프-리프레쉬 뱅크 액티브신호(SR_BA1)와 연결된다.First, the bank active signal BACT0 is connected to the input of the first transmission gate 48 connected between the power supply voltage VDD and the ground voltage VSS, and the output of the first transmission gate 48 is a self-refresh bank active signal. Connected to SR_BA0. The bank active signal BACT1 is connected to the inputs of the second transmission gate 42 and the third transmission gate 43, respectively. The output of the second transmission gate 42 is directly connected to the self-refresh bank active signal SR_BA1, and the output of the third transmission gate 43 is via the delay means D1 and the self-refresh bank active signal SR_BA1. Connected with
또한, 뱅크 액티브 신호 BACT2는 제 2 트랜스미션 게이트(44)와 제 3 트랜스미션 게이트(45)의 입력으로 각각 연결된다. 제 2 트랜스미션 게이트(44)의 출력은 셀프-리프레쉬 뱅크 액티브신호(SR_BA2)와 직접 연결되고, 제 3 트랜스미션 게이트(45)의 출력은 직렬 연결된 지연수단(D2, D3)을 거쳐 셀프-리프레쉬 뱅크 액티브신호(SR_BA2)와 연결된다.In addition, the bank active signal BACT2 is connected to the inputs of the second transmission gate 44 and the third transmission gate 45, respectively. The output of the second transmission gate 44 is directly connected to the self-refresh bank active signal SR_BA2, and the output of the third transmission gate 45 is connected to the self-refresh bank active via serially connected delay means D2 and D3. It is connected to the signal SR_BA2.
뱅크 액티브 신호 BACT3은 제 2 트랜스미션 게이트(46)와 제 3 트랜스미션 게이트(47)의 입력으로 각각 연결된다. 제 2 트랜스미션 게이트(46)의 출력은 셀프-리프레쉬 뱅크 액티브신호(SR_BA3)와 직접 연결되고, 제 3 트랜스미션 게이트(47)의 출력은 직렬 연결된 지연수단(D4, D5, D6)을 거쳐 셀프-리프레쉬 뱅크 액티브신호(SR_BA3)와 연결된다.The bank active signal BACT3 is connected to the inputs of the second transmission gate 46 and the third transmission gate 47, respectively. The output of the second transmission gate 46 is directly connected to the self-refresh bank active signal SR_BA3, and the output of the third transmission gate 47 is self-refresh via serially connected delay means D4, D5 and D6. It is connected to the bank active signal SR_BA3.
지연수단(D1~D6)은 직렬 연결된 두 개의 인버터로 구성된다.Delay means (D1 ~ D6) is composed of two inverters connected in series.
셀프-리프레쉬 신호(S_REF)는 제 2 트랜스미션 게이트(42, 44, 46)의 피모스쪽 게이트와 제 3 트랜스미션 게이트(43, 45, 47)의 엔모스쪽 게이트에 각각 연결된다.The self-refresh signal S_REF is connected to the PMOS side gates of the second transmission gates 42, 44 and 46 and the NMOS side gates of the third transmission gates 43, 45 and 47, respectively.
셀프-리프레쉬 신호(S_REF)를 입력으로 하는 인버터(41)의 출력(/S_REF)은 제 2 트랜스미션 게이트(42, 44, 46)의 엔모스쪽 게이트와 제 3 트랜스미션 게이트(43, 45, 47)의 피모스쪽 게이트에 각각 연결된다.The output (/ S_REF) of the inverter 41, which receives the self-refresh signal S_REF, is the NMOS gate of the second transmission gates 42, 44, 46 and the third transmission gates 43, 45, 47. Are connected to the PMOS side gates, respectively.
도 5는 본 발명에 따른 셀프-리프레쉬 동작용 뱅크 액티브신호 발생기의 동작 파형도 및 도 2와 도 3의 셀프-리프레쉬 동작시 각각의 전류 최고치를 나타낸 것이다. 셀프-리프레쉬의 엔트리 명령(S_REF ENTRY)이 인가되면, 셀프-리프레쉬 신호(S_REF)가 로우에서 하이로 활성화되어 셀프-리프레쉬의 엑시트 명령(S_REF EXIT)이 인가되기 전까지 주기적으로 뱅크를 액티브시킨다.5 is an operation waveform diagram of the bank active signal generator for self-refresh operation according to the present invention, and shows the current peaks in the self-refresh operation of FIGS. 2 and 3. When the self-refresh entry command S_REF ENTRY is applied, the self-refresh signal S_REF is activated from low to high to periodically activate the bank until the self-refresh exit command S_REF EXIT is applied.
셀프-리프레쉬 신호(S_REF)가 하이로 되면 제 2 트랜스미션 게이트(42, 44, 46)가 턴 오프되고 제 3 트랜스미션 게이트(43, 45, 47)가 턴 온된다. 이때, 뱅크 액티브 신호(BACT1~3)는 지연수단(D1, D2+D3, D4+D5+D6)에 각각 연결되어 셀프-리프레쉬 뱅크 액티브신호(SR_BA1~3)가 뱅크 액티브 신호(BACT1~3)보다 소정의 시간(t1, t2, t3)만큼 각각 지연된다.When the self-refresh signal S_REF becomes high, the second transmission gates 42, 44, and 46 are turned off, and the third transmission gates 43, 45, and 47 are turned on. At this time, the bank active signals BACT1 to 3 are connected to the delay means D1, D2 + D3, and D4 + D5 + D6, respectively, and the self-refresh bank active signals SR_BA1 to 3 become the bank active signals BACT1 to 3, respectively. It is further delayed by a predetermined time (t1, t2, t3) respectively.
도면부호 51은 종래 기술에 따른 셀프-리프레쉬 동작시 전류 최고치를 나타낸 것으로써 4개의 뱅크 모두가 액티브된 결과이다. 도면부호 52는 본 발명의 경우로써 다수개의 뱅크 액티브 신호가 순차적으로 지연됨으로써 종래의 경우보다 낮은 전류 최고치를 갖는다.Reference numeral 51 denotes a current peak during a self-refresh operation according to the prior art, and is a result of all four banks being activated. Reference numeral 52 denotes a case of the present invention, in which a plurality of bank active signals are sequentially delayed so as to have a lower current peak than in the conventional case.
본 발명은 셀프-리프레쉬 동작시 다수개의 뱅크 액티브 신호를 순차적으로 지연시켜 출력함으로써 전류의 최고치를 줄일 수 있을 뿐만 아니라 노이즈에 대한 저항력도 향상된다.The present invention not only reduces the peak current but also improves resistance to noise by sequentially delaying and outputting a plurality of bank active signals during a self-refresh operation.
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1998
- 1998-05-08 KR KR1019980016412A patent/KR100269618B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
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