KR100845772B1 - Apparatus for Controlling Bank of Semiconductor Memory - Google Patents

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Abstract

본 발명은 복수개의 테스트 모드 신호가 모두 인에이블되면 인에이블된 제어 신호를 생성하는 제어 신호 생성 수단, 액티브 신호를 입력 받아 상기 액티브 신호를 일정 시간 지연 시키는 지연 수단,상기 제어 신호의 레벨에 따라 상기 액티브 신호와 상기 지연 수단의 출력 신호를 선택적으로 출력하는 선택 수단, 및 상기 선택 수단의 출력 신호를 입력 받아 반도체 메모리의 뱅크를 제어하는 뱅크 제어 수단을 포함한다.According to an aspect of the present invention, a control signal generating means for generating an enabled control signal when a plurality of test mode signals are all enabled, a delay means for receiving an active signal and delaying the active signal for a predetermined time, Selection means for selectively outputting an active signal and an output signal of the delay means, and bank control means for receiving an output signal of the selection means and controlling a bank of the semiconductor memory.

번인 테스트, 페러럴 테스트, 최대 전류 Burn-in test, parallel test, maximum current

Description

반도체 메모리의 뱅크 제어 장치{Apparatus for Controlling Bank of Semiconductor Memory}Apparatus for Controlling Bank of Semiconductor Memory

도 1은 종래의 반도체 메모리의 뱅크 제어 장치의 블록도,1 is a block diagram of a bank control apparatus of a conventional semiconductor memory;

도 2는 종래의 반도체 메모리의 뱅크 제어 장치의 타이밍도, 2 is a timing diagram of a bank control apparatus of a conventional semiconductor memory;

도 3은 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 블록도,3 is a block diagram of a bank control apparatus of a semiconductor memory according to the present invention;

도 4는 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 회로도,4 is a circuit diagram of a bank control apparatus of a semiconductor memory according to the present invention;

도 5는 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 지연부의 회로도, 5 is a circuit diagram of a delay unit of a bank control apparatus of a semiconductor memory according to the present invention;

도 6은 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 뱅크 제어부의 회로도,6 is a circuit diagram of a bank control unit of the bank control apparatus of the semiconductor memory according to the present invention;

도 7 및 도 8은 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 타이밍도이다.7 and 8 are timing diagrams of the bank control apparatus of the semiconductor memory according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 제어 신호 생성 수단 20: 지연 수단10: control signal generating means 20: delay means

30: 선택 수단 40: 뱅크 제어 수단30: selection means 40: bank control means

본 발명은 반도체 메모리에 관한 것으로, 더욱 구체적으로는 반도체 메모리의 뱅크 제어 장치에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor memory, and more particularly, to a bank control apparatus for a semiconductor memory.

반도체 메모리의 테스트(test) 중 번인 테스트(burn-in test)는 반도체 메모리가 액티브(active) 상태일 때 반도체 메모리의 입력 전압과 주위 온도를 실제 사용 조건보다 더 높은 조건을 형성하여 반도체 메모리에 스트레스를 주는 테스트이다. 상기 번인 테스트를 함으로써 반도체 메모리의 초기 결함을 짧은 시간내에 조기 발견할 수 있다. The burn-in test during the test of the semiconductor memory stresses the semiconductor memory by forming a condition in which the input voltage and the ambient temperature of the semiconductor memory are higher than actual conditions when the semiconductor memory is active. It is a test giving. By performing the burn-in test, early defects in the semiconductor memory can be detected early in a short time.

또한, 페러럴 테스트(parallel test)는 반도체 메모리의 모든 뱅크가 액티브된 상태에서 각 뱅크에 해당하는 워드라인(word line)을 액티브 시켜 해당하는 모든 셀(cell)에 로우(low), 또는 하이(high)를 한번에 라이트(write) 시키고 한번에 리드(read) 시키는 동작을 반복하는 테스트로 반도체 메모리의 신뢰성을 테스트하는 것이다.In addition, the parallel test is to activate a word line corresponding to each bank while all banks of the semiconductor memory are activated, thereby making the cell low or high in all corresponding cells. ) Is a test that repeats the operation of writing and reading at a time to test the reliability of the semiconductor memory.

종래의 반도체 메모리의 뱅크 제어 장치는 도 1에 도시된 바와 같이, 뱅크별로 뱅크 제어부(1~4)가 구비된다. 이때, 반도체 메모리의 성능을 테스트하는 테스트 중 상기 번인 테스트(burn-in test)와 상기 페러럴 테스트(parallel test)를 동시에 실시하는 경우가 있다. 이 경우 도 2에 도시된 바와 같이 상기 페러럴 테스트 모드 신호(TPARA)가 하이로 천이되는 타이밍에 모든 뱅크가 동시에 액티브 상태가 된다. 또한 번인 테스트 상태이므로 반도체 메모리의 입력 전압과 주위 온도가 실제 사용 조건보다 높아진다. 이로 인해 발생된 최대 전류로 인해 반도체 메모리의 접합부가 녹는 불량 및 반도체 메모리 소자의 열화현상이 발생할 수 있는 문제점이 있다.As shown in FIG. 1, a bank control apparatus of a conventional semiconductor memory includes bank control units 1 to 4 for each bank. In this case, the burn-in test and the parallel test may be simultaneously performed during the test for testing the performance of the semiconductor memory. In this case, as shown in FIG. 2, all banks become active at the same time when the parallel test mode signal TPARA transitions high. In addition, the burn-in test condition results in higher input voltage and ambient temperature of the semiconductor memory than actual use conditions. As a result, there is a problem in that the junction of the semiconductor memory melts due to the maximum current generated and deterioration of the semiconductor memory device may occur.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리를 테스트할 때 발생하는 최대 전류를 줄일 수 있도록 한 반도체 메모리의 뱅크 제어 장치를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a bank control apparatus of a semiconductor memory capable of reducing a maximum current generated when a semiconductor memory is tested.

상기 문제를 해결하기 위한 본 발명에 따른 반도체 메모리의 뱅크 제어 장치는 복수개의 테스트 모드 신호가 모두 인에이블되면 인에이블된 제어 신호를 생성하는 제어 신호 생성 수단, 액티브 신호를 입력 받아 상기 액티브 신호를 일정 시간 지연 시키는 지연 수단, 상기 제어 신호의 레벨에 따라 상기 액티브 신호와 상기 지연 수단의 출력 신호를 선택적으로 출력하는 선택 수단, 및 상기 선택 수단의 출력 신호를 입력 받아 반도체 메모리의 뱅크를 제어하는 뱅크 제어 수단을 포함한다.According to an aspect of the present invention, there is provided a bank control apparatus for a semiconductor memory, the control signal generating means for generating an enabled control signal when a plurality of test mode signals are all enabled. Delay means for delaying time, selection means for selectively outputting the active signal and the output signal of the delay means according to the level of the control signal, and bank control for controlling the bank of the semiconductor memory by receiving the output signal of the selection means; Means;

이하, 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a bank control apparatus for a semiconductor memory according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 블록도, 도 4는 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 회로도, 도 5는 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 지연부의 회로도, 도 6은 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 뱅크 제어부의 회로도, 도 7 및 도 8은 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 타이밍도이다.3 is a block diagram of a bank control apparatus of a semiconductor memory according to the present invention, FIG. 4 is a circuit diagram of a bank control apparatus of a semiconductor memory according to the present invention, and FIG. 5 is a circuit diagram of a delay unit of a bank control apparatus of a semiconductor memory according to the present invention. 6 is a circuit diagram of a bank control unit of the bank control apparatus of the semiconductor memory according to the present invention, and FIGS. 7 and 8 are timing diagrams of the bank control apparatus of the semiconductor memory according to the present invention.

본 발명은 도 3에 도시된 바와 같이 테스트 모드 신호에 따라 제어 신 호(ctrl)를 생성하는 제어 신호 생성 수단(10), 액티브 신호(ACT)를 입력 받아 상기 액티브 신호(ACT)를 일정 시간 지연 시키는 지연 수단(20), 상기 제어 신호(ctrl)의 레벨에 따라 상기 액티브 신호(ACT)와 상기 지연 수단(20)의 출력 신호를 선택적으로 출력하는 선택 수단(30), 상기 선택 수단(30)의 출력 신호를 입력 받아 반도체 메모리의 뱅크를 제어하는 뱅크 제어 수단(40)을 포함한다.As shown in FIG. 3, the control signal generating means 10 generating the control signal ctrl according to the test mode signal and the active signal ACT are received to delay the active signal ACT for a predetermined time. Delay means 20 for selecting and selectively selecting the active signal ACT and an output signal of the delay means 20 according to the level of the control signal ctrl, and the selection means 30. Bank control means 40 for receiving the output signal of and controlling the bank of the semiconductor memory.

본 발명에 따른 반도체 메모리의 뱅크 제어 장치는 뱅크가 4개 있을 경우를 예로 들어 설명하지만 뱅크가 4개 있을 경우만을 한정하지 않는다.The bank control apparatus of the semiconductor memory according to the present invention will be described using four banks as an example, but the present invention is not limited thereto.

상기 제어 신호 생성 수단(10)은 도 4에 도시된 바와 같이, 번인 테스트 모드 신호(burn-in test: 이하, BI)와 페러럴 테스트 모드 신호(parallel test: 이하, TPARA)를 입력 받는 제 1 낸드 게이트(ND11), 상기 제 1 낸드 게이트(ND11)의 출력을 입력 받는 제 1 인버터(IV11)를 포함한다.As illustrated in FIG. 4, the control signal generating means 10 receives a first NAND for receiving a burn-in test mode (BI) and a parallel test mode signal (TPARA). And a first inverter IV11 that receives an output of the gate ND11 and the first NAND gate ND11.

상기 지연 수단(20)은 도 4에 도시된 바와 같이, 복수개의 지연부(20-1~20-3)을 포함하며, 상기 액티브 신호(ACT) 또는 이전 지연부의 출력을 지연시켜 출력한다.As shown in FIG. 4, the delay means 20 includes a plurality of delay units 20-1 to 20-3 and delays and outputs the active signal ACT or the previous delay unit.

상기 복수개의 지연부(20-1~20-3)는 그 구성이 동일함으로 지연부(20-1)의 구성만을 설명한다.Since the plurality of delay units 20-1 to 20-3 have the same configuration, only the configuration of the delay unit 20-1 will be described.

상기 지연부(20-1)는 도 5에 도시된 바와 같이, 상기 제어 신호 생성 수단(10)에서 출력된 제어 신호(ctrl)와 상기 액티브 신호(ACT)를 입력 받는 제 2 낸드 게이트(ND21), 상기 제 2 낸드 게이트(ND21)의 출력을 입력 받는 제 2 인버터(IV21), 상기 제 2 인버터(IV21)의 출력을 입력 받는 제 3 인버터(IV22), 상기 제 3 인버터(IV22)의 출력을 입력 받는 제 4 인버터(IV23)를 포함한다.As illustrated in FIG. 5, the delay unit 20-1 may receive the control signal ctrl output from the control signal generating unit 10 and the second NAND gate ND21 that receives the active signal ACT. A second inverter IV21 that receives the output of the second NAND gate ND21, a third inverter IV22 that receives the output of the second inverter IV21, and an output of the third inverter IV22. And a fourth inverter IV23 receiving the input.

상기 선택 수단(30)은 복수개의 선택부(30-1~30-4)를 포함한다.The selection means 30 includes a plurality of selection units 30-1 to 30-4.

선택부(30-1)는 입력단에 상기 액티브 신호(ACT)를 입력 받고 제 1 게이트단에 상기 제어 신호(ctrl)를 입력 받고 제 2 게이트단에 반전된 제어 신호(ctrlb)를 입력 받는 제 1 패스 게이트(P11), 입력단에 상기 액티브 신호(ACT)를 입력 받고 제 1 게이트단에 상기 반전된 제어 신호(ctrlb)를 입력 받고 제 2 게이트단에 상기 제어 신호(ctrl)를 입력 받는 제 2 패스 게이트(P12)를 포함한다.The selector 30-1 receives the active signal ACT at an input terminal, the control signal ctrl at a first gate terminal, and receives an inverted control signal ctrlb at a second gate terminal. A second pass that receives the active signal ACT at a pass gate P11 and an input terminal, receives the inverted control signal ctrlb at a first gate terminal, and receives the control signal ctrl at a second gate terminal. The gate P12 is included.

선택부(30-2)는 제 3 패스 게이트(P13), 및 제 4 패스 게이트(P14)를 포함하며, 상기 제 4 패스 게이트(P14)가 상기 지연부(20-1)의 출력을 입력 받는 것을 제외하고 상기 선택부(30-1)와 동일하게 구성된다.The selector 30-2 includes a third pass gate P13 and a fourth pass gate P14, and the fourth pass gate P14 receives the output of the delay unit 20-1. Except that, the configuration is the same as the selection unit 30-1.

선택부(30-3)는 제 5 패스 게이트(P15), 및 제 6 패스 게이트(P16)를 포함하며, 상기 제 6 패스 게이트(P16)가 지연부(20-2)의 출력을 입력 받는 것을 제외하고 상기 선택부(30-1)와 동일하게 구성된다.The selector 30-3 includes a fifth pass gate P15 and a sixth pass gate P16, and the sixth pass gate P16 receives the output of the delay unit 20-2. Except for the selection unit 30-1 is configured.

선택부(30-4)는 제 7 패스 게이트(P17), 및 제 8 패스 게이트(P18)를 포함하며, 상기 제 7 패스 게이트(P17)가 지연부(20-3)의 출력을 입력 받는 것을 제외하고 상기 선택부(30-1)와 동일하게 구성된다.The selector 30-4 includes a seventh pass gate P17 and an eighth pass gate P18, and the seventh pass gate P17 receives the output of the delay unit 20-3. Except for the selection unit 30-1 is configured.

상기 뱅크 제어 수단(40)은 도 6에 도시된 구성을 갖는 복수개의 뱅크 제어부(40-1~40-4)를 포함한다.The bank control means 40 includes a plurality of bank controllers 40-1 to 40-4 having the configuration shown in FIG.

상기 복수개의 뱅크 제어부(40-1~40-4)는 그 구성이 동일함으로 뱅크 제어부(40-1)의 구성만을 설명한다.The plurality of bank controllers 40-1 to 40-4 have the same configuration, and thus only the configuration of the bank controller 40-1 will be described.

상기 뱅크 제어부(40-1)는 소오스단에 외부 전원(VDD)을 인가 받고 게이트단에 상기 액티브 신호(ACT)를 입력 받는 제 1 트랜지스터(P41), 드레인단에 상기 제 1 트랜지스터(P41)의 드레인단이 연결되고 게이트단에 상기 액티브 신호(ACT)를 입력 받는 제 2 트랜지스터(N41), 드레인단에 상기 제 2 트랜지스터(N41)의 소오스단이 연결되고 소오스단에 접지단(VSS)이 연결되며 게이트단에 뱅크 어드레스 신호(BA<0>)를 입력 받는 제 3 트랜지스터(N42), 드레인단에 상기 제 2 트랜지스터(N41)와 상기 제 3 트랜지스터(N42)가 연결된 공통 노드가 연결되고 소오스단에 접지단(VSS)이 연결되며 게이트단에 상기 페러럴 테스트 모드 신호(TPARA)를 입력 받는 제 4 트랜지스터(N43), 입력단에 상기 제 1 트랜지스터(P41)와 상기 제 2 트랜지스터(N41)가 연결된 공통 노드가 연결된 제 5 인버터(IV41), 입력단에 상기 제 5 인버터(IV41)의 출력단이 연결되고 자신의 출력단이 상기 제 5 인버터(IV41)의 입력단과 연결된 제 6 인버터(IV42), 소오스단에 외부 전원(VDD)이 인가되고 게이트단에 상기 제 1 트랜지스터(P41)와 상기 제 2 트랜지스터(N41)가 연결된 공통 노드가 연결된 제 5 트랜지스터(P42), 드레인단에 상기 제 5 트랜지스터(P42)의 드레인단이 연결되고 게이트단에 프리차지 신호(PCG)가 입력되며 소오스단에 접지단(VSS)이 연결된 제 6 트랜지스터(N44), 드레인단에 상기 제 5 트랜지스터(P42)와 상기 제 6 트랜지스터(N44)가 연결된 공통 노드가 연결되고 게이트단에 리셋 신호(RST)가 입력되며 소오스단에 접지단(VSS)이 연결된 제 7 트랜지스터(N45), 입력단에 상기 제 5 트랜지스터(P42)와 상기 제 6 트랜지스터(N44)와 상기 제 7 트랜지스터(N45)가 연결된 공통 노드가 연결된 제 7 인버터(IV43), 입력단에 상기 제 7 인버터(IV43)의 출력단이 연결되고 자신의 출력단이 상기 제 7 인버터(IV43)의 입력단과 연결된 제 8 인버터(IV44), 및 입력단에 상기 제 7 인버터(IV43)의 출력단과 연결된 제 9 인버터(IV45)를 포함한다.The bank controller 40-1 may receive a first transistor P41 from a source terminal and receive an active signal ACT from a gate terminal, and a drain terminal of the first transistor P41. A second terminal N41 is connected to the drain terminal and receives the active signal ACT at the gate terminal, a source terminal of the second transistor N41 is connected to the drain terminal, and a ground terminal VSS is connected to the source terminal. And a third node N42 that receives a bank address signal BA <0> at a gate end thereof, a common node connected to the second transistor N41 and the third transistor N42 at a drain end thereof, and a source end thereof. A fourth transistor N43 connected to the ground terminal VSS and receiving the parallel test mode signal TPARA at a gate terminal thereof, and a common terminal connected to the first transistor P41 and the second transistor N41 at an input terminal thereof. IV4 inverter connected to node (IV4) 1), an output terminal of the fifth inverter IV41 is connected to an input terminal, and an external power source VDD is applied to a sixth inverter IV42 and a source terminal of which an output terminal thereof is connected to an input terminal of the fifth inverter IV41. A fifth transistor P42 having a common node connected to the first transistor P41 and the second transistor N41 connected to a gate terminal thereof, and a drain terminal of the fifth transistor P42 connected to a drain terminal thereof and connected to a gate terminal thereof. A sixth transistor N44 having a precharge signal PCG and a ground terminal VSS connected to a source terminal, and a common node connected to the fifth transistor P42 and the sixth transistor N44 connected to a drain terminal thereof. And a reset signal RST is input to a gate terminal and a ground terminal VSS is connected to a source terminal, and the fifth transistor P42, the sixth transistor N44, and the seventh transistor are connected to an input terminal. The common node to which transistor N45 is connected The seventh inverter IV43 connected to an output terminal of the seventh inverter IV43 and an output terminal thereof connected to an eighth inverter IV44 connected to an input terminal of the seventh inverter IV43 and an input terminal of the seventh inverter IV43. And a ninth inverter IV45 connected to the output terminal of the inverter IV43.

이와 같이 구성된 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 동작을 설명하면 다음과 같다. 이때, 본 발명은 상기 뱅크 제어 수단의 뱅크 제어부가 4개인 것으로 가정한다.The operation of the bank control apparatus of the semiconductor memory according to the present invention configured as described above is as follows. In this case, the present invention assumes that there are four bank control units of the bank control means.

상기 제어 신호 생성 수단(10)은 번인 테스트와 페러럴 테스트를 동시에 반도체 메모리가 수행할 경우 번인 테스트 모드 신호(BI) 및 페러럴 테스트 모드 신호(TPARA)가 모두 하이이므로 제어 신호(ctrl)를 하이 레벨로 출력한다. 이때, 반도체 메모리의 테스트 상태를 번인 상태에서 페러럴 테스트를 수행한다고 한다When the semiconductor memory performs the burn-in test and the parallel test at the same time, the control signal generating means 10 sets the control signal ctrl to a high level because both the burn-in test mode signal BI and the parallel test mode signal TPARA are high. Output In this case, the parallel test is performed while the test state of the semiconductor memory is burned in.

한편, 상기 제어 신호 생성 수단(10)은 상기 번인 테스트와 상기 페러럴 테스트가 동시에 실시되지 않는 모든 경우에 로우 레벨의 신호를 출력한다. 이때, 반도체 메모리의 테스트 상태를 노멀 상태라고 한다.On the other hand, the control signal generating means 10 outputs a low level signal in all cases where the burn-in test and the parallel test are not simultaneously performed. At this time, the test state of the semiconductor memory is called a normal state.

제 1 지연부(20-1)는 상기 액티브 신호(ACT)를 지연시키고 제 2 지연부(20-2)는 상기 제 1 지연부(20-1)의 출력 신호를 지연시키고 제 3 지연부(20-3)는 상기 제 2 지연부(20-2)의 출력 신호를 지연시킨다.The first delay unit 20-1 delays the active signal ACT and the second delay unit 20-2 delays the output signal of the first delay unit 20-1. 20-3 delays the output signal of the second delay unit 20-2.

상기 선택 수단(30)의 4개의 선택부(30-1~30-4)는 상기 제어 신호(ctrl)가 로우일 때 상기 제 1 패스 게이트(P11), 제 3 패스 게이트(P13), 제 5 패스 게이트(P15), 및 제 7 패스 게이트(P17)가 턴온되어 상기 액티브 신호(ACT)가 상기 뱅크 제어부(40-1~40-4)에 입력된다. The four selectors 30-1 to 30-4 of the selection means 30 may include the first pass gate P11, the third pass gate P13, and the fifth when the control signal ctrl is low. The pass gate P15 and the seventh pass gate P17 are turned on so that the active signal ACT is input to the bank controllers 40-1 to 40-4.

한편, 상기 선택 수단(30)의 4개의 선택부(30-1~30-4)는 상기 제어 신호(ctrl)가 하이일 때 상기 제 2 패스 게이트(P12), 제 4 패스 게이트(P14), 제 6 패스 게이트(P16), 및 제 8 패스 게이트(P18)가 턴온된다. 따라서 상기 지연부(20-1)의 출력 신호가 뱅크 제어부(40-2)에 입력되고, 지연부(20-2)의 출력 신호가 뱅크 제어부(40-3)에 입력되며, 지연부(20-3)의 출력 신호가 뱅크 제어부(40-4)에 입력된다. On the other hand, the four selection units 30-1 to 30-4 of the selecting means 30 may include the second pass gate P12, the fourth pass gate P14, when the control signal ctrl is high. The sixth pass gate P16 and the eighth pass gate P18 are turned on. Therefore, the output signal of the delay unit 20-1 is input to the bank control unit 40-2, the output signal of the delay unit 20-2 is input to the bank control unit 40-3, and the delay unit 20. The output signal of -3) is input to the bank control section 40-4.

상기 뱅크 제어 수단(40)은 도 4에 도시된 바와 같이 4개의 뱅크 제어부(40-1~40-4)를 포함하며, 각 뱅크 제어부의 구성은 동일하므로 뱅크 제어부(40-1)의 동작만을 설명한다.The bank control means 40 includes four bank controllers 40-1 to 40-4 as shown in FIG. 4, and since the configuration of each bank controller is the same, only the operation of the bank controller 40-1 is provided. Explain.

상기 뱅크 제어부(40-1)는 상기 액티브 신호(ACT)가 로우로 입력되면 상기 뱅크 제어부(40-1)의 출력 신호(B<0>)를 로우로 출력한다. 상기 뱅크 제어부(40-1)의 출력 신호(B<0>)는 상기 액티브 신호(ACT)에 의해 생성된 것이 아니라 반도체 메모리 구동시 잠시 하이로 천이 되는 리셋 신호(RST)에 의해 생성된 것이다.The bank controller 40-1 outputs the output signal B <0> of the bank controller 40-1 when the active signal ACT is low. The output signal B <0> of the bank controller 40-1 is not generated by the active signal ACT but by the reset signal RST that transitions briefly high when the semiconductor memory is driven.

한편, 상기 뱅크 제어부(40-1)는 상기 액티브 신호(ACT)가 하이로 입력되고 상기 뱅크 어드레스 신호(BA<0>) 또는 상기 페러럴 테스트 모드 신호(TPARA)가 하이로 입력되면 상기 뱅크 제어부(40-1)의 출력 신호(B<0>)를 하이로 출력한다.Meanwhile, when the active signal ACT is input high and the bank address signal BA <0> or the parallel test mode signal TPARA is input high, the bank controller 40-1 provides the bank controller ( The output signal B <0> of 40-1) is output high.

또한, 상기 프리차지 신호(PCG)가 하이로 입력되면 상기 뱅크 제어부(40-1)의 출력 신호(B<0>)는 로우로 천이 된다.In addition, when the precharge signal PCG is input high, the output signal B <0> of the bank controller 40-1 transitions low.

이하, 번인 테스트와 페러럴 테스트를 동시에 수행하지 않을 경우 즉, 노멀 상태에서의 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 동작을 도 7을 참조 하여 설명하면 다음과 같다.Hereinafter, when the burn-in test and the parallel test are not simultaneously performed, that is, the operation of the bank control apparatus of the semiconductor memory according to the present invention in the normal state will be described with reference to FIG. 7.

상기 액티브 신호(ACT)가 하이로 천이 되고 상기 뱅크 어드레스 신호(BA<0>)가 하이로 천이 되면 0번 뱅크를 제어하는 상기 뱅크 제어부(40-1)의 출력 신호(B<0>)가 하이로 천이 된다.When the active signal ACT transitions high and the bank address signal BA <0> transitions high, the output signal B <0> of the bank control unit 40-1 that controls the bank 0 is It becomes high cloth.

또한, 상기 프리차지 신호(PCG)가 하이로 입력되면 상기 뱅크 제어부(40-1)의 출력 신호(B<0>)는 로우로 천이된다.In addition, when the precharge signal PCG is input high, the output signal B <0> of the bank controller 40-1 transitions low.

한편, 상기 액티브 신호(ACT)가 하이인 상태에서 상기 페러럴 테스트 모드 신호(TPARA)만이 하이로 천이되면 0번 뱅크부터 3번 뱅크를 제어하는 4개의 뱅크 제어부(40-1~40-4)의 출력 신호(B<0>~B<3>)가 동시에 하이로 천이된다.On the other hand, when only the parallel test mode signal TPARA transitions high while the active signal ACT is high, the four bank controllers 40-1 to 40-4 that control the banks from banks 0 to 3 The output signals B <0> to B <3> are simultaneously transitioned high.

이하, 상기 번인 테스트와 페러럴 테스트를 동시에 수행할 경우 본 발명에 따른 반도체 메모리의 뱅크 제어 장치의 동작을 도 8을 참조하여 설명하면 다음과 같다.Hereinafter, when the burn-in test and the parallel test are simultaneously performed, the operation of the bank control apparatus of the semiconductor memory according to the present invention will be described with reference to FIG. 8.

상기 액티브 신호(ACT)가 하이로 천이 되고 상기 뱅크 어드레스 신호(BA<0>)가 하이로 천이 되면 0번 뱅크를 제어하는 상기 뱅크 제어부(40-1)의 출력 신호(B<0>)가 하이로 천이 된다.When the active signal ACT transitions high and the bank address signal BA <0> transitions high, the output signal B <0> of the bank control unit 40-1 that controls the bank 0 is It becomes high cloth.

상기 프리차지 신호(PCG)가 하이로 입력되면 상기 뱅크 제어부(40-1)의 출력 신호(B<0>)는 로우로 천이된다.When the precharge signal PCG is input high, the output signal B <0> of the bank controller 40-1 transitions low.

한편, 상기 액티브 신호(ACT), 페러럴 테스트 모드 신호(TPARA), 및 번인 테스트 모드 신호(BI)가 모두 하이인 구간에서 0번 뱅크를 제어하는 상기 뱅크 제어부(40-1)의 출력 신호(B<0>)가 하이로 천이한다. 이어서 상기 뱅크 제어부(40-1)의 출력 신호(B<0>)가 하이로 천이한 시점에서 상기 지연 수단(20)의 지연부(20-1)의 지연 시간후에 1번 뱅크를 제어하는 뱅크 제어부(40-2)의 출력 신호(B<1>)가 하이로 천이된다. Meanwhile, the output signal B of the bank controller 40-1 controlling the bank 0 in the period in which the active signal ACT, the parallel test mode signal TPARA, and the burn-in test mode signal BI are all high. <0>) transitions high. Subsequently, the bank controlling the first bank after the delay time of the delay unit 20-1 of the delay means 20 at the time when the output signal B <0> of the bank control unit 40-1 transitions high The output signal B <1> of the controller 40-2 transitions high.

2번 뱅크를 제어하는 뱅크 제어부(40-3)의 출력 신호(B<2>)는 상기 뱅크 제어부(40-2)의 출력 신호(B<1>)가 하이로 천이한 시점에서 지연부(20-2)의 지연 시간후에 하이로 천이한다. The output signal B <2> of the bank control unit 40-3 controlling the second bank is a delay unit (when the output signal B <1> of the bank control unit 40-2 transitions high. It transitions high after the delay time of 20-2).

3번 뱅크를 제어하는 뱅크 제어부(40-4)의 출력 신호(B<3>)는 상기 뱅크 제어부(40-3)의 출력 신호(B<2>)가 하이로 천이한 시점에서 지연부(20-3)의 지연 시간후에 하이로 천이한다.The output signal B <3> of the bank control unit 40-4, which controls the third bank, is delayed when the output signal B <2> of the bank control unit 40-3 transitions high. It transitions high after the delay time of 20-3).

이와 같이 번인 상태에서 페러럴 테스트를 수행할 경우 각각의 뱅크를 순차적으로 액티브 시켜 반도체 메모리에서 생성되는 최대 전류를 줄일 수 있다.When the parallel test is performed in the burn-in state as described above, each bank is sequentially activated to reduce the maximum current generated in the semiconductor memory.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리의 뱅크 제어 장치는 번인 상태에서 페러럴 테 스트시 순차적으로 뱅크를 액티브 시킴으로써 발생하는 최대 전류를 감소시켜 반도체 메모리의 접합부 불량 및 반도체 메모리 소자의 열화 현상을 감소시키는 효과가 있다.The device for controlling a bank of a semiconductor memory according to the present invention has the effect of reducing the maximum current generated by sequentially activating a bank during parallel testing in a burn-in state, thereby reducing a defect in a junction of a semiconductor memory and a deterioration phenomenon of a semiconductor memory device.

Claims (9)

복수개의 테스트 모드 신호가 모두 인에이블되면 인에이블된 제어 신호를 생성하는 제어 신호 생성 수단;Control signal generating means for generating an enabled control signal when all of the plurality of test mode signals are enabled; 액티브 신호를 입력 받아 상기 액티브 신호를 일정 시간 지연 시키는 지연 수단;Delay means for receiving an active signal and delaying the active signal for a predetermined time; 상기 제어 신호의 레벨에 따라 상기 액티브 신호와 상기 지연 수단의 출력 신호를 선택적으로 출력하는 선택 수단;Selection means for selectively outputting the active signal and the output signal of the delay means in accordance with the level of the control signal; 상기 선택 수단의 출력 신호를 입력 받아 반도체 메모리의 뱅크를 제어하는 뱅크 제어 수단을 포함하는 반도체 메모리의 뱅크 제어 장치.And a bank control means for receiving the output signal of the selection means and controlling a bank of the semiconductor memory. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 복수개의 테스트 모드 신호는 제 1 테스트 모드 신호와 제 2 테스트 모드 신호를 포함하며,The test mode signals include a first test mode signal and a second test mode signal. 상기 제어 신호 생성 수단은 The control signal generating means 상기 제 1 테스트 모드 신호와 상기 제 2 테스트 모드 신호를 입력 받는 낸드 게이트, 및 A NAND gate receiving the first test mode signal and the second test mode signal; 상기 낸드 게이트의 출력 신호를 입력 받는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어 장치.And an inverter receiving the output signal of the NAND gate. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 테스트 모드 신호는 번인 테스트(burn-in test) 모드 신호이고,The first test mode signal is a burn-in test mode signal, 상기 제 2 테스트 모드 신호는 페러럴 테스트(parallel test) 모드 신호인 것을 특징으로 하는 반도체 메모리의 뱅크 제어 장치.And the second test mode signal is a parallel test mode signal. 제 1 항에 있어서,The method of claim 1, 상기 지연 수단은 상기 액티브 신호를 순차적으로 지연시켜 출력하는 적어도 하나의 지연부를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어 장치.And the delay means includes at least one delay unit for sequentially delaying and outputting the active signal. 제 5 항에 있어서,The method of claim 5, wherein 상기 지연부는 제 1 입력단에 상기 액티브 신호 또는 이전 단의 지연부의 출력 신호를 입력 받고 제 2 입력단에 상기 제어 신호를 입력 받는 낸드 게이트, 및 The delay unit receives the active signal or the output signal of the delay unit of the previous stage to the first input terminal and the NAND gate to receive the control signal to the second input terminal, and 시리즈(series)로 연결되어 상기 낸드 게이트의 출력 신호를 입력 받는 복수개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어 장치.And a plurality of inverters connected in series to receive output signals of the NAND gates. 제 6 항에 있어서,The method of claim 6, 상기 선택 수단은 적어도 하나의 선택부로 구성되며,The selection means is composed of at least one selection unit, 상기 선택부는 The selection unit 제 1 게이트단에 상기 제어 신호를 입력 받고 제 2 게이트 단에 반전된 제어 신호를 입력 받으며 입력단에 상기 액티브 신호를 입력 받는 제 1 스위칭 소자, 및A first switching element receiving the control signal at a first gate end, an inverted control signal at a second gate end, and receiving the active signal at an input end, and 제 1 게이트단에 상기 반전된 제어 신호를 입력 받고 제 2 게이트단에 상기 제어 신호를 입력 받으며 입력단에 상기 액티브 신호 또는 상기 지연 수단의 출력을 입력 받는 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어 장치.And a second switching element receiving the inverted control signal at a first gate end, the control signal at a second gate end, and receiving an active signal or an output of the delay means at an input end. Bank control unit of memory. 제 1 항에 있어서,The method of claim 1, 상기 뱅크 제어 수단은 The bank control means 상기 선택 수단의 출력 신호를 입력 받아 각 뱅크별로 동작을 제어하기 위해 각각 할당된 뱅크 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어 장치.And a bank controller, each of which is assigned to receive an output signal of the selecting means and controls an operation for each bank. 제 8 항에 있어서,The method of claim 8, 상기 뱅크 제어부는The bank control unit 소오스단에 외부 전압을 인가 받고 게이트단에 상기 액티브 신호를 입력 받는 제 1 트랜지스터,A first transistor receiving an external voltage at a source terminal and receiving the active signal at a gate terminal, 드레인단에 상기 제 1 트랜지스터의 드레인단이 연결되고 게이트단에 상기 액티브 신호를 입력 받는 제 2 트랜지스터,A second transistor connected to a drain end of the first transistor and receiving the active signal at a gate end thereof; 드레인단에 상기 제 2 트랜지스터의 소오스단이 연결되고 소오스단에 접지단이 연결되며 게이트단에 뱅크 어드레스 신호를 입력 받는 제 3 트랜지스터,A third transistor having a source terminal of the second transistor connected to the drain terminal, a ground terminal connected to the source terminal, and receiving a bank address signal at the gate terminal; 드레인단에 상기 제 3 트랜지스터의 드레인단이 연결되고 소오스단에 접지단이 연결되며 게이트단에 상기 복수개의 테스트 모드 신호중 하나를 입력 받는 제 4 트랜지스터,A fourth transistor connected to a drain end of the third transistor, a ground end connected to a source end, and receiving one of the plurality of test mode signals at a gate end thereof; 소오스단에 외부 전원이 인가되고 게이트단에 상기 제 1 트랜지스터의 드레인단이 연결된 제 5 트랜지스터, 및A fifth transistor to which an external power source is applied to a source terminal, and a drain terminal of the first transistor is connected to a gate terminal, and 드레인단에 상기 제 5 트랜지스터의 드레인단이 연결되고 게이트단에 프리차지 신호가 입력되며 소오스단에 접지단이 연결된 제 6 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어 장치.And a sixth transistor connected to a drain terminal of the fifth transistor, a precharge signal to a gate terminal, and a ground terminal to a source terminal of the fifth transistor.
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