KR100238239B1

KR100238239B1 - Boosted voltage generator of semicondutor memory device

Info

Publication number: KR100238239B1
Application number: KR1019970014786A
Authority: KR
Inventors: 이중화
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-04-21
Filing date: 1997-04-21
Publication date: 2000-01-15
Also published as: KR19980077614A

Abstract

복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기가 개시되어 있다. 반도체 메모리 장치의 승압 전압 발생기는 하나의 승압 전압 검출기 및 하나의 펄스 발생기가 복수의 뱅크들에 의하여 공유된다. 이에 더하여, 검출 인에이블 신호 발생부, 신호 샘플러, 펄스 발생기, 복수의 뱅크 선택기들 및 복수의 액티브 키커들이 포함된다. 검출 인에이블 신호 발생부는 복수의 뱅크 메모리들중 어느 하나에 대한 액세스가 수행되는 경우에 액티브되는 검출 인에이블 신호를 발생하여 이를 승압 검출기로 인가한다. 신호 샘플러는 승압 검출기에서 출력되는 검출 신호가 액티브된 것에 트리거되어 액티브되고 펄스 발생기의 출력인 펄스 신호와 검출 인에이블 신호가 모두 논액티브되는 것에 트리거되어 논액티브되는 펄스 발생기 제어 신호를 출력한다. 복수의 뱅크 선택기들은 각각 펄스 신호가 액티브이고 해당되는 뱅크에 대한 액세스가 수행되는 경우에 액티브되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하여 이를 해당되는 액티브 키커로 인가한다. 이와 같은 반도체 메모리 장치의 승압 전압 발생기는 전력 소모가 작고, 레이-아웃 면적이 감소되며 안정적으로 동작하는 이점을 가진다.A boosted voltage generator for a semiconductor memory device having a plurality of bank structures is disclosed. The boosted voltage generator of the semiconductor memory device has one boosted voltage detector and one pulse generator shared by a plurality of banks. In addition, a detection enable signal generator, a signal sampler, a pulse generator, a plurality of bank selectors, and a plurality of active kickers are included. The detection enable signal generator generates a detection enable signal that is activated when an access to any one of the plurality of bank memories is performed, and applies the detection enable signal to the boost detector. The signal sampler is triggered when the detection signal output from the boost detector is activated, and outputs a pulse generator control signal that is triggered and activated by both the pulse signal which is active and the output of the pulse generator and the detection enable signal are inactive. Each of the bank selectors generates an active kicker enable pulse AKE0, AKE1, AKE2, and AKE3 that is activated when the pulse signal is active and access to the corresponding bank is performed, and applies the active kicker to the corresponding active kicker. The boosted voltage generator of the semiconductor memory device has the advantage of low power consumption, reduced layout area, and stable operation.

Description

반도체 메모리 장치의 승압 전압 발생기Step-up Voltage Generators for Semiconductor Memory Devices

본 발명은 반도체 메모리 장치의 승압 전압 발생기에 관한 것으로, 특히 복수의 뱅크를 구비하는 동기식 다이내믹 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory)에 채용될 수 있는 승압 전압 발생기(VPP generator)에 관한 것이다.The present invention relates to a boosted voltage generator of a semiconductor memory device, and more particularly to a boosted voltage generator (VPP generator) that can be employed in a synchronous dynamic random access memory having a plurality of banks.

승압 전압 발생기는 통상의 전원 전압보다 높은 레벨을 가지는 전압을 발생시키는 것으로, 이는 반도체 메모리 장치의 칩 사이즈가 커짐에 따라 발생되는 고부하에 따른 신호의 약화 현상 및 액세스 타임의 단축화를 위하여 채택된 것이다. 즉, 반도체 장치의 칩 사이즈가 커지게 되면, 칩내에 필요한 곳에 신호가 도달되기 전에 저항 성분에 의한 전압 강하(IR drop)에 의하여 신호가 손실되는 문제점이 있다. 특히, 워드 라인의 부하가 커짐에 따라 워드 라인 인에이블을 위하여 소요되는 시간이 증가하게 된다. 또한, 워드 라인이 구동되고 그에 따라 비트 라인 및 반전 비트 라인이 메모리 셀에 저장되어 있는 데이타에 따라 차지 쉐어링(charge sharing)을 수행하여 그에 따른 레벨 천이가 일어나기까지 요구되는 시간이 증가하게 된다. 따라서, 워드 라인을 구동시 요구되는 시간을 단축시키기 위하여 승압 전압이 필요하게 되며, 이와 같은 승압 전압을 발생하는 것이 승압 전압 발생기이다.The boosted voltage generator generates a voltage having a level higher than a normal power supply voltage, which is adopted for the weakening of the signal due to the high load generated as the chip size of the semiconductor memory device increases and the shortening of the access time. That is, when the chip size of the semiconductor device increases, there is a problem that the signal is lost due to the voltage drop (IR drop) caused by the resistance component before the signal reaches the necessary place in the chip. In particular, as the load of the word line increases, the time required for the word line enable increases. In addition, since the word line is driven and thus the bit line and the inverted bit line are charged sharing according to the data stored in the memory cell, the time required for the level transition to occur accordingly increases. Accordingly, a boosted voltage is required to shorten the time required for driving the word line, and the boosted voltage generator generates such a boosted voltage.

한편, 종래의 비동기식(Asynchronous) DRAM 에서는 메모리 동작이 단일 뱅크로 구성되어 있기 때문에 내부 승압 전압 발생기도 단일 방식으로 구성되며 그 제어 방법도 간단하다. 보다 구체적으로 말하면, 로우 어드레스 스트로브 신호(RAS)에 근거하여 승압 전압 발생기에 포함되는 승압 전압 검출기가 액티브되도록 구성되었다. 이와는 달리, 복수 뱅크 구조의 동기식 DRAM에서는 복수의 뱅크를 인터리브 방식으로 액티브시키고 데이타를 입출력시킴으로써, 메모리의 액세스 타임을 단축시키고 고 대역(High Bandwidth)을 구현하고 있다. 이와 같은 복수 뱅크 구조에서는, 위에서 언급한 바와 같이, 통상의 내부 전원 전압(internal VCC)보다 셀 액세스 트랜지스터의 문턱 전압만큼 높은 또는 그 이상의 전압인 승압 전압(VPP)에 의하여 워드 라인을 구동시켜야 한다.On the other hand, in the conventional asynchronous DRAM, since the memory operation is composed of a single bank, the internal boost voltage generator is also configured in a single manner, and the control method thereof is simple. More specifically, the boosted voltage detector included in the boosted voltage generator is configured to be activated based on the row address strobe signal RAS. In contrast, in a synchronous DRAM having a multi-bank structure, by activating a plurality of banks in an interleaved manner and inputting / outputting data, the access time of the memory is shortened and high bandwidth is realized. In such a multi-bank structure, as described above, the word line must be driven by a boosted voltage VPP that is higher than or equal to the threshold voltage of the cell access transistor than the normal internal power supply voltage internal VCC.

도 1은 종래 기술에 따른 복수 뱅크 구조를 가지는 동기식 DRAM에서의 승압 전압 발생기의 블럭도이다. 도 1을 참조하면, 승압 전압 발생기는 복수의 단위 승압 전압 발생부들(110, 120, 130, 140)로 구성되어 있다. 단위 승압 전압 발생부들(110, 120, 130, 140)은 각각 승압 전압 검출기(112, 122, 132, 142), 펄스 발생기(114, 124, 134, 144) 및 액티브 키커(116, 126, 136, 146)로 구성되어 있다. 참조 부호 PR0, PR1, PR2, PR3은 뱅크 액티브 마스터 신호들을 나타내고, VPP0, VPP1, VPP2, VPP3은 승압 전압들을 나타낸다.1 is a block diagram of a boost voltage generator in a synchronous DRAM having a multiple bank structure according to the prior art. Referring to FIG. 1, the boosted voltage generator includes a plurality of unit boosted voltage generators 110, 120, 130, and 140. The unit boosted voltage generators 110, 120, 130, and 140 may respectively include boosted voltage detectors 112, 122, 132, and 142, pulse generators 114, 124, 134, and 144, and active kickers 116, 126, and 136, respectively. 146). Reference numerals PR0, PR1, PR2, PR3 denote bank active master signals, and VPP0, VPP1, VPP2, VPP3 denote boost voltages.

단위 승압 전압 발생부(110)에서, 승압 전압 검출기(112)는 뱅크 액티브 마스터 신호(PR0)가 액티브인 경우에, 승압 전압(VPP0)의 레벨이 소정 레벨 이하인지를 검출한다. 승압 전압(VPP0)이 목표가 되는 전압 레벨 이하이면 승압 전압 검출기(112)는 "하이" 레벨로 액티브되는 검출 신호를 출력한다. 펄스 발생기(114)는 검출 신호가 액티브되는 것에 트리거되어 일정 기간 액티브되는 펄스 신호를 출력한다. 즉, 검출 신호가 "하이" 레벨 액티브인 경우, 펄스 발생기는 검출 신호의 상승 엣지(rising edge)에 트리거되어 일정 기간 액티브되는 펄스 신호를 출력하게 된다. 액티브 키커(116)는 펄스 발생기(114)로부터 출력되는 펄스 신호가 액티브인 기간에 승압 전압(VPP0)의 레벨을 부스팅시키는 역할을 한다. 나머지 단위 승압 전압 발생부들도 이와 같이 동작한다.In the unit boosted voltage generator 110, the boosted voltage detector 112 detects whether the level of the boosted voltage VPP0 is equal to or less than a predetermined level when the bank active master signal PR0 is active. If the boosted voltage VPP0 is equal to or lower than the target voltage level, the boosted voltage detector 112 outputs a detection signal that is activated at the "high" level. The pulse generator 114 outputs a pulse signal which is triggered when the detection signal is activated and becomes active for a certain period of time. In other words, when the detection signal is " high " level active, the pulse generator outputs a pulse signal that is triggered at the rising edge of the detection signal and is active for a certain period of time. The active kicker 116 boosts the level of the boosted voltage VPP0 during the period in which the pulse signal output from the pulse generator 114 is active. The remaining unit boosted voltage generators operate in the same manner.

그러나, 이와 같은 종래의 반도체 메모리 장치의 승압 전압 발생기는 각각의 뱅크 별로 승압 전압 검출기 및 펄스 발생기들이 제공되어야 하기 때문에, 요구되는 레이-아웃 면적이 큰 단점이 있다. 즉, 칩 사이즈 감소에 장애 요인이 된다. 또한, 승압 전압 검출기들이 뱅크 개수만큼 제공되어야 하기 때문에, 전류 소모가 많으며, 공정 변화(variation) 또는 회로 기판내의 배치된 위치에 따른 검출 레벨의 변화로 인한 회로의 오동작 가능성이 증가되는 문제점이 있다.However, the boosted voltage generator of the conventional semiconductor memory device has a disadvantage in that the required lay-out area is large because the boosted voltage detector and the pulse generators must be provided for each bank. That is, it becomes a barrier to chip size reduction. In addition, since the boosted voltage detectors must be provided as many as the number of banks, current consumption is high, and there is a problem in that the probability of malfunction of the circuit due to process variation or a change in detection level according to a position disposed in the circuit board is increased.

따라서, 본 발명의 목적은 복수의 뱅크 구조를 가지는 동기식 다이내믹 반도체 메모리 장치에 있어서, 효율적으로 동작할 수 있는 반도체 메모리 장치의 승압 전압 발생기를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a boosted voltage generator of a semiconductor memory device which can operate efficiently in a synchronous dynamic semiconductor memory device having a plurality of bank structures.

본 발명의 다른 목적은 칩 사이즈를 감소 및 저 전력 동작을 실현시킬 수 있는 반도체 메모리 장치의 승압 전압 발생기를 제공하는 것이다.Another object of the present invention is to provide a boosted voltage generator of a semiconductor memory device capable of reducing chip size and realizing low power operation.

도 1은 종래 기술에 따른 복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기를 나타낸 것이다.1 illustrates a boosted voltage generator of a semiconductor memory device having a plurality of bank structures according to the related art.

도 2는 본 발명의 일 실시예에 따른 복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기를 나타낸 것이다.2 illustrates a boosted voltage generator of a semiconductor memory device having a plurality of bank structures according to an exemplary embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기를 나타낸 것이다.3 illustrates a boosted voltage generator of a semiconductor memory device having a plurality of bank structures according to another exemplary embodiment of the present invention.

도 4는 도 2 및 도 3에 도시된 검출 인에이블 신호 발생부의 구체적인 회로도이다.4 is a detailed circuit diagram of the detection enable signal generator shown in FIGS. 2 and 3.

도 5는 도 3에 도시된 신호 샘플러의 구체적인 회로도이다.FIG. 5 is a detailed circuit diagram of the signal sampler shown in FIG. 3.

도 6은 도 2 및 도 3에 도시된 뱅크 선택기의 구체적인 회로도이다.FIG. 6 is a detailed circuit diagram of the bank selector shown in FIGS. 2 and 3.

도 7은 도 3 내지 도 6에 도시된 반도체 메모리 장치의 승압 전압 발생기에서의 동작을 설명하기 위한 타이밍도이다.FIG. 7 is a timing diagram for describing an operation of a boosted voltage generator of the semiconductor memory device illustrated in FIGS. 3 to 6.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

200...검출 인에이블 신호 발생부 112...승압 전압 검출기200 ... detection enable signal generator 112 ... step-up voltage detector

300...신호 샘플러 114...펄스 발생기300 ... Signal Sampler 114 ... Pulse Generator

400, 410. 420, 430...뱅크 선택기400, 410.420, 430 ... bank selector

116, 126, 136, 146...액티브 키커116, 126, 136, 146 ... active kicker

DETE...검출 인에이블 신호 DET...검출 신호DETE ... detection enable signal DET ... detection signal

DETP...펄스 발생기 제어 신호 AKE...펄스 신호DETP ... pulse generator control signal AKE ... pulse signal

AKE0, AKE1, AKE2, AKE3...액티브 키커 인에이블 펄스AKE0, AKE1, AKE2, AKE3 ... Active kicker enable pulse

VPPE0, VPPE1, VPPE2, VPPE3...뱅크 액세스 신호VPPE0, VPPE1, VPPE2, VPPE3 ... bank access signals

VPP0, VPP1, VPP2, VPP3...승압 전압VPP0, VPP1, VPP2, VPP3 ... step-up voltage

상기한 목적들을 달성하기 위하여 본 발명에 따른 반도체 메모리 장치의 승압 전압 발생기는 복수의 뱅크 메모리들을 포함하는 반도체 메모리 장치에 있어서, 상기 복수의 뱅크 메모리들중 적어도 어느 하나에 대한 액세스가 수행되는 경우에 액티브되는 검출 인에이블 신호를 발생하는 검출 인에이블 신호 발생부; 상기 검출 인에이블 신호(DETE)가 액티브인 경우에 승압 전원의 레벨이 소정 레벨 이하인 경우에 액티브되는 검출 신호(DET)를 발생하는 승압 전압 검출기; 상기 검출 신호(DET)의 상승 엣지에 트리거되어 소정 기간 액티브되는 펄스 신호(AKE)를 발생하는 펄스 발생기; 각각 상기 펄스 신호(AKE)가 액티브이고 해당 뱅크에 대한 액세스가 수행되는 경우에 액티브되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하는 복수의 뱅크 선택기들; 및 각각 해당되는 상기 액티브 키커 인에이블 펄스가 액티브인 기간에 해당되는 승압 전압을 승압시키는 복수의 액티브 키커들을 구비하는 것을 특징으로 한다. 검출 신호(DET)가 액티브된 것에 트리거되어 액티브되고 펄스 신호(AKE) 및 검출 인에이블 신호(DETE)가 모두 논액티브되는 것에 트리거되어 논액티브되는 펄스 발생기 제어 신호(DETP)를 발생하는 신호 샘플러가 또한 제공된다.In order to achieve the above objects, a boosted voltage generator of a semiconductor memory device according to the present invention includes a plurality of bank memories, in which an access to at least one of the plurality of bank memories is performed. A detection enable signal generator for generating an active detection enable signal; A boosted voltage detector configured to generate a detection signal DET that is activated when a level of the boost power supply is lower than a predetermined level when the detection enable signal DETE is active; A pulse generator triggering the rising edge of the detection signal DET to generate a pulse signal AKE that is activated for a predetermined period of time; A plurality of bank selectors for generating active kicker enable pulses (AKE0, AKE1, AKE2, and AKE3) that are activated when the pulse signal (AKE) is active and access to the corresponding bank is performed; And a plurality of active kickers for boosting a boosted voltage corresponding to a period during which the corresponding active kicker enable pulse is active. A signal sampler that is triggered when the detection signal DET is activated and is active and generates a pulse generator control signal DETP that is triggered when both the pulse signal AKE and the detection enable signal DETE are nonactive is generated. Also provided.

실시예에 따르면, 상기 검출 인에이블 신호 발생부는 각각 해당 뱅크에 대한 액세스가 개시되는 시점에서부터 해당 뱅크에 대한 비트 라인 센스 증폭이 수행되기 전까지 액티브되는 뱅크 액세스 신호(VPPE0, VPPE1, VPPE2, VPPE3)를 발생하는 복수의 뱅크 액세스 신호 발생부들; 복수의 뱅크 액티브 마스터 신호들(PR0, PR1, PR2, PR3)중 어느 하나가 액티브인 경우에 액티브인 신호를 출력하는 제1 논리부(240); 상기 복수의 뱅크 액세스 신호들을 논리합하는 제2 논리부(250); 및 상기 제1 논리부의 출력이 논액티브이거나 상기 제2 논리부의 출력이 액티브인 경우에 액티브되는 검출 인에이블 신호(DETE)를 발생하는 제3 논리부(260)를 구비한다. 또한, 상기 복수의 뱅크 액세스 신호 발생부들은 각각 해당 비트 라인 센스 앰프 구동 신호(PPS0, PPS1, PPS2, PPS3)를 지연 및 반전시키는 복수의 인버터들; 및 상기 인버터들의 최종 출력과 해당되는 뱅크 액티브 마스터 신호(PR0, PR1, PR2, PR3)를 논리곱하는 AND 게이트를 구비한다.According to an embodiment, each of the detection enable signal generators may activate the bank access signals VPPE0, VPPE1, VPPE2, and VPPE3 that are activated from the time point at which access to the corresponding bank is started until bit line sense amplification of the corresponding bank is performed. A plurality of bank access signal generators; A first logic unit 240 for outputting an active signal when any one of the plurality of bank active master signals PR0, PR1, PR2, and PR3 is active; A second logic unit 250 for ORing the plurality of bank access signals; And a third logic unit 260 for generating a detection enable signal DETE that is activated when the output of the first logic unit is non-active or the output of the second logic unit is active. The plurality of bank access signal generators may include a plurality of inverters for delaying and inverting the corresponding bit line sense amplifier driving signals PPS0, PPS1, PPS2, and PPS3, respectively; And an AND gate for ANDing the final output of the inverters and the corresponding bank active master signals PR0, PR1, PR2, and PR3.

상기 신호 샘플러는 래치부(310); 상기 검출 인에이블 신호(DETE)와 상기 펄스 신호(AKE)중 어느 하나가 액티브인 경우에 액티브되는 신호를 출력하는 제1 논리 게이트(320); 및 상기 래치부의 출력과 상기 제1 논리 게이트의 출력이 모두 액티브인 경우에 액티브되는 상기 펄스 발생기 제어 신호(DETP)를 발생하는 제2 논리 게이트(330)를 구비하며, 상기 래치부는 상기 펄스 발생기 제어 신호(DETP)가 액티브인 경우에는 전원 전압을 출력하고 그렇지 않은 경우에는 상기 검출 신호(DET)를 출력한다. 여기서, 제2 논리 게이트(330)는 상기 래치부(310)의 출력과 상기 제1 논리 게이트(320)의 출력을 입력하는 NAND 게이트(332); 및 상기 NAND 게이트의 출력을 반전하는 제1 인버터(334)를 구비하며, 래치부(310)는 NAND 게이트(322)의 출력을 반전하는 제2 인버터(312); 상기 NAND 게이트의 출력 및 상기 제2 인버터의 출력에 의하여 제어되는 것으로, 상기 NAND 게이트의 출력이 "하이" 레벨인 경우에 상기 검출 신호(DET)를 통과시키는 전송 게이트(314); 및 그 자신의 드레인-소스 경로가 전원 전압(VCC)과 상기 전송 게이트의 출력 사이에 연결되어 있으며, 그 자신의 게이트가 상기 NAND 게이트(332)의 출력에 연결되어 있는 PMOS 트랜지스터(316)를 구비한다.The signal sampler includes a latch unit 310; A first logic gate 320 for outputting an active signal when any one of the detection enable signal DETE and the pulse signal AKE is active; And a second logic gate 330 for generating the pulse generator control signal DETP that is activated when the output of the latch unit and the output of the first logic gate are both active, and the latch unit controls the pulse generator. If the signal DETP is active, the power supply voltage is output. Otherwise, the detection signal DET is output. The second logic gate 330 may include a NAND gate 332 for inputting an output of the latch unit 310 and an output of the first logic gate 320; And a first inverter 334 for inverting the output of the NAND gate, and the latch unit 310 includes a second inverter 312 for inverting the output of the NAND gate 322; A transmission gate 314 controlled by an output of the NAND gate and an output of the second inverter, for passing the detection signal DET when the output of the NAND gate is at a "high" level; And a PMOS transistor 316 having its own drain-source path connected between a power supply voltage VCC and an output of the transfer gate and its own gate connected to the output of the NAND gate 332. do.

상기 복수의 뱅크 선택기들은 각각 해당되는 뱅크 액티브 마스터 신호를 반전하는 제1 인버터(402); 상기 펄스 신호(AKE)와 다른 하나의 신호를 논리곱 반전하는 제1 NAND 게이트; 상기 제1 인버터의 출력과 상기 제1 NAND 게이트의 출력을 논리곱 반전하며 그 출력을 상기 제1 NAND 게이트의 다른 하나의 신호로서 인가하는 제2 NAND 게이트; 및 상기 제1 NAND 게이트의 출력을 반전하여 해당되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하는 제2 인버터(408)를 구비한다.The plurality of bank selectors may include a first inverter 402 for inverting corresponding bank active master signals, respectively; A first NAND gate for logically inverting a signal different from the pulse signal AKE; A second NAND gate logically inverting an output of the first inverter and an output of the first NAND gate and applying the output as another signal of the first NAND gate; And a second inverter 408 which inverts the output of the first NAND gate to generate corresponding active kicker enable pulses AKE0, AKE1, AKE2, and AKE3.

이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.Next, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기를 나타낸 것이다. 도 2를 참조하면, 반도체 메모리 장치의 승압 전압 발생기는 검출 인에이블 신호 발생부(200), 승압 전압 검출기(112), 펄스 발생기(114), 복수의 뱅크 선택기들(400, 410, 420, 430) 및 복수의 액티브 키커들(116, 126, 136, 146)을 구비한다. 검출 인에이블 신호 발생부(200)는 복수의 뱅크 메모리들중 적어도 어느 하나에 대한 액세스가 수행되는 경우에 액티브되는 검출 인에이블 신호(DETE)를 발생한다. 승압 전압 검출기(112)는 검출 인에이블 신호(DETE)가 액티브이고 승압 전압의 레벨이 소정 레벨 이하인 경우에 액티브되는 검출 신호(DET)를 발생한다. 펄스 발생기(114)는 검출 신호(DET)가 액티브되는 것에 트리거되어 소정 기간 액티브되는 펄스 신호(AKE)를 발생한다. 여기서, 펄스 신호가 액티브되는 기간은 구동되어야 하는 승압 전압이 사용되는 회로에서 소모하는 전하량 등에 근거하여 결정할 수 있다. 즉, 부스팅 동작이 수행되는 기간에 대응하여 펄스 신호(AKE)가 액티브되는 기간이 결정된다. 복수의 뱅크 선택기들(400, 410, 420, 430)은 각각 펄스 신호(AKE)가 액티브이고 해당되는 뱅크에 대한 액세스가 수행되는 경우에 액티브되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생한다. 복수의 액티브 키커들(116, 126, 136, 146)은 각각 해당되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)가 액티브인 기간에 해당되는 승압 전압을 승압(boosting)시킨다.2 illustrates a boosted voltage generator of a semiconductor memory device having a plurality of bank structures according to an exemplary embodiment of the present invention. Referring to FIG. 2, the boosted voltage generator of the semiconductor memory device may include a detection enable signal generator 200, a boosted voltage detector 112, a pulse generator 114, and a plurality of bank selectors 400, 410, 420, and 430. ) And a plurality of active kickers 116, 126, 136, 146. The detection enable signal generator 200 generates a detection enable signal DETE that is activated when access to at least one of the plurality of bank memories is performed. The boosted voltage detector 112 generates a detection signal DET that is activated when the detection enable signal DETE is active and the level of the boosted voltage is below a predetermined level. The pulse generator 114 is triggered when the detection signal DET is activated to generate a pulse signal AKE that is activated for a predetermined period of time. Here, the period during which the pulse signal is active may be determined based on the amount of charge consumed in the circuit in which the boosted voltage to be driven is used. That is, the period during which the pulse signal AKE is active is determined corresponding to the period during which the boosting operation is performed. Each of the plurality of bank selectors 400, 410, 420, and 430 has an active kicker enable pulse AKE0, AKE1, AKE2, and AKE3 that are activated when the pulse signal AKE is active and access to the corresponding bank is performed. Will occur). Each of the plurality of active kickers 116, 126, 136, and 146 boosts a boosted voltage corresponding to a period in which the corresponding active kicker enable pulses AKE0, AKE1, AKE2, and AKE3 are active.

도 3은 본 발명의 다른 실시예에 따른 복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기를 나타낸 것으로, 도 2에 도시된 반도체 메모리 장치의 승압 전압 발생기와 비교하면, 신호 샘플러(300)를 더 구비하고 있다.3 is a diagram illustrating a boosted voltage generator of a semiconductor memory device having a multi-bank structure according to another embodiment of the present invention. Compared with the boosted voltage generator of the semiconductor memory device shown in FIG. 2, the signal sampler 300 is further added. Equipped.

도 3에서, 신호 샘플러(300)는 검출 신호(DET)가 액티브된 것에 트리거되어 액티브되고 펄스 발생기(114)의 출력인 펄스 신호(AKE)가 논액티브되는 것에 트리거되어 논액티브되는 펄스 발생기 제어 신호(DETP)를 발생한다. 또한 펄스 발생기(114)는 펄스 발생기 제어 신호(DETP)가 액티브되는 것에 트리거되어 소정 기간 액티브되는 펄스 신호(AKE)를 발생한다.In FIG. 3, the signal sampler 300 is triggered when the detection signal DET is activated, is activated, and is triggered by the non-active pulse signal AKE, which is the output of the pulse generator 114, and is inactive. (DETP) occurs. In addition, the pulse generator 114 is triggered when the pulse generator control signal DETP is activated to generate a pulse signal AKE that is activated for a predetermined period of time.

도 4는 도 2 및 도 3에 도시된 검출 인에이블 신호 발생부의 구체적인 회로도이다. 도 4에서, 검출 인에이블 신호 발생부(200)는 복수의 뱅크 액세스 신호 발생부들(201, 211, 221, 231), 논리부(240), 논리합 게이트(250) 및 논리부(260)를 구비한다. 복수의 뱅크 액세스 신호 발생부들(201, 211, 221, 231)은 복수의 인버터들 및 AND 게이트를 포함하여 구성되어 있다. 뱅크 액세스 신호 발생부(201)에 있어서, 인버터들(202, 204, 206)에 의하여 비트 라인 센스 앰프 구동 신호(PPS0)가 지연 및 반전된다. AND 게이트(208)는 인버터(206)의 출력과 뱅크 액티브 마스터 신호(PR0)를 논리곱하여 뱅크 액세스 신호(VPPE0)를 출력한다. 마찬가지로, 뱅크 액세스 신호 발생부(211)에 있어서, 인버터들(212, 214, 216)에 의하여 비트 라인 센스 앰프 구동 신호(PPS1)가 지연 및 반전되며, AND 게이트(218)는 인버터(216)의 출력과 뱅크 액티브 마스터 신호(PR1)를 논리곱하여 뱅크 액세스 신호(VPPE1)를 출력한다. 뱅크 액세스 신호 발생부(221)에 있어서, 인버터들(222, 224, 226)에 의하여 비트 라인 센스 앰프 구동 신호(PPS2)가 지연 및 반전된다. AND 게이트(228)는 인버터(226)의 출력과 뱅크 액티브 마스터 신호(PR2)를 논리곱하여 뱅크 액세스 신호(VPPE2)를 출력한다. 뱅크 액세스 신호 발생부(231)에 있어서, 인버터들(232, 234, 236)에 의하여 비트 라인 센스 앰프 구동 신호(PPS3)가 지연 및 반전되며, AND 게이트(238)는 인버터(236)의 출력과 뱅크 액티브 마스터 신호(PR3)를 논리곱하여 뱅크 액세스 신호(VPPE3)를 출력한다. 따라서, 뱅크 액세스 신호 발생부들(201, 211, 221, 231)의 출력인 뱅크 액세스 신호들(VPPE0, VPPE1, VPPE2, VPPE3)은 다음 수학식 1과 같이 나타낼 수 있다.4 is a detailed circuit diagram of the detection enable signal generator shown in FIGS. 2 and 3. In FIG. 4, the detection enable signal generator 200 includes a plurality of bank access signal generators 201, 211, 221, and 231, a logic unit 240, a logic sum gate 250, and a logic unit 260. do. The plurality of bank access signal generators 201, 211, 221, and 231 include a plurality of inverters and an AND gate. In the bank access signal generator 201, the bit line sense amplifier driving signal PPS0 is delayed and inverted by the inverters 202, 204, and 206. The AND gate 208 logically multiplies the output of the inverter 206 by the bank active master signal PR0 to output the bank access signal VPPE0. Similarly, in the bank access signal generator 211, the bit line sense amplifier driving signal PPS1 is delayed and inverted by the inverters 212, 214, and 216, and the AND gate 218 of the inverter 216 is inverted. The bank access signal VPPE1 is output by ANDing the output and the bank active master signal PR1. In the bank access signal generator 221, the bit line sense amplifier driving signal PPS2 is delayed and inverted by the inverters 222, 224, and 226. The AND gate 228 logically multiplies the output of the inverter 226 by the bank active master signal PR2 to output the bank access signal VPPE2. In the bank access signal generator 231, the bit line sense amplifier driving signal PPS3 is delayed and inverted by the inverters 232, 234, and 236, and the AND gate 238 is connected to the output of the inverter 236. The bank active master signal PR3 is ANDed to output the bank access signal VPPE3. Accordingly, the bank access signals VPPE0, VPPE1, VPPE2, and VPPE3 that are outputs of the bank access signal generators 201, 211, 221, and 231 may be represented by Equation 1 below.

[수학식 1][Equation 1]

상기 수학식 1에서 "D(신호명)"은 해당 신호가 지연된 것임을 나타내고, "윗줄(overline)"은 반전되었음을 나타내며, "∧"은 논리곱을 나타낸다.In Equation 1, "D (signal name)" indicates that the signal is delayed, "overline" indicates inversion, and "," indicates logical product.

여기서, 뱅크 액티브 마스터 신호들(PR0, PR1, PR2, PR3)은 각각 해당되는 뱅크가 액티브되는 경우에 "하이" 레벨이 되며, 해당되는 뱅크가 프리차지되는 경우에 "로우" 레벨로 논액티브된다. 비트 라인 센스 앰프 구동 신호들(PPS0, PPS1, PPS2, PPS3)은 해당되는 뱅크에서 비트 라인 센스 앰프 동작이 수행되는 경우에 "하이" 레벨로 액티브된다. 따라서, 뱅크 액세스 신호들(VPPE0, VPPE1, VPPE2, VPPE3)은 각각 해당되는 뱅크가 액티브이고, 해당 비트 라인에 대한 센스 앰프 동작이 수행되는 시점에서 약간의 시간 지연이 된 후까지 액티브된다.Here, the bank active master signals PR0, PR1, PR2, and PR3 are each at the "high" level when the corresponding bank is activated, and are non-active at the "low" level when the corresponding bank is precharged. . The bit line sense amplifier driving signals PPS0, PPS1, PPS2, and PPS3 are activated to a “high” level when the bit line sense amplifier operation is performed in a corresponding bank. Accordingly, the bank access signals VPPE0, VPPE1, VPPE2, and VPPE3 are each active until a slight time delay occurs when a corresponding bank is active and a sense amplifier operation on the corresponding bit line is performed.

논리합 게이트(250)는 뱅크 액세스 신호들(VPPE0, VPPE1, VPPE2, VPPE3)중 어느 하나가 "하이" 레벨로 액티브인 경우에 액티브되는 신호를 출력한다. 따라서, 논리합 게이트(250)의 출력은 다음 수학식 2와 같이 나타낼 수 있다.The OR gate 250 outputs a signal that is activated when any one of the bank access signals VPPE0, VPPE1, VPPE2, and VPPE3 is active at the “high” level. Therefore, the output of the OR gate 250 may be expressed as Equation 2 below.

[수학식 2][Equation 2]

논리부(240)는 논리합 게이트(242)와 인버터(244)로 구성된 것으로 인버터(244)의 출력은 다음 수학식 3과 같이 나타낼 수 있다.The logic unit 240 includes a logic sum gate 242 and an inverter 244, and the output of the inverter 244 may be represented by Equation 3 below.

[수학식 3][Equation 3]

따라서, 논리부(240)의 출력은 복수의 뱅크들중 어느 하나에 대하여 로우 액티브가 수행되는 경우에 "하이" 레벨이 된다.Therefore, the output of the logic unit 240 becomes a "high" level when low active is performed on any one of the plurality of banks.

논리부(260)는 인버터(262) 및 논리합 게이트(264)로 이루어져 있다. 인버터(262)는 논리부(240)의 출력을 반전하고 논리합 게이트(264)는 논리합 게이트(250)의 출력 및 인버터(262)의 출력중 어느 하나가 "하이" 레벨인 경우에 "하이" 레벨이 되는 검출 인에이블 신호(DETE)를 출력한다. 따라서, 검출 인에이블 신호(DETE)는 다음 수학식 4와 같이 나타낼 수 있다.The logic unit 260 includes an inverter 262 and an OR gate 264. The inverter 262 inverts the output of the logic unit 240 and the OR gate 264 is a "high" level when either the output of the OR gate 250 and the output of the inverter 262 are "HIGH" levels. The detection enable signal DETE is outputted. Accordingly, the detection enable signal DETE may be represented by Equation 4 below.

[수학식 4][Equation 4]

상기 수학식 4에서 "N1"은 논리합 게이트(250)의 출력을 나타내며,"∧"는 논리곱을 나타내고, "∨"은 논리합을 나타낸다. 따라서, 검출 인에이블 신호(DETE)는 어느 하나의 뱅크가 액티브되어 비트 라인 센스 앰프 동작이 시작된 시점에서 약간 지연된 시점에서 "하이" 레벨로 액티브되고, 뱅크에 대한 프리차지 동작이 수행되거나 또는 다른 뱅크가 액티브되는 경우에 "로우" 레벨로 논액티브된다. 여기서, 검출 인에이블 신호(DETE)가 "하이" 레벨로 되는 시점은, 본질적으로는 워드 라인을 부스팅시킬 필요가 있는 시점이다. 도 4에 도시된 실시예에서는, 비트 라인 센스 앰프 구동 신호들(PPS0, PPS1, PPS2, PPS3)을 입력으로 사용하고 있다. 그리하여, 검출 인에이블 신호(DETE)는 비트 라인 센스 앰프 동작이 개시된 후 약간 지연된 시간 후에 액티브된다. 이는 워드 라인이 액티브된 후 차지 쉐어링을 거친 후 비트 라인 센스 앰프 동작이 이루어질 때가 되면, 워드 라인을 부스팅 필요가 생기기 때문이다. 그러나, 도 4에서와는 달리, 비트 라인 센스 앰프 구동 신호들(PPS0, PPS1, PPS2, PPS3) 외에 다른 신호들을 입력으로 인가하는 것도 또한 가능하다. 여기서, 비트 라인 센스 앰프 구동 신호들(PPS0, PPS1, PPS2, PPS3) 대신에 입력으로 사용될 수 있는 신호들은 워드 라인을 부스팅시킬 필요가 있는 시점에 대한 정보를 담고 있는 신호이어야 한다.In Equation 4, "N1" represents the output of the OR gate 250, "∧" represents an AND, and "∨" represents an OR. Accordingly, the detection enable signal DETE is activated to a "high" level at a time slightly delayed from when one bank is activated and the bit line sense amplifier operation starts, and a precharge operation to the bank is performed or another bank is performed. If is active, it is inactive to the "low" level. Here, the time point when the detection enable signal DETE becomes the "high" level is essentially the time point at which the word line needs to be boosted. In the embodiment shown in FIG. 4, the bit line sense amplifier driving signals PPS0, PPS1, PPS2, and PPS3 are used as inputs. Thus, the detection enable signal DETE is activated after a slight delay after the bit line sense amplifier operation is started. This is because when the bit line sense amplifier operation is performed after charge sharing after the word line is activated, there is a need for boosting the word line. However, unlike in FIG. 4, it is also possible to apply signals other than the bit line sense amplifier driving signals PPS0, PPS1, PPS2, and PPS3 as inputs. Here, the signals that can be used as inputs instead of the bit line sense amplifier driving signals PPS0, PPS1, PPS2, and PPS3 should be signals containing information on when it is necessary to boost the word line.

도 5는 도 3에 도시된 신호 샘플러의 구체적인 회로도로서, 신호 샘플러는 래치부(310), 논리합 게이트(320) 및 논리부(330)를 구비한다. 논리부(330)는 NAND 게이트(332) 및 인버터(334)로 구성되어 있다.FIG. 5 is a detailed circuit diagram of the signal sampler illustrated in FIG. 3, and the signal sampler includes a latch unit 310, a logic gate gate 320, and a logic unit 330. The logic unit 330 is composed of a NAND gate 332 and an inverter 334.

논리합 게이트(320)는 검출 인에이블 신호(DETE)와 펄스 신호(AKE)중 어느 하나가 "하이" 레벨 액티브인 경우에 "하이" 레벨인 신호를 출력한다. 논리부(330)는 노드(N2)의 신호와 논리합 게이트(320)의 출력이 모두 "하이" 레벨인 경우에 "하이" 레벨로 액티브되는 펄스 발생기 제어 신호(DETP)를 출력한다.The OR gate 320 outputs a signal having a "high" level when one of the detection enable signal DETE and the pulse signal AKE is "high" level active. The logic unit 330 outputs a pulse generator control signal DETP that is activated at the "high" level when both the signal of the node N2 and the output of the OR gate 320 are at the "high" level.

래치부(310)는 인버터(312), 전송 게이트(314) 및 PMOS 트랜지스터(316)로 구성되어 있으며, 검출 신호(DET)를 입력한다. 또한, 래치부(310)는 NAND 게이트(332)의 출력이 피드 백되어 제어 신호로서 입력된다. 래치부(310)에서, 전송 게이트(314)의 동작은 이전 상태의 NAND 게이트(332)의 출력에 따라 제어된다. 즉, 이전 상태의 NAND 게이트(332)의 출력이 "하이" 레벨인 경우에는 검출 신호(DET)를 통과시키고 이전 상태의 NAND 게이트(332)의 출력이 "로우" 레벨인 경우에는 검출 신호(DET)를 차단시킨다. PMOS 트랜지스터(316)는 이전 상태의 NAND 게이트(332)의 출력이 "하이" 레벨인 경우에는 턴-오프되고 이전 상태의 NAND 게이트(332)의 출력이 "로우" 레벨인 경우에는 턴-온된다. PMOS 트랜지스터(316)가 턴-온되면 노드(N2)는 전원 전압(VCC) 레벨이 된다. 여기서, 이전 상태의 NAND 게이트(332)의 출력은 이전 상태의 펄스 발생기 제어 신호(DETP)와 서로 반대되는 위상을 가진다. 따라서, 래치부(310)는 이전 상태의 펄스 발생기 제어 신호(DETP)가 "하이" 레벨 액티브인 경우에는 전원 전압을 출력하고 이전 상태의 펄스 발생기 제어 신호(DETP)가 "로우" 레벨로 논액티브인 경우에는 검출 신호(DET)를 출력하게 된다. 다음 표 1은 도 5에 도시된 신호 샘플러의 동작을 요약한 것이다.The latch unit 310 is composed of an inverter 312, a transfer gate 314, and a PMOS transistor 316, and inputs a detection signal DET. In addition, the latch unit 310 feeds back the output of the NAND gate 332 and is input as a control signal. In the latch unit 310, the operation of the transfer gate 314 is controlled according to the output of the NAND gate 332 in the previous state. That is, when the output of the NAND gate 332 in the previous state is at the "high" level, the detection signal DET passes through the detection signal. ). The PMOS transistor 316 is turned off when the output of the NAND gate 332 in the previous state is at the "high" level and turned on when the output of the NAND gate 332 in the previous state is at the "low" level. . When the PMOS transistor 316 is turned on, the node N2 is at the power supply voltage VCC level. Here, the output of the NAND gate 332 in the previous state has a phase opposite to that of the pulse generator control signal DETP in the previous state. Accordingly, the latch unit 310 outputs a power supply voltage when the pulse generator control signal DETP of the previous state is "high" level active and the non-active level of the pulse generator control signal DETP of the previous state to the "low" level. In the case of, the detection signal DET is output. Table 1 below summarizes the operation of the signal sampler shown in FIG.

[표 1]TABLE 1

DETDET DETEDETE AKEAKE P_DETPP_DETP DETPDETP LL LL LL ×× LL LL LL HH HH HH LL LL HH LL LL LL HH LL HH HH LL HH LL LL LL LL HH HH HH HH LL HH HH LL LL HH HH ×× ×× HH

위의 표 1에서, P_DETP는 이전 상태의 펄스 발생기 제어 신호를 나타내며, "×"는 상관없음(don't care)을 나타낸다.In Table 1 above, P_DETP represents a pulse generator control signal of a previous state, and "x" represents don't care.

표 1을 참조하면, 검출 신호(DET), 검출 인에이블 신호(DETE) 및 펄스 신호(AKE)가 모두 "로우" 레벨로 논액티브이면 펄스 발생기 제어 신호(DETP)는 "로우" 레벨이 된다. 검출 신호(DET)가 "로우" 레벨이고 검출 인에이블 신호(DETE)와 펄스 신호(AKE)중 어느 하나가 "하이" 레벨이면 펄스 발생기 제어 신호(DETP)의 위상은 변화되지 않는다. 검출 신호(DET)가 "하이" 레벨이면 펄스 발생기 제어 신호(DETP)는 "하이" 레벨로 액티브된다.Referring to Table 1, when the detection signal DET, the detection enable signal DETE, and the pulse signal AKE are all non-active at the "low" level, the pulse generator control signal DETP is at the "low" level. If the detection signal DET is at the "low" level and either the detection enable signal DETE or the pulse signal AKE is at the "high" level, the phase of the pulse generator control signal DETP is not changed. If the detection signal DET is at the "high" level, the pulse generator control signal DETP is activated to the "high" level.

여기서, 검출 신호(DET)는 검출 인에이블 신호(DETE)가 "하이" 레벨로 액티브인 경우에만 "하이" 레벨로 액티브된다. 또한, 펄스 신호(AKE)는 펄스 발생기(114)(도 3 참조)에서 발생되는 것으로 펄스 발생기 제어 신호(DETP)에 응답하여 발생되는 것이다.Here, the detection signal DET is activated at the "high" level only when the detection enable signal DETE is active at the "high" level. In addition, the pulse signal AKE is generated by the pulse generator 114 (see FIG. 3) and is generated in response to the pulse generator control signal DETP.

따라서, 펄스 발생기 제어 신호(DETP)는 검출 신호(DET)가 "하이" 레벨인 경우에 "하이" 레벨로 액티브되었다가 검출 인에이블 신호(DETE), 검출 신호(DET) 및 펄스 신호(AKE)가 모두 "로우" 레벨이 논액티브되었을 때 비로소 "로우" 레벨이 된다. 따라서, 펄스 발생기 제어 신호(DETP)가 액티브되는 기간을 충분하게 확보할 수 있게 되어 동작이 안정화된다.Accordingly, the pulse generator control signal DETP is activated to the "high" level when the detection signal DET is at the "high" level, and then the detection enable signal DETE, the detection signal DET, and the pulse signal AKE. Are all at a "low" level when the "low" level is non-active. Therefore, the period during which the pulse generator control signal DETP is active can be secured sufficiently to stabilize the operation.

도 6은 도 2 및 도 3에 도시된 뱅크 선택기(400)의 구체적인 회로도로서, 인버터들(402, 408) 및 NAND 게이트들(404, 406)을 구비한다. NAND 게이트들(404, 406)은 래치 구조를 가진다. NAND 게이트(404)는 펄스 발생기(114)의 출력인 펄스 신호(AKE)와 NAND 게이트(406)의 출력을 입력한다. 인버터(402)는 뱅크 액티브 마스터 신호(PR0)를 반전한다. NAND 게이트(406)는 NAND 게이트(404)의 출력과 인버터(402)의 출력을 입력한다. 인버터(408)는 NAND 게이트(404)의 출력을 반전하여 액티브 키커 인에이블 펄스(AKE0)를 출력한다. 도 2 및 도 3에 도시된 다른 뱅크 선택기들도 이와 같은 구조를 가진다.FIG. 6 is a detailed circuit diagram of the bank selector 400 shown in FIGS. 2 and 3, and includes inverters 402 and 408 and NAND gates 404 and 406. NAND gates 404 and 406 have a latch structure. The NAND gate 404 inputs the pulse signal AKE which is the output of the pulse generator 114 and the output of the NAND gate 406. The inverter 402 inverts the bank active master signal PR0. The NAND gate 406 inputs the output of the NAND gate 404 and the output of the inverter 402. The inverter 408 inverts the output of the NAND gate 404 to output the active kicker enable pulse AKE0. The other bank selectors shown in Figs. 2 and 3 have the same structure.

다음 표 2는 도 6에 도시된 뱅크 선택기의 동작을 요약하여 나타낸 것으로, PRi는 뱅크 액티브 마스터 신호를 나타내고, AKEi는 액티브 키커 인에이블 펄스를 나타낸다.Table 2 summarizes the operation of the bank selector shown in FIG. 6, where PRi represents a bank active master signal and AKEi represents an active kicker enable pulse.

[표 2]TABLE 2

AKEAKE PRiPRi P_AKEiP_AKEi AKEiAKEi LL ×× ×× LL HH LL HH HH HH LL LL LL HH HH ×× HH

위의 표 2에서 "×"는 상관없음을 나타내고, P_AKEi는 이전 상태의 액티브 키커 인에이블 펄스를 나타낸다. 표 2를 참조하면, 액티브 키커 인에이블 펄스(AKEi)는 뱅크 액티브 마스터 신호(PRi)가 "하이" 레벨로 액티브이고, 펄스 신호(AKE)가 "하이" 레벨로 액티브이면 "하이" 레벨로 액티브된다. 펄스 신호(AKE)가 "로우" 레벨이면, 액티브 키커 인에이블 펄스(AKEi)는 "로우" 레벨로 논액티브된다. 나머지의 경우에는 그 상태를 그대로 유지하게 된다.In Table 2 above, "x" represents no concern, and P_AKEi represents an active kicker enable pulse of a previous state. Referring to Table 2, the active kicker enable pulse AKEi is active at the "high" level when the bank active master signal PRi is active at the "high" level, and the pulse signal AKE is active at the "high" level. do. If the pulse signal AKE is at the "low" level, the active kicker enable pulse AKEi is non-active at the "low" level. In other cases, the state is maintained.

따라서, 액티브 키커 인에이블 펄스(AKEi)가 "하이" 레벨로 액티브되면, 뱅크 액티브 마스터 신호(PRi)가 "로우" 레벨로 논액티브되더라도 액티브 키커 인에이블 펄스(AKEi)는 그 상태를 그대로 유지하게 되며, 펄스 신호(AKE)가 "로우" 레벨이 될 때 비로소 "로우" 레벨로 논액티브된다.Therefore, when the active kicker enable pulse AKEi is activated to the "high" level, the active kicker enable pulse AKEi remains intact even when the bank active master signal PRi is non-active to the "low" level. And become non-active at the "low" level only when the pulse signal AKE is at the "low" level.

도 7은 도 3 내지 도 6에 도시된 반도체 메모리 장치의 승압 전압 발생기에서의 동작을 설명하기 위한 타이밍도이다. 특히 도 7은 4 뱅크 동기식 DRAM에서 뱅크 0 이 액티베이션되어, VPP 펌핑이 완료되기 전에 프리차지되고, 일정 시간 후에 뱅크 1이 액티베이션되고 그에 따른 VPP 펌핑이 수행하고 있는 상태에서 뱅크 2가 액티베이션되는 경우를 나타내고 있다. 즉, 뱅크 1과 뱅크 2가 동시에 액티베이션되는 경우를 나타낸 것이다.FIG. 7 is a timing diagram for describing an operation of a boosted voltage generator of the semiconductor memory device illustrated in FIGS. 3 to 6. In particular, FIG. 7 illustrates a case where bank 0 is activated in a 4-bank synchronous DRAM, precharged before VPP pumping is completed, and bank 2 is activated after a certain time, and bank 1 is activated and thus VPP pumping is performed. It is shown. That is, the case where bank 1 and bank 2 are activated at the same time is shown.

도 7에서, 먼저 뱅크 0에 대한 액세스를 살펴보면, 뱅크 액티브 마스터 신호(PR0)가 "하이" 레벨로 액티브되면, 도 4에서 인버터(244)의 출력(PRM)이 "하이" 레벨이 되며, 또한 뱅크 액세스 신호(VPPE0)도 또한 "하이" 레벨이 된다. 뱅크 액세스 신호(VPPE0)는 뱅크 1에서 비트 라인 센스 앰프가 구동되는 경우(즉, 비트 라인 센스 앰프 구동 신호(PPS0)가 "하이" 레벨로 액티브된 후 약간 지연된 시점, 도 4 참조)에서 "로우" 레벨로 논액티브된다. 검출 인에이블 신호(DETE)는 뱅크 액세스 신호(VPPE0)가 "로우" 레벨이 되는 것에 트리거되어 "하이" 레벨이 되고 뱅크 액티브 마스터 신호(PR0)가 "로우" 레벨이 되는 것에 응답하여 "로우" 레벨이 된다. 검출 신호(DET)는 검출 인에이블 신호(DETE)가 "하이" 레벨인 기간중 승압 전압(VPP) 레벨에 따라 일정 기간 액티브되며, 펄스 발생기 제어 신호(DETP)는 검출 신호(DET)의 상승 엣지에 트리거되어 "하이" 레벨이 되고, 펄스 신호(AKE)는 펄스 발생기 제어 신호(DETP)의 상승 엣지에 트리거되어 "하이" 레벨이 된다. 펄스 신호(AKE)가 "하이" 레벨인 기간은 일정하게 유지된다. 펄스 발생기 제어 신호(DETP)는 펄스 신호(AKE)의 하강 엣지에 응답하여 "로우" 레벨이 된다. 액티브 키커 인에이블 펄스(AKE0)는 펄스 신호(AKE)에 응답하여 액티브되며, 그에 따라 승압 전압(VPP)이 펌핑된다.In FIG. 7, when the bank active master signal PR0 is activated to the "high" level, the output PRM of the inverter 244 becomes the "high" level in FIG. The bank access signal VPPE0 is also at the "high" level. The bank access signal VPPE0 is "low" when the bit line sense amplifier is driven in bank 1 (i.e., when the bit line sense amplifier drive signal PPS0 is slightly delayed after being activated to the "high" level, see FIG. 4). "Non-active to the level. The detection enable signal DETE is triggered when the bank access signal VPPE0 is at the "low" level to become the "high" level and "low" in response to the bank active master signal PR0 being at the "low" level. It becomes a level. The detection signal DET is active for a predetermined period of time according to the boosted voltage VPP level during the period when the detection enable signal DETE is at the "high" level, and the pulse generator control signal DETP is at the rising edge of the detection signal DET. Is triggered at " high " level, and pulse signal AKE is triggered at the rising edge of pulse generator control signal DETP to become " high " level. The period in which the pulse signal AKE is at the "high" level is kept constant. The pulse generator control signal DETP is at the "low" level in response to the falling edge of the pulse signal AKE. The active kicker enable pulse AKE0 is activated in response to the pulse signal AKE, thereby pumping up the boosted voltage VPP.

다음에, 뱅크 1이 액티브되고 이어서 뱅크 2가 액티브되어 뱅크 1과 뱅크 2가 동시에 액티브되는 경우를 살펴보기로 한다.Next, a case in which bank 1 is activated, bank 2 is activated, and then bank 1 and bank 2 are simultaneously activated will be described.

도 7을 참조하면, 뱅크 액티브 마스터 신호(PR1)가 "하이" 레벨이 되면, 이에 응답하여 도 4에서 인버터(244)의 출력(PRM) 및 뱅크 액세스 신호(VPPE1)가 "하이" 레벨이 된다. 뱅크 액세스 신호(VPPE1)는 비트 라인 센스 앰프 구동 신호(PPS1)에 응답하여 "로우" 레벨이 된다. 한편, 뱅크 액티브 마스터 신호(PR1)가 액티브인 상태에서 뱅크 2가 액티브되면(즉, 뱅크 액티브 마스터 신호(PR2)가 "하이" 레벨이 되면), 뱅크 액티브 마스터 신호(PR2)의 상승 엣지에 응답하여 뱅크 액세스 신호(VPPE2)가 "하이" 레벨이 되고, 뱅크 액세스 신호(VPPE2)가 "하이" 레벨이 되는 것에 응답하여 검출 인에이블 신호(DETE)가 "로우" 레벨이 된다. 뱅크 액세스 신호(VPPE2) 역시 비트 라인 센스 앰프 구동 신호(PPS2)가 "하이" 레벨이 되는 것에 응답하여 "로우" 레벨이 되며, 뱅크 액세스 신호(VPPE2)가 "로우" 레벨이 되면, 검출 인에이블 신호(DETE)는 다시 "하이" 레벨이 된다. 도 4에서 인버터(244)의 출력(PRM)은 모든 뱅크 액티브 마스터 신호들(PR0, PR1, PR2, PR3)이 모두 "로우" 레벨인 경우에 "로우" 레벨이 되며, PRM 신호의 하강 엣지에 응답하여 검출 인에이블 신호(DETE)가 "로우" 레벨이 된다. 검출 신호(DET)는 검출 인에이블 신호(DETE)가 "하이" 레벨로 액티브인 기간중 승압 전압이 목표 레벨 이하이면 액티브되며, 펄스 신호(AKE)는 검출 신호(DET)의 상승 엣지에 트리거되어 "하이" 레벨이 된다. 펄스 발생기 제어 신호(DETP)는, 뱅크 0에 대한 액티브 때와는 달리, 검출 인에이블 신호(DETE)의 하강 엣지에 응답하여 "로우" 레벨이 된다. 이는 검출 인에이블 신호(DETE)의 하강 엣지보다 펄스 신호(AKE)의 하강 엣지가 먼저 발생하였기 때문이다. 뱅크 액티브 마스터 신호(PR1)가 액티브이므로, 액티브 키커 인에이블 펄스(AKE1)가 펄스 신호(AKE)에 의하여 액티브된다.Referring to FIG. 7, when the bank active master signal PR1 reaches the "high" level, the output PRM and the bank access signal VPPE1 of the inverter 244 in FIG. 4 become the "high" level in response thereto. . The bank access signal VPPE1 is at " low " level in response to the bit line sense amplifier drive signal PPS1. On the other hand, when bank 2 is activated while the bank active master signal PR1 is active (that is, when the bank active master signal PR2 is at the "high" level), it responds to the rising edge of the bank active master signal PR2. The detection enable signal DETE becomes the "low" level in response to the bank access signal VPPE2 being at the "high" level and the bank access signal VPPE2 at the "high" level. The bank access signal VPPE2 also becomes a "low" level in response to the bit line sense amplifier drive signal PPS2 becoming a "high" level. When the bank access signal VPPE2 becomes a "low" level, detection is enabled. The signal DETE goes back to the "high" level. In FIG. 4, the output PRM of the inverter 244 becomes a "low" level when all the bank active master signals PR0, PR1, PR2, and PR3 are all at "low" levels, and is on the falling edge of the PRM signal. In response, the detection enable signal DETE becomes a " low " level. The detection signal DET is activated when the boost voltage is less than the target level during the period when the detection enable signal DETE is active at the "high" level, and the pulse signal AKE is triggered on the rising edge of the detection signal DET. It becomes the "high" level. The pulse generator control signal DETP is at " low " level in response to the falling edge of the detection enable signal DETE, unlike when active for bank zero. This is because the falling edge of the pulse signal AKE occurs earlier than the falling edge of the detection enable signal DETE. Since the bank active master signal PR1 is active, the active kicker enable pulse AKE1 is activated by the pulse signal AKE.

뱅크 2가 액티브된 경우(즉 뱅크 1 및 뱅크 2가 동시에 액티베이션되는 경우)를 살펴보면, 펄스 발생기 제어 신호(DETP)는 검출 신호(DET)의 상승 엣지에 응답하여 "하이" 레벨이 되고 펄스 신호(AKE)의 하강 엣지에 응답하여 "로우" 레벨이 된다. 액티브 키커 인에이블 펄스들(AKE1, AKE2)은 뱅크 액티브 마스터 신호들(PR1, PR2)이 액티브이므로 펄스 신호(AKE)에 응답하여 각각 "하이" 레벨로 액티브되며, 그에 따라 승압 전압 펌핑 동작이 수행된다.Looking at the case where bank 2 is active (that is, when bank 1 and bank 2 are activated at the same time), the pulse generator control signal DETP becomes a "high" level in response to the rising edge of the detection signal DET and the pulse signal ( In response to the falling edge of AKE). Since the active kicker enable pulses AKE1 and AKE2 are active in the bank active master signals PR1 and PR2, the active kicker enable pulses AKE1 and AKE2 are activated at a "high" level in response to the pulse signal AKE, thereby performing a boost voltage pumping operation. do.

본 발명은 이와 같은 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다. 특히, 본 발명에 따른 반도체 메모리 장치의 승압 전압 발생기는 실시예에 설명된 바와 같이 4 뱅크 구조에만 적용되는 것이 아니라 복수의 뱅크를 가지는 반도체 메모리 장치에 모두 적용할 수 있다.The present invention is not limited to these embodiments, and many variations are possible by those skilled in the art within the spirit of the invention. In particular, the boosted voltage generator of the semiconductor memory device according to the present invention can be applied not only to the four bank structure but also to the semiconductor memory device having a plurality of banks as described in the embodiment.

상술한 바와 같은 본 발명은 복수 뱅크 구조를 가지는 동기식 반도체 메모리 장치에 있어서, 내부적으로 승압 전압(VPP)을 발생시키는 경우에, 그에 소모되는 전력을 감소시킬 수 있는 이점이 있다. 또한 레이-아웃 면적을 작게 할 수 있으므로 칩 사이즈 감소의 효과도 얻을 수 있으며, 단일 VPP 검출기를 채용함으로써 일정한 VPP 레벨을 감지하고 유지할 수 있는 장점이 있다.As described above, the synchronous semiconductor memory device having a plurality of bank structures has an advantage of reducing power consumed when the boosted voltage VPP is internally generated. In addition, since the layout area can be reduced, chip size can be reduced, and a single VPP detector can be used to detect and maintain a constant VPP level.

Claims

복수의 뱅크 메모리들을 포함하는 반도체 메모리 장치에 있어서,A semiconductor memory device comprising a plurality of bank memories, the semiconductor memory device comprising:

상기 복수의 뱅크 메모리들중 적어도 어느 하나에 대한 액세스가 수행되는 경우에 액티브되는 검출 인에이블 신호를 발생하는 검출 인에이블 신호 발생부;A detection enable signal generation unit for generating a detection enable signal that is activated when at least one of the plurality of bank memories is accessed;

상기 검출 인에이블 신호(DETE)가 액티브인 경우에 승압 전원의 레벨이 소정 레벨 이하인 경우에 액티브되는 검출 신호(DET)를 발생하는 승압 전압 검출기;A boosted voltage detector configured to generate a detection signal DET that is activated when a level of the boost power supply is lower than a predetermined level when the detection enable signal DETE is active;

상기 검출 신호(DET)가 액티브되는 것에 트리거되어 소정 기간 액티브되는 펄스 신호(AKE)를 발생하는 펄스 발생기;A pulse generator which is triggered when the detection signal DET is activated and generates a pulse signal that is activated for a predetermined period of time;

각각 상기 펄스 신호(AKE)가 액티브이고 해당 뱅크에 대한 액세스가 수행되는 경우에 액티브되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하는 복수의 뱅크 선택기들; 및A plurality of bank selectors for generating active kicker enable pulses (AKE0, AKE1, AKE2, and AKE3) that are activated when the pulse signal (AKE) is active and access to the corresponding bank is performed; And

각각 해당되는 상기 액티브 키커 인에이블 펄스가 액티브인 기간에 해당되는 승압 전압을 승압시키는 복수의 액티브 키커들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.And a plurality of active kickers for boosting a boosted voltage corresponding to an active period of the active kicker enable pulse, respectively.

제1항에 있어서, 상기 검출 인에이블 신호 발생부는The method of claim 1, wherein the detection enable signal generation unit

각각 해당 뱅크에 대한 액세스가 개시되는 시점에서부터 해당 뱅크에 대한 비트 라인 센스 증폭이 수행되기 전까지 액티브되는 뱅크 액세스 신호(VPPE0, VPPE1, VPPE2, VPPE3)를 발생하는 복수의 뱅크 액세스 신호 발생부들;A plurality of bank access signal generators that generate bank access signals VPPE0, VPPE1, VPPE2, and VPPE3 that are activated from the time point at which access to the corresponding bank is started until bit line sense amplification is performed for the corresponding bank;

복수의 뱅크 액티브 마스터 신호들(PR0, PR1, PR2, PR3)중 어느 하나가 액티브인 경우에 액티브인 신호를 출력하는 제1 논리부(240);A first logic unit 240 for outputting an active signal when any one of the plurality of bank active master signals PR0, PR1, PR2, and PR3 is active;

상기 복수의 뱅크 액세스 신호들을 논리합하는 제2 논리부(250); 및A second logic unit 250 for ORing the plurality of bank access signals; And

상기 제1 논리부의 출력이 논액티브이거나 상기 제2 논리부의 출력이 액티브인 경우에 액티브되는 검출 인에이블 신호(DETE)를 발생하는 제3 논리부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.And a third logic unit configured to generate a detection enable signal DETE that is activated when the output of the first logic unit is non-active or the output of the second logic unit is active. .

제2항에 있어서, 상기 복수의 뱅크 액세스 신호 발생부들은 각각The method of claim 2, wherein the plurality of bank access signal generators, respectively

해당 비트 라인 센스 앰프 구동 신호(PPS0, PPS1, PPS2, PPS3)를 지연 및 반전시키는 복수의 인버터들; 및A plurality of inverters for delaying and inverting the corresponding bit line sense amplifier driving signals PPS0, PPS1, PPS2, and PPS3; And

상기 인버터들의 최종 출력과 해당되는 뱅크 액티브 마스터 신호(PR0, PR1, PR2, PR3)를 논리곱하는 AND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.And an AND gate for ANDing the final output of the inverters and the corresponding bank active master signal (PR0, PR1, PR2, PR3).

제1항에 있어서, 상기 복수의 뱅크 선택기들은 각각The method of claim 1, wherein the plurality of bank selectors are respectively

해당되는 뱅크 액티브 마스터 신호를 반전하는 제1 인버터(402);A first inverter 402 for inverting the corresponding bank active master signal;

상기 펄스 신호(AKE)와 다른 하나의 신호를 논리곱 반전하는 제1 NAND 게이트;A first NAND gate for logically inverting a signal different from the pulse signal AKE;

상기 제1 인버터의 출력과 상기 제1 NAND 게이트의 출력을 논리곱 반전하며 그 출력을 상기 제1 NAND 게이트의 다른 하나의 신호로서 인가하는 제2 NAND 게이트; 및A second NAND gate logically inverting an output of the first inverter and an output of the first NAND gate and applying the output as another signal of the first NAND gate; And

상기 제1 NAND 게이트의 출력을 반전하여 해당되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하는 제2 인버터(408)를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.And a second inverter (408) for inverting the output of the first NAND gate to generate corresponding active kicker enable pulses (AKE0, AKE1, AKE2, and AKE3).

상기 검출 신호(DET)가 액티브된 것에 응답하여 액티브되고 펄스 신호(AKE) 및 상기 검출 인에이블 신호(DETE)가 모두 논액티브되는 것에 응답하여 논액티브되는 펄스 발생기 제어 신호(DETP)를 발생하는 신호 샘플러;A signal that generates a pulse generator control signal DETP that is active in response to the detection signal DET being activated and is inactive in response to both the pulse signal AKE and the detection enable signal DETE being nonactive. Sampler;

상기 펄스 발생기 제어 신호(DETP)가 액티브되는 것에 트리거되어 소정 기간 액티브되는 펄스 신호(AKE)를 발생하는 펄스 발생기;A pulse generator that is triggered when the pulse generator control signal DETP is activated and generates a pulse signal that is activated for a predetermined period of time;

제5항에 있어서, 상기 검출 인에이블 신호 발생부는The method of claim 5, wherein the detection enable signal generation unit

제6항에 있어서, 상기 복수의 뱅크 액세스 신호 발생부들은 각각The method of claim 6, wherein the plurality of bank access signal generators, respectively

제5항에 있어서, 상기 신호 샘플러는6. The signal sampler of claim 5, wherein the signal sampler is

래치부(310);Latch unit 310;

상기 검출 인에이블 신호(DETE)와 상기 펄스 신호(AKE)중 어느 하나가 액티브인 경우에 액티브되는 신호를 출력하는 제1 논리 게이트(320); 및A first logic gate 320 for outputting an active signal when any one of the detection enable signal DETE and the pulse signal AKE is active; And

상기 래치부의 출력과 상기 제1 논리 게이트의 출력이 모두 액티브인 경우에 액티브되는 상기 펄스 발생기 제어 신호(DETP)를 발생하는 제2 논리 게이트(330)를 구비하며,A second logic gate 330 for generating the pulse generator control signal DETP that is activated when both the output of the latch unit and the output of the first logic gate are active,

상기 래치부는 상기 펄스 발생기 제어 신호(DETP)가 액티브인 경우에는 전원 전압을 출력하고 그렇지 않은 경우에는 상기 검출 신호(DET)를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.And the latch unit outputs a power supply voltage when the pulse generator control signal DETP is active, and outputs the detection signal DET when the pulse generator control signal DETP is active.

제8항에 있어서, 상기 제2 논리 게이트는The method of claim 8, wherein the second logic gate is

상기 래치부의 출력과 상기 제1 논리 게이트(320)의 출력을 입력하는 NAND 게이트(332); 및A NAND gate 332 for inputting an output of the latch unit and an output of the first logic gate 320; And

상기 NAND 게이트의 출력을 반전하는 제1 인버터(334)를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.And a first inverter (334) for inverting the output of the NAND gate.

제9항에 있어서, 상기 래치부는The method of claim 9, wherein the latch unit

상기 NAND 게이트의 출력을 반전하는 제2 인버터(312);A second inverter 312 inverting the output of the NAND gate;

상기 NAND 게이트의 출력 및 상기 제2 인버터의 출력에 의하여 제어되는 것으로, 상기 NAND 게이트의 출력이 "하이" 레벨인 경우에 상기 검출 신호(DET)를 통과시키는 전송 게이트(314); 및A transmission gate 314 controlled by an output of the NAND gate and an output of the second inverter, for passing the detection signal DET when the output of the NAND gate is at a "high" level; And

그 자신의 드레인-소스 경로가 전원 전압(VCC)과 상기 전송 게이트의 출력 사이에 연결되어 있으며, 그 자신의 게이트가 상기 NAND 게이트(332)의 출력에 연결되어 있는 PMOS 트랜지스터(316)를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.Its own drain-source path having a PMOS transistor 316 connected between a supply voltage VCC and an output of the transfer gate, and its own gate connected to an output of the NAND gate 332. A boosted voltage generator of a semiconductor memory device, characterized in that.

제5항에 있어서, 상기 복수의 뱅크 선택기들은 각각The method of claim 5, wherein the plurality of bank selectors are respectively