KR100269504B1 - 파이프라인 구조를 가지는 반도체 메모리 디바이스의 데이타 출력 제어 회로(Data Output Control Circuit of Semiconductor Memory Device Having Pipeline Structure) - Google Patents

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Abstract

파이프라인 구조를 가지는 반도체 메모리 디바이스를 테스트하는 방법에서는 동일한 데이터가 미리 복수의 메모리 셀내에 저장된다. 상기 저장된 데이터는 데이터 신호를 생성하기 위해 복수의 메모리 셀로부터 판독되고 데이터 신호로서 증폭된다. 판정부는 판정 결과 신호를 발생하기 위해 모든 데이터 신호가 동일한가를 판정한다. 판정 결과 신호에 따라서, 증폭된 데이터 신호 및 소정의 신호와 관련된 하나의 신호가 동기 신호에 동기하여 출력부로 전송된다. 출력부는 전송된 신호 각각에 응답하여 로우 레벨 신호, 하이 레벨 신호 및 하이 임피던스 상태를 나타내는 신호중 하나를 표시신호로서 제공하는 복수의 출력회로를 포함한다. 그러므로, 최소한 하나의 표시신호를 사용하여 복수의 메모리 셀이 올바르게 작동하는지를 테스트할 수 있다.

Description

파이프라인 구조를 가지는 반도체 메모리 디바이스의 데이타 출력 제어 회로(Data Output Control Circuit of Semiconductor Memory Device Having Pipeline Structure)
본 발명은 파이프라인 구조를 가지는 반도체 메모리 디바이스에 관한 것이며, 특히 병렬 테스트 모드로 작동될 수 있는 반도체 메모리 디바이스의 데이터 출력 제어회로에 관한 것이다.
근래에, 대용량의 메모리 셀을 가진 반도체 메모리 디바이스가 개발되었다. 이러한 반도체 메모리 디바이스의 딜리버리(delivery) 테스트에 긴 시간이 요구된다. 이러한 이유로, 반도체 메모리 디바이스는 병렬 데스트 모드로 테스트 된다. 병렬 테스트 모드에서는 복수의 셀에 동일한 데이터가 병렬로 기입되고, 이 기입된 데이터는 복수의 메모리 셀로부터 판독되어 원래의 데이터와 판독된 데이터가 일치하는지를 판정한다. 이 두 데이터가 서로 일치한다면, 그 반도체 메모리 디바이스는 양호한 상태로 동작된다고 판정된다. 예를들어, 4비트의 메모리 셀이 병렬로 테스트되는 경우에는, 병렬 딜리버리 데스트를 위한 시간은 순차 딜리버리 테스트의 경우에 비하여 1/4로 감소될 수 있을 것이다.
또한, 딜리버리 테스트를 수행하는 테스트 장치에는 다수의 데이터 입력/출력핀이 설치되어 있어서, 복수의 반도체 메모리 디바이스를 상기의 데이터 입력/출력핀을 사용하여 동시에 테스트할 수 있다. 예를들어, 32개의 데이터 입력/출력핀을 가지는 테스트 장치는 제한적 환경이 아니라면, 각각의 반도체 메모리 디바이스가 4비트 입력/출력구조를 가질시에 8개의 반도체 메모리 디바이스를 테스트할 수 있다.
그러나, 반도체 메모리 디바이스가 16비트의 입력/출력구조를 가지는 경우에는, 단지 두개의 반도체 메모리 디바이스가 동시에 테스트될 수 있을 것이다. 이리하여, 딜리버리 테스트의 효율은 저하될 것이다.
이러한 이유로, 딜리버리 테스트를 수행하는 효과적인 방법이 일본 공개 특허공보(JP-A-평성5-314795)호에 개시되어 있는데, 여기에서는 16비트 구조를 가지는 반도체 메모리 디바이스를 외관상으로 4비트구조를 가지는 디바이스처럼 취급하는 것에 의해 병렬 테스트 모드로 효과적으로 테스트할 수 있다.
제1도는 파이프라인 구조를 가지지 않은 종래의 반도체 메모리 디바이스의 예를 도시한 회로도이다. 제1도를 참조하면, 상기의 반도체 메모리 디바이스는, 복수의 데이터 증폭기(11-14), AND 게이트(20-1, 20-2) 및 NOR 게이트(20-3)으로 구성된 비교회로(20), 복수의 버퍼(71-1 - 74-2), 각각 두개의 NOR 게이트(51-1 및 51-2, 52-1 및 52-2, 53-1 및 53-2, 54-1 및 54-2)로 구성된 복수의 출력 제어회로(51 - 54), 각각 두개의 N채널 MOS 트랜지스터(61-1 및 61-2, 62-1 및 62-2, 63-1 및 63-2, 64-1 및 64-2)로 구성된 복수의 출력 제어회로(61 - 64).를 포함한다.
상기의 반도체 메모리 디바이스에서는, 데이터 증폭신호(DE100) 그리고 복수의 메모리 셀 소자로부터 상보적인 레벨관계를 가지는 데이터 신호(101-1 및 101-2, 102-1 및 102-1, 103-1 및 103-2, 104-1 및 104-2)를 포함하는데, 상기의 예에서는 데이터 증폭기(11 - 14)로 4개의 메모리 셀 소자가 입력된다. 데이터 증폭기(11 - 14)는 데이터 증폭신호 (DE100)에 반응하여 각각 제1 데이터 신호(121-1, 122-1, 123-1, 124-1) 및 제2데이터 신호(121-2, 122-2, 123-2, 124-2)를 생성하기 위하여 데이터 신호(101-1 - 104-2)를 증폭한다.
제1데이터 신호(121-1, 122-1, 123-1, 124-1)은 비교회로(20)의 제1 AND 게이트(20-1)에 공급되고 제2데이터 신호(121-2, 122-2, 123-2, 124-2)는 비교회로(20)의 제2 AND 게이트(20-2)에 공급된다. 또한, 제1 및 제2 데이터 신호(121-1 - l24-2)는 복수의 버퍼(71-1 - 74-2)를 경유하여 출력 제어회로(51)에 각각 데이터 신호(141-1 - 144-2)로서 공급된다. 비교회로(20)은 데이터 신호(121-1, 122-1, 123-1, 124-1)이 모두 같은 하이 레벨이거나 혹은 데이터 신호(121-2, 122-2, 123-2, 124-2)가 모두 같은 하이 레벨인 조건을 만족시킬 시에 활성레벨(로우 레벨)로 비교 결과 신호를 출력한다. 상기의 조건이 만족되지 않을 시에, 비교회로(20)은 비 활성 레벨(하이 레벨)로 비교결과 신호를 출력한다. 비교결과는 출력 제어회로(51 - 54)의 NOR 게이트 각각의 한 터미널에 공급된다.
그러므로 비교결과 신호가 활성 레벨일 시에, 제1 및 제2 신호는 NOR 게이트에 의해 반전(invert)되고 신호(151-1 - 154-2)로 N채널 MOS 트랜지스터의 게이트에 공급된다. 그 결과, 출력회로는 하이 혹은 로의 출력신호(111 - 114)를 출력한다. 반면에, 비교결과 신호가 비 활성레벨일 시에 모든 NOR 게이트는 로우 레벨의 신호(151-1 - 154-2)를 출력한다. 그 결과, 출력회로는 하이 임피던스 상태가 된다.
즉, 제1데이터 신호가 모두 같은 하이 레벨이거나 혹은 제2 데이터 신호가 모두 하이 레벨일 시에, 비교회로(20)으로부터의 비교결과 신호(130)은 항상 로우 레벨이다. 그러므로, NOR 게이트(51-1 - 54-2)는 데이터 신호(141-1 - 144-2)를 반전시켜 출력회로에 출력한다. 반면에, 데이터 신호들중에서 한 데이터 신호가 다른 데이터 신호들과 다를시에, 비교결과 신호(130)은 하이 레벨로 세트된다. 그러므로, 데이터 신호는 로우 레벨로 세트되어 출력회로로 출력된다. 이같은 방법으로, 데이터 신호의 일치/불일치가 결정될 수 있다.
상기에 언급된 종래의 반도체 메모리 디바이스는, 데이터의 일치/불일치를 결정하기 위한 패스(pass)가 데이터 증폭기(11 - 14)로부터 출력 제어회로(51 - 54)까지의 데이터 패스에 병렬로 제공된다. 따라서, 속도향상을 위한 파이프라인 구조를 가지는 데이터 패스를 만들기 위해서, 만약 내부 동기 신호에 응답하여 데이터를 출력하기 위한 레치(latch)회로가 데이터 증폭기(11 - 14)와 출력 제어회로(51-1 - 54-2) 사이에 버퍼(71-1 - 74-2) 대신에 배열된다면, 출력 제어회로(51-1 - 54-2)에의 데이터의 도달과 출력 제어회로(51 - 54)에의 비교결과 신호의 도달 사이에 타이밍의 차이가 생길 것이다. 그 결과, 출력회로가 데이터의 불일치로 인해 하이 임피던스 상태로 세트되었을 시에 그 데이터 신호가 일시적으로 출력되는 경우나 혹은 상기의 데이터신호가 출력되었을 시에 출력회로가 일시적으로 하이 임피던스 상태로 세트되는 경우가 발생한다. 상기의 방법에서는, 래치회로가 속도향상을 위한 내부 파이프라인을 가지는 동기식 반도체 메모리 디바이스에 최적상태로 배열될 수 없다는 문제가 생기게 된다.
예를 들어, 만약 데이터 증폭기(11 - 14)와 새로이 배열된 래치회로 사이의 데이터 신호가 비교회로(20)에 의해 비교되어서 그 비교결과 신호가 출력 제어회로(51 - 54)에 공급된다면, 그 비교결과 신호는 데이터 신호보다 더 앞서 출력 제어회로에 공급될 것이다. 또한 새로이 배열된 래치회로와 출력 제어회로(51-54)사이의 데이터 신호가 비교회로(20)에 의해 비교되어서 그 비교결과 신호가 출력 제어회로(51-54)에 공급된다면, 데이터 신호는 비교결과 신호보다 더 앞서 출력 제어회로에 공급될 것이다.
일반적으로, 딜리버리 테스트에 사용되는 테스트 장치 혹은 메모리 테스터는 출력신호가 프리셋 VOH 레벨보다 높은 레벨을 가질시에는 하이 레벨 출력을 내고, 출력신호가 프리셋 VOL 레벨보다 낮은 레벨을 가질시에는 로우 레벨 출력을 내보내며, 출력 신호가 프리셋 VOH 레벨과 프리셋 VOL 레벨 사이의 레벨을 가질시에는 하이 임피던스 상태를 판정한다. 따라서, 만약 하이 혹은 로우 레벨 출력이 일시적으로 출력된후에 하이 임피던스로 판정이 내려진 경우에는, 테스트 장치 혹은 메모리 테스터에서 판정을 위한 타이밍을 지연시켜야 한다. 그 결과, 반도체 메모리 디바이스의 억세스 타임과 같은 속도 특성을 테스트하는 것은 불가능해지게 된다. 이와 반대로, 하이 혹은 로우 레벨의 출력이 하이 임피던스가 일시적으로 판정된후에 출력되었다면, 테스트 장치 혹은 메모리 테스터에서의 출력판정 타이밍에 따라서는 그 테스트는 항상 올바르게 수행될 수는 없을 것이다.
병렬 테스트 모드로 반도체 메모리 디바이스의 딜리버리 테스트용으로 자주 사용되고 많은 병렬 테스트라는 점이 있기 때문에 우수한 테스트 효율을 갖는 테스트 번-인burn-in) 장치는 VOH와 VOL 두개의 판정 레벨을 가지고 있지 않다. 이러한 이유로, 신호가 프리셋 VO 레벨보다 높은 레벨일 시에는 하이 레벨출력으로 판정되고, 신호가 프리셋 VO 레벨보다 낮은 레벨일 시에는 로우 레벨출력으로 판정된다. 따라서, 하이 임피던스 출력이 나갈시에, 그 신호는 바로 직전에 출력된 신호와 동등한 신호로서 판정되어진다. 이와같이, 만약 하이 혹은 로우 레벨출력이 일시적으로 출력된다면, 하이 임피던스 출력은 올바르게 판정될 수 없을 것이다.
비교결과가 일단 래치된 후에 판독되는 기술은 일본 공개 특허 공보(JP-A-평성 3-222200)에 설명되어 있다. 이같은 예에서는, 병렬 테스트 모드에서의 경로는 일반 작동 모드에서의 경로와 다르다. 그러므로, 반도체 메모리 디바이스의 속도 특성 테스트는 불가능하게 되는 문제가 생기게 된다. 또한, 비교결과를 래치하기위한 다수의 회로가 준비되어야 하게 되어 칩 영역은 증가하게 된다.
데이터가 한번 래치된 후에 클럭(clock)신호에 동기하여 판독되는 기술은 일본 공개 특허 공보(JP-A-평성4-47590)에 설명되어 있다. 상기의 예에서는, 병렬 테스트는 판독된 데이터를 비교하는 것에 의해 수행되지 않는다. 그리나 상기에 기술된 사항과 같은 문제가 병렬 테스트를 위한 래치회로의 배열에서 발생될 것이다.
반도체 메모리 디바이스의 속도향상은 최근에 CPU의 속도향상과 함께 요구 되었다. 그러나, 이러한 요구는 미세한 사진석판 인쇄기술의 물리적 제한과 대용량의 메모리 반도체 디바이스에 기인한 칩면적의 증가로 인해 충분히 만족될 수 없었다. 이러한 이유로, 내부 파이프라인 구조를 가지는 동기식 반도체 메모리 디바이스가 일본 공개 특허 공보(JP-A-소화61-148692, JP-A-평성6-76566)에 제안되어 있다.
본 발명은 병렬 테스트 모드로 테스트될 수 있는 반도체 메모리 디바이스 및 반도체 메모리 디바이스 테스트 방법을 제공하는 것을 목적으로 한다.
본 발명의 또 다른 목적은 파이프라인 구조를 가질 수 있도록 래치회로가 최적화되어 배열된 반도체 메모리 디바이스 및 테스트 방법을 제공하는 것이다.
본 발명의 목적을 이루기 위해, 파이프라인 구조를 가지는 반도체 메모리 디바이스는 동일한 데이터가 이미 저장된 메모리 셀과같은 복수의 데이터 소수로부터의 데이터 신호를 증폭하기위한 증폭기부, 판정 결과 신호를 발생시키기 위해 모든 데이터 신호가 동일한지를 판정하기 위한 판정부, 동기 신호를 발생시키기 위한 동기 신호 발생부, 판정 결과 신호에 따라 상기 동기 신호에 동기하여 증폭된 데이터 신호 및 소정의 신호와 관련된 하나의 신호를 선택적으로 전송하기위한 전송부, 데이터 신호 각각에 대해서 동일한 출력신호들이 복수의 출력회로로부터 출력되도록 전송된 신호에 응답하여 로우 레벨 신호, 하이 레벨 신호 및 하이 임피던스를 나타내는 신호중 하나를 제공하기 위한 복수의 출력회로를 포함하는 출력부는 포함한다.
상기 전송부는 래치된 신호를 발생시키기 위해 동기 신호에 응답하여 증폭된 데이터 신호를 래치하기위한 레치부와, 판정 결과 신호에 따라서 출력부로 래치된 신호 및 소정의 신호와 관련된 하나의 신호를 선택적으로 전송하기위한 출력 제어부를 포함한다. 여기서, 출력 제어부는 모든 데이터 신호가 같다는 것이 판정부에 의해 판정되었을때 판정 결과 신호에 따라 출력부로 래치된 신호와 관련된 신호를 출력하고, 출력부는 래치된 신호와 관련된 신호를 기초로 하이 레벨 신호 및 로우 레벨 신호중 하나를 출력한다. 또한, 출력 제어부는 모든 데이터 신호가 동일하지 않다는 것이 판정 부에 의해 판정될 때, 판정 결과 신호에 따라 출력부로 소정의 신호를 출력하고, 출력부는 하이 임피던스 상태를 나타내는 신호를 출력한다.
상기의 경우에서, 상기 판정부는 증폭된 데이터 신호를 기초로하여 모든 데이터가 동일한지를 판정하고, 래치부는 출력 제어부로 레치된 판정 결과 신호를 출력하기 위해 동기 신호에 응답하여 판정 결과 신호를 래치한다.
또한, 전송부는 래치된 신호를 발생시키기 위해 동기 신호에 응답하여 증폭된 데이터 신호를 래치하기 위한 래치부, 래치된 신호를 지연시키기 위한 지연부 그리고 판정 결과 신호에 따라 출력부로 지연된 신호 및 소정의 신호와 관련된 하나의 신호를 선택적으로 전송하기 위한 출력 제어부를 포함한다. 상기의 경우에, 출력 제어 부는 모든 데이터 신호가 동일하다는 것이 판정부에 의해 판정될 때 판정 결과 신호에 따라 출력부로 지연된 신호와 관련된 신호를 출력하고, 출력부는 래치된 신호를 기초로 하이 레벨 신호 및 로우 레벨 신호중 하나를 출력한다. 또한, 출력 제어부는 모든 데이터 신호가 동일하지 않다는 것이 판정부에 의해 판정될 때 판단결과 신호에 띠라 출력부로 소정의 신호를 출력하고, 출력부는 하이 임피던스를 나타내는 신호를 출력한다.
상기의 경우에서, 판정부는 판정 결과 신호를 발생하기 위해서 래치된 신호를 기초로 모든 데이터가 동일한지를 판정한다.
본 발명의 또다른 목적을 이루기 위해, 파이프라인 구조를 가지는 반도체 메모리 디바이스를 테스트하는 방법에 있어서, 복수의 메모리 셀에 동일한 데이터를 저장하는 단계, 데이터 신호를 발생하기 위해 복수의 메모리 셀로부터의 데이터를 판독하고 데이터 신호를 증폭하는 단계, 판정 결과 신호를 발생하기 위한 모든 데이터의 동일 여부를 판정하는 단계, 상기 판정 결과 신호에 따라 동기 신호에 동기하여 증폭된 신호 및 소정의 신호와 관련된 하나의 신호를 선택적으로 전송하는 단계, 전송된 신호 각각에 응답하여 로우 레벨 신호, 하이 레벨 신호 및 하이 임피던스 상태를 나타내는 신호중 하나를 표시신호로서 제공하는 단계, 및 최소한 하나의 표시신호를 사용하여 복수의 메모리 셀이 올바르게 동작하는 지를 판정하는 단계를 구비한다.
제1도는 종래의 반도체 메모리 디바이스의 구조를 도시한 회로도.
제2도는 본 발명의 제1실시예에 따른 반도체 메모리 디바이스의 구조를 도시한 회로도.
제3A-3H-4도는 제1실시예에 따른 반도체 메모리 디바이스의 다양한 신호 파형을 도시한 타이밍 도표.
제4도는 본 발명의 제2실시에에 따른 반도체 메모리 디바이스의 구조를 도시한 회로도.
제5A-5F-4도는 제2실시예에 따른 반도체 메모리 디바이스에서의 다양한 신호 파형을 도시한 타이밍 도표.
*도면의 주요부분에 대한 부호의 설명
11-14 : 데이터 증폭기 20 : 비교회로
30 : 동기 신호 발생회로 40, 41-1-44-2 : 동기회로
51-54 : 출력 제어회로 61-64 : 출력회로
본 발명의 반도체 메모리 디바이스는 첨부된 도면을 참조하여 디음에서 상세히 기술될 것이다.
제2도는 본 발명의 제1실시예에 따른 반도체 메모리 디바이스의 구조를 도시한 회로도이다. 제2도에 도시된 제1실시예의 반도체 메모리 디바이스에서, 4개의 메모리 셀과 관련된 데이터가 처리된다. 제2도를 참조하면, 반도체 메모리 디바이스는 데이터 증폭기(11 - 14), 동기 신호 발생회로(30), 비교회로(20), 동기회로(40, 41-1, 41-2, 44-2), 출력 제어회로(51 - 54), 및 출력회로(61 - 64)를 포함한다.
특히, 반도체 메모리 디바이스에서, 복수의 메모리 셀과 관련된 데이터 신호, 예를 들어, 상기의 실시예에서 4개의 메모리 셀과 관련된 데이터 신호들(101-1, 101-2, 102-1, 102-2, 103-1, 103-2, 104-1, 104-2)는 데이터 증폭기(11 - 14)로 입력 된다. 또한, 데이터 증폭신호(DE100)이 데이터 증폭기(11 -14)로 입력된다.
데이터 신호(101-1 및 101-2, 102-1 및 102-2, 103-1 및 103-2) 104-1 및 104-2)는 각각 상보적인 신호이다. 데이터 증폭기(11 - 14) 각각은 예를들어 접지 레벨인 기준전위보다 높은 전원공급인 하이 레벨 및 기준전위보다 낮은 전원공급인 로우 레벨을 가지기 위해 데이터 증폭신호(DE100)에 응답하여 일치된 상보적인 데이터 신호를 증폭시킨다. 그 결과, 증폭된 신호들(121-1 - 124-2)가 얻어진다.
동기된 회로 각각은 D형 플립플롭 회로로 구성되어 있다. 증폭된 데이터 신호(121-1 - 124-2)는 각각 동기된 회로들(41-1, 41-1, …, 44-2)의 데이터 입력 터미널에 공급된다. 또한, 증폭된 데이터 신호들(121-1 - 124-2)는 두개의 그룹으로 분류된다. 즉, 하나의 그룹은 증폭된 데이터 신호(121-1, 122-1, 123-1, 124-1)로 구성되어 있고, 다른 그룹은 증폭된 데이터 신호(121-2, 122-2, 123-2, 124-2)로 구성되어 있다. 두개의 증폭된 신호 그룹은 비교회로(20)에 공급된다.
비교회로(20)은 두개의 AND 게이트(20-1, 20-2) 및 하나의 NOR 게이트(20-3)으로 구성되어 있다. AND 게이트(20-1)은 하나의 증폭된 데이터 신호그룹(121-1, 122-1, 123-1, 124-1)을 수신하고 AND 게이트(20-2)는 나머지 증폭된 데이터 신호그룹(121-2, 122-2, 123-2, 124-2)를 수신한다. AND 게이트(20-1, 20-2)의 출력은 NOR 게이트(20-3)에 공급된다. NOR 게이트(20-3)의 출력은 동기된 회로인 플립플롭 회로(40)의 데이터 입력 터미널에 비교결과 신호로서 공급된다.
즉, 두 그룹중 하나의 모든 증폭된 데이터 신호(121-1, 122-1, 123-1, 124-1 혹은 121-2, 122-2, 123-2, 124-2)가 동일한 하이 레벨일 경우, 비교회로(20)은 로우레벨의 활성 비교결과 신호를 출력한다. 반면에, 두 그룹중 하나의 모든 증폭된 데이터 신호가 동일한 하이 레벨이 아닐 경우, 비교회로(20)은 하이 레벨의 비 활성 비교결과 신호를 출력한다. 상기의 경우에서, 상보적인 데이터 신호쌍은 각각의 데이터 증폭기에 의해 증폭되기 때문에, 두개의 증폭된 데이터 신호쌍이 동일한 레벨을 가지는 경우는 없다.
동기 신호 발생회로(30)은 예를 들어 외부 클럭신호에 동기되어 내부 동기 신호(120)을 발생한다. 내부 동기 신호(120)은 동기된 회로인 플립플롭(40 - 40-2)의 클럭 터미널에 공급된다. 그러므로, 플립플롭 회로(40 - 44-2)의 출력들(140, 141-1 - 144-2)은 동일한 타이밍에서 출력된다. 상기의 방법에서, 플립플롭 회로(40)으로부터의 비교결과 신호(140)과 플립플롭 회로(41-1 - 44-2)로부터의 데이터 신호(141-1 - 144-2) 사이에는 지연이 없다.
플립플롭 회로(41-1 - 44-2)로부터 출력된 데이터 신호들(141-1 - 144-2)는 각각의 출력 제어회로(51 - 54)에 공급된다. 또한, 비교결과 신호(140)은 모든 출력 제어회로(51 - 54)에 공급된다. 출력 제어회로(51 - 54)는 각각 두개의 NOR 게이트(51-1 및 51-2, 52-1 및 52-2, 53-1 및 53-2, 54-1 및 54-2)로 구성되어 있다. 플립플롭 회로(41-1 - 44-2)로부터의 데이터 신호들(141-1 - 144-2)는 각각 NOR 게이트(51-1 - 54-2)로 들어간다. 플립플롭 회로(40)으로부터의 비교결과 신호(140)은 모든 NOR 게이트(51-1 - 54-2)로 들어간다. 그러므로, 비교결과 신호(140)이 하이 레벨일 경우, 모든 NOR 게이트(51-1 - 54-2)의 출력(151-1 - 154-2)는 반드시 로우 레벨로 된다. 비교결과 신호(140)이 로우 레벨일 경우, NOR 게이트(51-1 - 54-2)로 공급된 데이터 신호의 반전된 신호가 NOR 게이트(51-1 - 54-2)로부터 출력된다.
출력회로(61 - 64)는 각각 기준전위보다 높은 전원전위 및 접지전위 사이에 직렬로 연결된 두개의 N채널 NOS 트랜지스터(61-1 및 61-2, 62-1 및 62-2, 63-1 및 63-2, 64-1 및 64-2)로 구성된다. NOR 게이트(51-1 - 54-2)의 출력들(151-1 - 154-2)는 N채널 MOS 트랜지스터(61-1 - 64-2)에 각각 공급된다. 데이터 신호(151-1, 51-2)가 로우 레벨일 경우, 출력회로(61)은 하이 임피던스 상태로 된다. 데이터 신호(151-1)이 하이 레벨이고 데이터 신호(151-2)가 로우 레벨일 경우, 출력회로(61)은 하이 레벨의 출력신호(111)을 출력한다. 반면에, 데이터 신호(151-1)이 로우 레벨이고 데이터 신호(151-2)가 하이레벨일 경우, 출력회로(61)은 로우 레벨의 출력신호(111)을 출력한다. 다른 출력회로(62 - 64)도 출력신호(112 - 114)를 출력하기 위해 출력회로(61)과 동일한 방법으로 작동한다.
상기의 방법에서, 동일한 데이터가 메모리 셀에 기입되고 저장된 데이터가 메모리 셀로부터 판독된다면, 출력회로(61 - 64)는 동일한 신호(111 - 114)를 출력한다. 그러므로 모든 메모리 셀은 단지 출력회로들을 한번 살펴보는 것에 의해 점검될 수 있을 것이다.
다음에, 본 발명의 제1실시에에 따른 반도체 메모리 디바이스의 작동이 제3A-3H-4도를 참조하여 기술될 것이다.
시간 t1에서 데이터 증폭신호(DE100)가 제3A도에 도시된 바와같이 하이 레벨이 될 경우, 제3C-1-3C-4도에 도시된 데이터 신호들(101-1 - 104-2)는 데이터 신호들(121-1 - 124-2)릍 생성하기 위해 데이터 증폭기(11 - 14)에 의해서 증폭된다. 상기의 경우에서, 증폭된 데이터 신호들(121-1, 122-1, 123-1, 124-1)은 하이 레벨이고 증폭된 데이터 신호들(121-2, 122-2, 123-2, 124-2)는 로우 레벨로 나타난다. 이때, 모든 증폭된 데이터 신호들(121-1, 122-1, 123-1, 124-1)이 하이 레벨이기 때문에, 비교회로(20)으로부터의 비교결과 신호는 로우 레벨로 된다.
다음에, 시간 t2에서 내부 동기 신호(120)이 제3B도에 도시된 바와같이 하이 레벨로 될 경우, 모든 증폭된 데이터 신호(121-1 - 124-2)는 플립플롭 회로(41-1 - 44-2)에 의해 각각 래치된다. 또한, 비교결과 신호는 제3F도에 도시된 바와같이 플립플롭 회로(40)에 의해 레치된다. 래치된 데이터 신호들(121-1 - 124-2)는 제3E-1 - 3E-4도에 도시된 데이터 신호들(141-1 - 144-2)로서 출력 제어회로(51 - 54)의 NOR 게이트(51-1 - 54-2)에 출력된다. 상기의 경우에, 비교결과 신호(140)은 로우 레벨이므로, 데이터 신호들(141-1 - 144-2)의 반전된 데이터 신호들(151-1 - 154-2)가 제3G-1 - 3G-4도에 도시된 바와같이 출력회로(61 - 64)에 공급된다. 그러므로, 출력회로(61 - 64)는 제3H-L - 3H-4도에 도시된 바와같이 로우 레벨의 출력신호들(111 - 114)를 출력한다.
다음에, 시간 t3에서 데이터 증폭 신호(DE100)은 제3A도에 도시된 바와같이 다시 하이 레벨이 된다. 제3C-1 - 3C-4도에 도시된 바와같이 데이터 신호들(101-1, 102-1, 104-1)은 로우 레벨로 나타나고, 데이터 신호(103-1)은 하이 레벨로 나타나게된다. 이때, 증폭된 데이터 신호(121-2, 122-2, 124-2)는 하이 레벨이지만 증폭된 데이터 신호(123-2)는 로우 레벨이므로, 비교회로(20)으로부터의 비교결과 신호는 하이레벨로 변화한다.
다음에, 시간 t4에서 내부 동기 신호(120)이 제3B도에 도시된 비와같이 하이 레벨로 될 경우, 모든 증폭된 데이터 신호들(121-1 - 124-2)는 플립플롭 회로(41-1 - 44-2)에 의해 각각 래치된다. 또한, 비교결과 신호는 플립플롭 회로(40)에 의해 제3F도에 도시된 바와같이 래치된다. 증폭된 데이터 신호들(121-1 - 124-2)는 제3E-1 - 3E-4도에 도시된 바와같이 데이터 신호(141-1 - 144-2)로서 출력 제어회로(51 - 54)의 NOR 게이트(51-1 - 54-2)로 출력된다. 상기의 경우에서, 비교결과 신호는 마이 레벨이므로, 로우 레벨의 출력신호들(151-1 - 154-2)가 NOR 게이트(51-1 - 54-2)로부터 출력회로(61 - 64)로 공급된다. 그러므로, 출력회로(61 - 64)는 제3H-1 - 3H-4도에 도시된 바와같이 하이 임피던스 상태로 된다.
제4도는 본 발명의 제2실시예에 따른 반도체 메모리 디바이스의 구조를 도시하는 회로도이다. 세세한 기술을 생략하기 위해 제2도에 도시된 사항과 동일한 구성 요소는 동일한 참조 숫자 혹은 기호에 의해 표시되었다. 제4도에 도시된 제2실시예의 반도체 메모리 디바이스에서, 상기의 실시예에서는, 플립플롭 회로(41-1 - 44-2)로부터 출력된 데이터 신호들(131-1 - 134-2)는 지연회로(81-1 - 84-2)를 지나서 출력 제어회로(51 - 54)에 데이터 신호(141-1 - 144-2)로써 각각 공급되어 진다. 상기의 경우에서, 지연회로(81-1 - 84-2) 각각은 비교회로(20)의 작동시간보다 조금 더 길거나 혹은 동일한 소정의 지연시간을 갖는다.
반도체 메모리 디바이스는 일반 작동모드에서 활성화되는 모드 제어신호(25)에 응답하여 비교결과 신호(140)을 접지레벨에 강제로 연결하기 위한 스위치(20-4)를 포함한다는 것이 도시되어 있다. 이리하여, 비교회로(20)은 일반 작동모드에서는 무효화된다. 또한, 모드 제어신호(25)에 응답하여 닫혀지는 스위치(81-3)은 지연회로가 일반 작동모드에서 기능하지 않도록 제공될 것이다.
다음에, 본 발명의 제2실시예에 따른 반도체 메모리 디바이스의 작동이 제5A - 5F-4도를 참조하여 기술될 것이다.
데이터 증폭신호(DE100)이 하이 레벨로 될 경우, 데이터 신호들(101-1 - 104-2)는 제1실시예에서처럼 신호들(121-1 - 124-2)를 생성하기 위해 데이터 증폭기(11 - 14)에 의해 증폭된다. 상기의 경우에서, 증폭된 데이터 신호들(121-1, 122-1, 123-1, 124-1)은 하이 레벨을 나타내고 증폭된 데이터 신호들(121-2, 122-2, 123-2, 124-2)는 로우 레벨을 나타낸다.
다음에, 시간 t2에서 내부 동기 신호(120)이 제5A도에 도시된 바와같이 하이 레벨이 될 경우) 모든 증폭된 데이터 신호들(121-1 - 124-2)는 플립플롭 회로(41-1 - 44-2)에 의해 각각 래치된다. 래치된 데이터 신호들(131-1 - 134-2)는 제5B-1 - 5B-4도에 도시된 바와같이 지연회로(81-1 - 84-2)로 출력되고 제5D-1 - 5D-4도에 도시된 바와같이 지연된 데이터 신호들(141-1 - 144-2)로서 소정의 신호와 함께 출력 제어회로(51 - 54)의 NOR 게이트(51-1 - 54-2)로 공급된다. 또한, 래치된 데이터 신호들(131-1 - l34-2)는 비교회로(20)에 공급된다. 이때, 모든 래치된 데이터 신호들(131-1, 132-1, 133-1, 134-1)은 하이 레벨이기 때문에, 비교회로(20)으로부터의 비교결과 신호는 제5C도에 도시된 바와같이 로우 레벨이 된다. 비교결과 신호(140)은 NOR 게이트(91-1 - 94-2)에 공급된다. 상기의 경우에서, 비교결과 신호(140)은 로우 레벨이므로, 데이터 신호들(141-1 - 144-2)의 반전된 데이터 신호들(151-1 - 154-2)가 제5E-1 - 5E-4도에 도시된 바와같이 출력회로(61 - 64)로 공급된다. 그러므로, 출력회로(61 - 64)는 제5F-1 - 5F-4도에 도시된 바와같은 로우 레벨의 출력신호들(111 - 114)를 출력한다.
다음에, 시간 t3에서 데이터 증폭신호(DE100)이 다시 하이 레벨로 된다. 데이터 신호(101-1, 102-1, 104-1)이 로우 레벨을 나타내고, 데이터 신호(103-1)은 하이 레벨을 나타낸다. 디음에, 내부 동기 신호(120)이 제5A도에 도시된 비와같이 하이 레벨을 나타내게 될 경우, 모든 증폭된 데이터 신호들(121-1 - 124-2)는 플립플롭 회로(41-1 - 44-2)에 의해 각각 래치된다. 래치된 데이터 신호들(131-1 - 134-2)는 제5B-1 - 5B-4도에 도시된 바와같이 지연회로(81-1 - 84-2)를 지나서 출력 제어회로(51 - 54)의 NOR 게이트(51-1 - 54-2)로 출력된다. 또한, 래치된 데이터 신호(131-1 - 134-2)는 비교회로(20)에 출력되고 그 가운데서 비교결과 신호가 제5C도에 도시된 바와같이 발생된다. 상기의 경우에서, 비교결과 신호(140)은 하이 레벨이므로, 로우 레벨인 출력신호(151-1 - 154-2)가 NOR 게이트(51-1 - 54-2)로부터 출력회로(61 - 64)로 공급된다. 그러므로, 출력회로(61 - 64)는 제5F-1 - 5F-4도에 도시된 바와같이 하이 임피던스 상태로 된다.
비교결과 신호(140)은 모든 데이터 신호들(141-1 - 144-2)가 전송되는 것보다 더 앞서서 혹은 동시에 하이 레벨이 되므로, 잘못된 출력신호가 출력되지 않는다. 상기의 예에서, 비교결과 신호(140)이 데이터 신호들(141 - 144-2)보다 먼저 출력 제어회로(51 - 54)에 도달했을지라도) 그 차이는 지연회로(81-1 - 84-2)의 지연시간보다 작아 무시될 수 있기 때문에 문제가 되지 않는다. 지연회로(81-1 - 84-2)의 지연시간이 미리 공지된다면, 출력신호에서 데이터 출력시간의 지연시간을 결정하는 것이 가능할 것이다. 그러므로, 지연시간을 고려함으로써 예를들어 억세스 시간의 속도 테스트를 수행하는 것이 가능할 것이다. 만약 지연회로(81-1 - 84-2)가 단지 병렬 테스트 모드에서만 유효하고 일반 작동 모드에서는 무효화되도록 제어된다면, 일반 작동모드의 억세스 시간에서 지연시간을 끌지 않도록 하는것이 가능할 것이다.
상기에 기술된 바에서, 비교결과 신호는 출력 제어회로(51 - 54) 모두에 공급된다. 그러나, 출력신호가 동일하기 때문에, 단지 하나의 출력신호만으로도 반도체 메모리 디바이스를 테스트하기에 충분하다. 그러므로, 비교결과 신호는 단지 병렬 테스트 모드에 사용되는 출력 제어회로(51)에만 공급될 것이고 다른 출력 제어회로는 버퍼로 구성될 것이다.
상기 기술된 바에서, 본 발명에 따른 데이터의 일치/불일치는 파이프라인 구조의 데이터 경로상에서 출력단계 이전의 단계에서 결정된다. 또한, 출력신호는 내부 동기 신호에 응답하여 판정된 결과로 제어된다. 그 결과로써, 출력 제어회로로의 데이터 신호의 도달시간과 출력 제어회로로의 판정 결과의 도달시간 사이에는 차이가 없게 된다. 그러므로, 출력회로의 출력이 불일치 데이터로 인해 하이 임피던스 상태로 되어야 할 때에, 전송된 데이터 신호가 일시적으로 출력되는 경우는 없게 된다. 또한, 데이터 신호가 출력되어야 할 시에, 출력회로가 일시적으로 하이 임피던스 상태로 되는 경우도 없게 된다. 상기의 방법에서, 내부 파이프라인 구조를 가지는 반도체 메모리 디바이스에 있어서, 내부 동기 신호와 동기되어 출력되는 데이터를 위한 래치회로는 최적화되어 배열될 수 있을 것이다.
또한, 파이프라인 구조의 데이터 경로에서, 지연회로는 데이터 일치/불일치를 판정한 결과의 출력 제어회로로의 도달이 실질적으로 동시이거나 혹은 출력 제어회로로의 데이터 신호의 도달보다 조금 더 앞서 도달하도록 제공된다. 그러므로, 출력회로의 출력이 불일치 데이터로 인해 하이 임피던스 상태가 될 시에, 전송된 데이터가 일시적으로 출력되는 경우가 발생하지 않는다. 또한, 데이터 신호가 출력될시에, 출력회로가 일시적으로 하이 임피던스 상태로 되는 경우도 발생하지 않는다.
상기의 방법에서, 병렬 테스트 모드가 내부 파이프라인 구조를 가지는 동기식 반도체 메모리 디바이스에 사용될 수 있기 때문에, 테스트 시간은 4비트구조의 메모리 디바이스가 병렬로 테스트되는 경우에 종래의 테스트 방법에 비하여 1/4로 감소될 수 있다.

Claims (20)

  1. 파이프라인 구조를 갖는 반도체 메모리 디바이스에 있어서, 복수의 데이터 소스로부터의 데이터 신호를 증폭하기 위한 증폭기 수단, 상기 모든 데이터 신호가 동일한지를 판정하여 판정 결과 신호를 생성하는 판정수단, 동기 신호를 생성하기 위한 동기 신호 발생 수단, 상기 판정 결과 신호에 따라서 상기 동기 신호에 동기하여 상기 증폭된 데이터 신호 및 상기 소정의 신호와 관련된 신호들 중 하나의 신호를 선택적으로 전송하기 위한 전송 수단, 및 복수의 출력 회로를 포함하며, 상기 각각의 데이터 신호에 대하여 상기 전송된 신호에 응답하여 동일한 출력신호가 상기 복수의 출력회로로부터 출력되도록 로우 레벨 신호, 하이 레벨 신호 및 하이 임피던스 상태를 나타내는 신호들 중 하나를 제공하기 위한 출력 수단을 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 전송수단은, 상기 동기 신호에 응답하여 상기 증폭된 데이터 신호를 래치하여 래치된 신호를 생성하는 래치 수단, 및 상기 판정 결과 신호에 따라서 상기 래치된 신호 및 상기 소정의 신호와 관련된 신호들 중 하나의 신호를 상기 출력 수단으로 선택적인 전송을 하기 위한 출력 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제2항에 있어서, 상기 출력 제어 수단은 상기 판정 수단에 의해 모든 상기 데이터 신호가 동일하다고 판정될 때 상기 판정 결과 신호에 따라서 상기 래치된 신호와 관련된 신호를 상기 출력 수단으로 출력하고, 상기 출력 수단은 상기 래치된 신호와 관련된 신호를 기초로 상기 하이 레벨 신호 및 상기 로우 레벨 신호중 하나를 출력하는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제2항에 있어서, 상기 출력 제어 수단은 상기 판정 수단에 의해 모든 상기 데이터 신호가 동일하지 않다고 판정될 때 상기 판정 결과 신호에 따라서 소정의 신호를 상기 출력 수단으로 출력하고, 상기 출력 수단은 상기 하이 임피던스 상태를 나타내는 신호를 출력하는 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 제2항에 있어서, 상기 판정 수단은 상기 증폭된 데이터 신호를 기초로 모든 상기 데이터 신호가 동일한지를 판정하여 상기 판정 결과 신호를 생성하는 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 제5항에 있어서, 상기 래치 수단은 상기 출력 제어 수단으로 래치된 판정 결과 신호를 출력하기 위해 상기 동기 신호에 응답하여 상기 판정 결과 신호를 래치하는 것을 특징으로 하는 반도체 메모리 디바이스.
  7. 제1항에 있어서, 상기 전송 수단은, 상기 동기 신호에 응답하여 상기 증폭된 데이터 신호를 래치하여 래치된 신호를 생성하는 래치 수단, 상기 래치된 신호를 지연하기 위한 지연 수단, 및 상기 판정 결과 신호에 따라서 상기 지연된 신호 및 상기 소정 신호와 관련된 신호들 중 하나의 신호를 상기 출력 수단에 선택적으로 전송하기 위한 출력 제어수단을 포함하는 것을 특징으르 하는 반도체 메모리 디바이스.
  8. 제7항에 었어서, 상기 출력 제어 수단은 상기 판정 수단에 의해 모든 상기 데이터 신호가 동일하다고 판정될 때 상기 판정 결과 신호에 따라서 상기 지연된 신호와 관련된 신호를 상기 출력 수단으로 출력하고, 상기 출력 수단은 상기 래치된 신호를 기초로 상기 하이 레벨 신호 및 상기 로우 레벨 신호 중 하나의 신호를 출력하는 것을 특징으로 하는 반도체 메모리 디바이스.
  9. 제7항에 있어서, 상기 출력 제어 수단은 상기 판정 수단에 의해 모든 상기 데이터 신호가 동일하지 않다고 판정될 때 상기 판정 결과 신호에 따라서 상기 소정의 신호를 상기 출력 수단으로 출력하고, 상기 출력 수단은 상기 하이 임피던스 상태를 나타내는 신호를 출력하는 것을 특징으로 하는 반도체 메모리 디바이스.
  10. 제7항에 있어서, 상기 판정 수단은 상기 래치된 신호를 기초로, 모든 상기 데이터 신호가 동일한지를 판정하여 상기 판정 결과 신호를 생성하는 것을 특징으로 하는 반도체 메모리 디바이스.
  11. 파이프라인 구조를 갖는 반도체 메모리 디바이스를 테스트하는 방법에 있어서, 복수의 메모리 셀에 동일 데이터를 저장하는 단계, 상기 복수의 메모리 셀로부터의 데이터를 판독하여 데이터 신호를 생성하고 이 데이터 신호를 증폭하는 단계, 모든 상기 데이터 신호가 동일한지의 여부를 판정하여 판정 결과 신호를 생성하는 단계, 상기 판정 결과 신호에 따라서 동기 신호에 동기하여 상기 증폭된 데이터 신호 및 소정의 신호와 관련된 신호들 중 하나의 신호를 선택적으로 전송하는 단계, 상기 전송된 신호 각각에 응답하여 로우 레벨 신호, 하이 레벨 신호 및 하이 임피던스 상태를 나타내는 신호들 중 하나의 신호를 표시 신호로서 제공하는 단계, 및 적어도 하나의 표시 신호를 사용하여, 상기 복수의 메모리 셀이 정확하게 동작하는지의 여부를 판정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 테스트 방법.
  12. 제11항에 있어서, 상기 전송단계는, 상기 동기 신호에 응답하여 상기 증폭된 데이터 신호를 래치하여 래치된 신호를 생성하는 단계, 및 상기 판정 결과 신호에 따라서 상기 래치된 신호 및 상기 소정의 신호와 관련된 신호들 중 하나의 신호를 선택적으로 전송하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 테스트 방법.
  13. 제12항에 있어서, 상기 선택 출력 단계는 모든 상기 데이터 신호가 동일하다고 판정될 때 상기 판정 결과 신호에 따라서 상기 래치된 신호를 출력하고, 상기 래치된 신호를 기초로 상기 하이 레벨 신호 및 상기 로우 레벨 신호 중 하나를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 테스트 방법.
  14. 제12항에 있어서, 상기 선택 출력 단계는 모든 상기 데이터 신호가 동일하지 않다고 판정될 때 상기 판정 결과 신호에 따라서 상기 소정의 신호를 출력하고, 상기 하이 임피던스 상태를 나타내는 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 테스트 방법.
  15. 제12항에 있어서, 상기 판정 단계는 상기 증폭된 데이터 신호를 기초로, 모든 상기 데이터 신호가 동일한지를 판정하여 상기 판정 결과 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 테스트 방법.
  16. 제15항에 있어서, 상기 래치 단계는 상기 동기 신호에 응답하여 상기 판정 결과 신호를 래치하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 테스트 방법.
  17. 제11항에 있어서, 상기 전송단계는, 상기 동기 신호에 응답하여 상기 증폭된 데이터 신호를 래치하여 래치된 신호를 생성하는 단계, 상기 래치된 신호를 지연하는 단계, 상기 판정 결과 신호에 따라서 상기 래치된 신호 및 상기 소정의 신호중 하나를 선택적으로 전송하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 테스트 방법.
  18. 제17항에 있어서, 상기 선택 출력 단계는 모든 상기 데이터 신호가 동일하다고 판정될 때 상기 판정 결과 신호에 따라서 상기 지연된 신호를 출력하고, 상기 래치된 신호를 기초로 상기 하이 레벨 신호 및 상기 로우 레벨 신호 중 하나를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 테스트 방법.
  19. 데이터 출력 제어회로에 있어서, 복수의 데이터 신호를 수신하는 복수의 데이터 증폭기, 모든 상기 데이터가 동일한지를 판정하여 일치 혹은 불일치를 나타내는 판정 신호를 출력하는 비교회로, 동기 신호를 생성하는 동기 신호 발생기, 상기 동기 신호가 공통으로 공급되는 제1 동기 회로와 복수의 제2동기 회로-상기 제1동기 회로는 상기 동기 신호가 발생되는 시간에 상기 판정신호를 전송하고, 상기 복수개의 제2동기 회로는 상기 동기 신호가 발생되는 시간에 복수의 데이터 신호를 전송함, 및 상기 제1동기 회로로부터는 상기 판정 신호를 수신하고 상기 제2동기 회로로부터는 상기 데이터 신호를 수신해서 상기 판정 신호에 응답하여 상기 복수의 데이터 신호를 출력하는 복수의 출력회로를 구비하는 것을 특징으로 하는 데이터 출력 제어회로.
  20. 제19항에 있어서, 상기 복수의 출력회로는 상기 제1동기회로로부터는 상기 판정 신호를 수신하고 복수의 상기 제2동기회로로부터는 상기 데이터 신호를 수신하여 상기 동기 신호가 상기 일치를 표시할때는 일치를 나타내는 복수의 출력 신호를 출력하고, 상기 동기 신호가 상기 불일치를 표시할때는 불일치를 나타내는 상기 복수의 출력신호 중 적어도 하나의 출력신호를 출력하는 복수의 출력 제어회로를 포함하는 것을 특징으로 하는 데이터 출력 제어회로.
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