KR0140454B1 - 버스트 억세스에서 고속으로 어드레스를 증가시키기 위한 반도체 메모리 디바이스 - Google Patents

Abstract

반도체 메모리 디바이스는 버스트 억세스 모드용 어드레스 발생 시스템(11)을 갖고 있고, 어드레스 발생 시스템(11)은 현재 내부 어드레스를 공급하는 동안 배타적 OR연산을 통해 다음 내부 어드레스를 미리 발생시킴으로써, 내부 클럭 신호 CKB와 동기하여 내부 어드레스를 빠르게 변화시킬 수 있다.

Description

버스트 억세스에서 고속으로 어드레스를 증가시키기 위한 반도체 메모리 디바이스

제1도는 종래의 내장 어드레스 발생 시스템의 배열을 도시하는 블럭도.

제2a도 및 제2b도는 종래의 내장 어드레스 발생 시스템에 내장된 논리 회로의 기능을 통해 내부 어드레스의 변화를 도시하는 도면.

제3도는 종래의 내장 어드레스 발생 시스템에 내장된 카운터를 도시하는 회로도.

제4도는 종래의 내장 어드레스 발생 시스템의 래치 회로 및 논리 회로를 도시하는 회로도.

제5도는 버스트 억세스 모드에서 종래의 내장 어드레스 발생 시스템의 어드레스 발생을 도시하는 타이밍챠트.

제6도는 본 발명에 따른 반도체 메모리 디바이스에 내장된 어드레스 발생 시스템의 회로 배열을 도시하는 블럭도.

제7도는 어드레스 발생 시스템에 내장된 카운터의 배열을 도시하는 도면.

제8도는 어드레스 발생 시스템에 내장된 제1내지 제3래치 회로, 논리 회로 및 트랜스퍼 회로의 배열을 도시하는 회로도.

제9도는 어드레스 발생 시스템에 의해 실행되는 버스트 억세스 모드에서의 어드레스 발생을 도시하는 타이밍챠트.

* 도면의 주요 부분에 대한 부호의 설명

1:내장 어드레스 발생 시스템 10:단일 반도체 칩

11:어드레스 발생 시스템 11b:카운터

11h, 11k:래치 회로 11i:래치 회로

11j:논리 회로 11m:트랜스퍼 회로

12:메모리 셀 어레이 13:인터페이스

14:주변 회로

본 발명은 반도체 메모리 디바이스에 관한 것으로, 특히 버스트 억세스용 반도체 메모리 디바이스에 관한 것이다.

버스트 억세스 모드를 갖고 있는 반도체 메모리 디바이스는 마이크로프로세서가 관련된 어드레스에 대한 순차 억세스용 반도체 메모리 디바이스에 개시 어드레스만을 제공하기 때문에, 컴퓨터 시스템 설계자들에게 관심있는 것이다. 일본국 특허 공보 제3-156789호에는 버스트 억세스 모드를 갖고 있는 단일 포트 메모리 디바이스가 개재되어 있다.

내장 어드레스 발생기는 버스트 억세스용으로 절대적으로 필요하고, 제1도는 버스트 억세스용 내장 어드레스 발생 시스템의 전형적인 예를 도시한 것이다. 참조 번호(1)은 종래의 내장 어드레스 발생 시스템을 나타내고, 내장 어드레스 발생시스템(1)은 메모리 셀(3)에 대한 순차 억세스를 위해 다른 주변 회로(2)에 내부 어드레스 신호 AI를 공급한다.

내장 어드레스 발생시스템(1)은 제1제어 신호 CKL 및 제2제어 클럭 신호 CKB를 발생하기 위해 외부 클럭 신호 CKX와 동기하여 액티브 로우 레벨의 외부 어드레스 상태 신호 ADSC 및 액티브 로우 레벨의 외부 버스트 진행 입력 신호 ADV에 응답하는 제어 유니트(1a)를 포함한다.

내장 어드레스 발생시스템(1)은 제1제어 신호 CKL에 의해 제로 클리어되는 카운터(1b)및 버스트 억세스에 대한 개시 어드레스를 나타내는 외부 어드레스 신호 AX를 저장하기 위해 제1제어 신호 CKL에 응답하는 래치 회로(1c)를 더 포함한다. 카운터 (1b)는 제2제어 클럭 신호 CKB에 응답하여 카운트 신호 CV의 값을 변화시킨다. 카운터(1b)가 최대값에 도달한 경우에는 카운터 (1b)가 제로인 초기값으로 되돌아간다.

내장 어드레스 발생 시스템(1)은 내부 어드레스 신호 AI는 발생시키기 위한 논리 회로 (1d)를 더 포함한다. 즉, 외부 어드레스 신호 AX가 래치 회로(1c)로부터 논리 회로(1d)로 공급되고, 논리 회로 (1d)는 외부 어드레스 신호 AX및 카운트 신호 CV에 대한 논리 연산을 실행한다. 카운트 신호 CV가 2비트 신호인 경우에는 표1에 표시된 바와 같이 2개의 비트 CV1및 CV0가 순차적으로 변화된다.

논리 회로(1d)는 배타적 OR 연산 또는 가산을 실행한다. 외부 어드레스 신호 AX는 상위 비트가 0이고, 하위 비트가 0이라 가정하면, 배타적 OR연산은 초기에, (0, 0)인 내장 어드레스 신호 AI를 산출한 다음, 내장 어드레스 신호를 제2a도에 도시된 바와 같이 제1버스트에서는 (0, 1), 제2버스트에서는 (1, 0)및 제3버스트에서는(1, 1)로 변화시킨다. 제2a도에 도시된 바와 같은 순차적인 변화 인터리브(interleave)이라 한다.

한편, 초기에 (0, 0)인 내장 어드레스 신호가 가산된 다음, 제2b도에 도시된 바와 같이 내부 어드레스 신호를 제1버스트에서 (0, 1), 제2버스트에서는 (1, 0)및 제3버스트에서는 (1, 1)로 변화시킨다.

어드레스 신호 AX1및 AX0의 배타적 OR 연산은 표2에 표시되어 있고, 제2a도에 대응된다.

한편, 제2b도에 따른 가산은 표3에 표시되어 있다.

제7도 및 제8도는 카운터 (1b)의 회로 배열 및 래치/논리 회로(1c및 d)의 회로 배열을 도시한 것이다. 카운터 (1b)는 프리디코더(1e), 2개의 래치 회로(1f 및 1g), 리셋 회로(1h)및 증가형 콘트롤러(1i)를 갖고 있다. 프리디코더(1e)는 제1제어 신호 CKL, 제2제어 클럭 신호 CKB로부터 상보 신호 CCKL및 CCKB를 발생시키고, 제1제어 신호 CKL 및 제2제어 클럭 신호 CKB및 상보 CCKL및 CCKB는 래치 회로(1f 및 1g), 리셋 회로(1h)및 증가형 콘트롤러(1i)의 콤코넌트 논리 게이트에 선택적으로 분배된다. 래치 회로(1f 및 1g)는 하위 비트 CV0및 상위 비트 CV1및 상보 비트 CCV0및 CCV1을 발생시키고, 하위 비트 CV0, 사위 비트 CV1및 상보 신호 CCV0및 CCV1은 카운트 신호 CV를 형성한다.

리셋 회로(1h)는 제1제어 신호 CKL의 리딩 에지(leading edge)에서 하위비트 CV0및 사위 비트 CV1을 제로 또는 저 전압 레벨로 리셋하고, 상보 비트 CCV0및 CCV1을 1또는 고전압 레벨로 리셋한다. 증가형 콘트롤러(1i)는 제2제어 클럭 신호 CKB의 모든 리딩 에지에서 비트 CV0및 CV1에 의해 표시된 값을 순차적으로 증가시킨다.

래치 회로(1c)는 하위 외부 어드레스 비트 AX0및 상위 외부 어드레스 비트 AX1을 저장하고, 제1제어 신호 CKL의 상보 신호 CCKL, 2개의 래치 유니트 (1j및 1k), 및 타이밍 제어 회로(1m)을 발생하는 인버터 INV1을 각각 포함하는 2개의 래치 서브 회로를 포함한다. N1및 N2는 각각 노드를 표시하고, 제9도에 언급되어 있다. 외부 어드레스 비트 AX0및 AX1은 타이밍 제어 회로(1m)의 제어하에 제1제어 신호 CKL의 리딩 에지에서 래치 유니트(1K)에 의해 래치되고, 다음 제1제어 신호 CKL가 발생되기 전까지 유지된다.

또한, 논리 회로(1d)는 2개의 논리 서브 회로를 갖고 있다. 논리 서브 회로들 중 하나는 외부 어드레스 비트 AX0및 하위 비트 CV0의 배타적 OR 연산을 실행하여 하위 내부 어드레스 비트 AI0을 발생시키고, 또 다른 논리 서브 회로는 외부 어드레스 비트 AX1 및 상위 비트 CV1의 배타적 OR연산을 실행하여, 상위 내부 어드레스 비트 AI1을 발생시킨다. N3은 출력 인버터 INV2의 입력 노드를 나타낸다.

제5도는 내부 어드레스 발생을 도시한 것이다. 어드레스 상태 신호 ADSC가 시간 t1에서 액티브 로우 레벨로 변화되면, 제어 회로(1a)는 시간 t2에서 외부 클럭 신호 CKX의 리딩 에지에 동기하여 제1제어 신호 CKL을 하이 레벨로 시프트한다. 제1제어 신호 CKL로, 카운터 (1b)는 초기화되거나, 제로로 클링된다. 제1제어 신호 CKL에 응답하여, 래치 회로(1c)는 제1제어 신호 CKL의 리딩 에지에서 외부 어드레스 신호 AX를 저장한다. 외부 어드레스 비트 AX0및 AX1은 카운트 신호 CV로 배타적 OR연산되고, 내장 어드레스 비트 AI0 및 AI1은 시간 t3에서 결정된다. 배타적 OR연산은 시간 지연 td0을 발생시킨다.

버스트 진행 신호ADV는 시간 t4에서 액티브 로우 레벨로 변화되고, 제어회로(1a)는 시간 t5에서 제2제어 클럭 신호 CKB를 하이 레벨로 변화시킨다. 제2제어 클럭 신호 CKB에 응답하여, 카운터 (1b)는 시간 t6에서 카운트 신호 CV를 변화시키고, 논리 회로(1d)는 시간 t7에서 배타적 OR연산을 통해 내부 어드레스 신호 AI를 변화시킨다. 카운터 (1b)및 배타적 OR 연산은 제2제어 클럭 신호 CKB와 내부 어드레스 신호 AI의 리딩 에지 사이에 시간 지연 td1을 발생시킨다.

제2제어 클럭 신호 CKB는 제2, 제3및 제4버스트 동안 시간 t8, t11, t4, 및 t17에서 상승되고, 카운터 (1b)는 시간 t9, t12, 15및 t18에서 카운트 신호 CV를 변화시킨다. 결과적으로, 내부 어드레스 신호 AI는 t10, t13, t16및 t19에서 변화되고, 시간 지연 td2, td3, td4및 td5는 제2제어 클럭 신호 CKB의 리딩 에지와 내부 어드레스 신호 AI의 변화 사이에서 발생된다.

종래의 내장어드레스 발생 시스템에는 시간 지연 td0내지 td5가 버스트 억세스를 느리게 한다는 문제점이 있었다.

본 발명은 버스트 억세스가 향상된 반도체 메모리 디바이스를 제공하는 것을 목적으로 한다.

상기한 목적을 달성하기 위해, 본 발명은 이전의 내부 어드레스가 출력되는 동안 계산된 어드레스를 작성하는 것을 제안하고자 한다.

본 발명에 따른 반도체 메모리 디바이스는 a)데이타 비트를 저장하는 다수의 메모리 셀;b)다수의 메모리 셀을 선택적으로 억세스가능하게 하기 위해 내부 어드레스 신호에 응답하는 주변 회로;및 c)순차적 버스트 억세스 동안 내부 어드레스 신호로 표시된 내부 어드레스를 변화시키도록 동작하는 어드레스 발생 시스템을 포함하고, 상기 어드레스 발생 시스템은 c-1)외부 클럭 신호와 동기하여 제1레벨과 제2레벨 사이에서 제1제어 신호를 변화시키기 위해 제1외부 제어신호에, 그리고 이부 클럭 신호와 동기하여 제3레벨과 제4레벨 사이에서 제2제어 클럭 신호를 변화시키기 위해 제2외부 제어 신호에 응답하는 제어 회로와; c-2)외부 어드레스를 표시하는 외부 어드레스 신호를 저장하기 위해 제2레벨의 제1제어 신호에 응답하는 제1래치 회로와;c-3)외부 어드레스로부터 제1내부 어드레스를 표시하는 내부 어드레스 신호를 발생하기 위해 제2레벨의 제1제어신호에 응답하고, 제1제어 신호가 상기 제1레벨로 복귀시 외부 어드레스를 저장하는 제2래치 회로와;c-4)제2 내부 어드레스를 발생하는데 사용되는 제1값으로 카운트 신호를 세팅하고, 제3레벨에서 제4레벨까지의 제2제어 클럭 신호의 모든 변화시에 카운트 신호를 변화시키기 위해 제2레벨의 제1제어 신호에 응답하는 카운터와;c-5)제1래치 회로에 저장된 외부 어드레스로부터 계산된 어드레스, 및 카운트 신호의 값을 발생하도록 동작하는 계산된 어드레스 발생 회로;c-6)계산된 어드레스를 저장하기 위해 제3레벨의 제2제어 클럭 신호에 응답하는 제3래치 회로;c-7)제3래치 회로에서 제2래치 회로까지 계산된 어드레스를 전달하기 위해 제4레벨의 제2제어 클럭 신호에 응답하는 트랜스퍼 회로를 갖고 있음으로써, 제2래치 회로가 내부 어드레스를 계산된 어드레스로 변화시키도록 구성된 것이다.

이하, 도면을 참조하여 상세히 설명하겠다.

제6도를 참조하면, 본 발명에 따른 반도체 메모리 디바이스는 단일 반도체칩(10)상에 제작되고, 크게 버스트 억세스 모드용 어드레스 발생 시스템(11), 데이타 비트를 저장하는 메모리 셀 어레이(12), 입력 데이타 신호를 수신하고, 입력 데이타 신호를 전달하는 인터페이스(13)및 메모리 셀 어레이(12)의 기록 연산 및 판독 연산을 실행하는 다른 주변 회로(14)를 포함한다. 본 발명은 외부 어드레스 비트 AX를 2비트 신호라고 가정한다. 그러나, 본 발명은 2개를n으로 대체함으로써, 임의의 n비트 외부 어드레스 신호로 쉽게 연장될 수 있다.

어드레스 발생 시스템(11)은 4개의 인버터 INV10, INV11, INV12 및 INV13, 및 2개의 NAND 게이트 NA1 및 NA2로 구성된 제어 회로(11a)를 포함한다. 버스트 진행 입력 신호 ADV및 어드레스 상태 신호 ADSC는 인버터 INV10 및 INV11에 각각 공급되고, 하이 레벨의 상보 신호는 NAND 게이트 NA1및 NA2를 각각 인에이블한다. 따라서, 인에이블된 NAND 게이트 NA1및 NA2는 외부 클럭 신호 CKX에 응답되고, 인버터 INV12및 INV13은 외부클럭 신호 CKX와 동기하여 하이 레벨과 로우 레벨 사이에서 제1제어 신호 CKL및 제2제어 클럭 신호 CKB를 변화시킨다.

어드레스 발생 시스템(11)은 2비트 카운터 신호 CV의 값을 변화시키기 위해 제1제어 신호 CKL및 제2제어 크럭 신호 CKB에 의해 제어된 카운터(11b)를 더 포함한다. 카운터 신호 CV의 기준값은 제로이고, 카운터(11b)는 표4에 표시된 제2제어 클럭 신호 CKB의 리딩 에지에 동기하여 카운트 신호 CV의 값을 변화시킨다.

또, 카운터 (11b)는 카운트 신호 CV를 기준값 다음의 초기값(0, 1)로 세팅하기 위해 제1제어 신호 CKL에 응답한다. 초기값은 종래 기술의 값과 다르다.

카운터(2)의 회로 배열은 제7도에 도시되어 있는데, 상보 신호 CCKB및 CCKL을 발생하는 신호 프리디코더(11c), 2개의 래치 회로(11d a및 11e), 증가 콘트롤러(11f)및 초기값 발생기(11g)를 포함한다. 신호 프리디코더(11c), 래치 회로(11d a및 11e)및 증가형 콘트롤러(11f)는 종래 기술과 유사하다. 그러나, 초기값 발생기(11g)는 리셋팅 회로(1h)와 다르다. 즉, n채널 증가형 스위칭 트랜지스터 Qn1및 Qn2는 접지 전압을 상보 비트 CCV0및 상위 비트 CV1에 공급하고, p채널 증가형 스위칭 트랜지스터 Qp3 및 Qp4는 정(+)전압을 하위 비트 CV0및 상보 비트 CCV1에 공급한다. 따라서, 하이 레벨로 제1제어 신호 CLK가 변화될 때, 상위 비트 CV1 및 하위 비트 CV0는 각각 제로 및 1로 세트된다.

제6도에 의하면, 어드레스 발생 시스템(11)은 2비트 외부 어드레스 신호AX를 저장하는 제1래치 회로(11h), 제1 래치 회로(11h)와 동일 시간 동안 외부 어드레스 신호 AX를 저장하는 제2 래치 회로(11i), 및 외부 어드레스 신호 AX및 카운트 신호 CV의 배타적 OR연산을 실행하기 위한 논리 회로(11j)를 더 포함한다. 제1 래치 회로(11h)및 논리 회로(11j)는 종래와 유사한 회로로, 제4도에 상세히 도시되어 있다. 제4도에 사용된 참조 번호는 제8도의 이들 회로(11h 및 11j)의 대응하는 콤포넌트 및 노드와 같은 번호이다.

제8도에 도시된 바와 같이, 제2 래치 회로(11i)는 인버터 INV14 및 INV15, 트랜스퍼 게이트 TGI 및 TG2, 외부 어드레스 비트 AX0/AX1을 저장하기 위해 상보 신호 CCKB및 CCKL과 인에이블된 래치 유니트(11n), 및 내부 어드레스 신호 AI를 공급하는 인버터 INV16 및 INV17을 각각 포함하는 2개의 래치 서브 회로로 구성된다. 외부 어드레스 비트 AX0및 AX1은 트랜스퍼 게이트 TG3/TG4및 TG1/TG2를 통해 노드 CN1/CCN1에서 래치 유니트(1k 및 11n)으로 평행하게 전달되고, 외부 어드레스 비트 AX0/AX1은 동일 타이밍에서 래치 유니트(1k 및 11n)내에 저장된다.

제6도에 의하면, 어드레스 발생 시스템(11)은 논리 회로(11j)의 출력 신호 EX를 저장하기 위해 제2제어 클럭 신호 CKB에 응답하는 제3 래치 회로(11k), 및 출력 신호 EX를 제2래치 회로(11i)로 전달하기 위해 제2제어 클럭 신호 CKB에 응답하는 트랜스퍼 회로(11m)을 더 포함한다. 제3래치 회로(11k)는 래치 유니트 (11p)및 트랜스퍼 게이트(TG5 및 TG6)을 각각이 갖고 있는 2개의 제3래치 서브 회로로 구성되는데, 이 트랜스퍼 게이트(TG5 및 TG6)은 논리 회로 (11j)로부터의 출력 신호 EX를 래치 유니트(11p)로 전달하기 위해 제2제어 클럭 신호 CKB및 상보 신호 CCKB에 응답한다.

또, 트랜스퍼 회로(11m)은 한 쌍의 트랜스퍼 게이트(TG7 및 TG8)에 의해 각각이 구성된 2개의 트랜스퍼 서브 회로로 구성된다. 트랜스퍼 게이트(TG7 및 TG8)은 계산된 어드레스 신호 AA와 같이 출력 신호 EX를 제2래치 회로(11i)로 전달하기 위해 제2제어 클럭 신호 CKB및 상보 신호 CCKB에 응답한다. 인버 INV16및 INV17의 입력 노드는 래치 유니트(11n)및 트랜스퍼 회로(11m)의 양쪽에 결합되고, 외부 어드레스 신호 EX및 계산된 어드레스 신호 AA를 선택적으로 반전시킨다. 내부 어드레스 신호 AI는 인버터 INV16및 INV17의 출력 노드에서 주변 회로(14)로 공급되고, 주변 회로는 버스트 억세스용으로 메모리 셀 어레이(12)와 인터페이스(13)의 사이에 데이타 경로를 제공한다.

이 경우에는 논리 회로(11j)가 계산된 어드레스 발생 회로로서 작용한다. 제1및 제3레벨은 로우 레벨에 상당하고, 제2및 제4레벨은 하이 레벨에 상당한다.

어드레스 발생 시스템(11)은 버스트 억세스 모드에서 다음과 같이 동작한다. 제9도는 버스트 억세스 모드에서 어드레스 발생을 도시한 것이다. 어드레스 상태 신호 ADSC는 시간 t21에서 액티브 로우 레벨로 변화된다. 외부 어드레스 신호 AX는 노드 CN1/CCN1로 전달되는데, 그 이유는 트랜스퍼 게이트 TG9/TG10(제8도 참조)은 로우 레벨의 제1제어 신호 CKL에 직면하여 턴 온되기 때문이다. 더우기, 어드레스 상태 입력 신호 ADSC는 NAND게이트 NA2를 인에블하고, NAND게이트 NA2는 시간 t22에서 외부 클럭 신호 CKX의 리딩 에지에 동기하여 제1제어 신호 CKL을 하이 레벨로 변화시킨다. 하이 레벨의 제1제어 신호 CKL은 트랜스퍼 게이트 TG3/TG4및 트랜스퍼 게이트 TG1/TG2를 함께 턴 온시킨다. 트랜스퍼 게이트 TG3및 TG4는 외부 어드레스 신호 AX를 래치 유니트(1k)로 전달시키고, 래치 유니트(1k)는 외부 어드레스 신호 AX를 저장한다.

한편, 트랜스퍼 게이트 TG1 및 TG2는 외부 어드레스 신호 AX를 직접 인버터 INV16및 IV17로 전달시키고, 인버터 INV16및 INV17은 시간 t23에서 내부 어드레스 신호 AI를 발생한다. 그러나, 로우 레벨의 상보 신호 CCKL은 래치 유니트(11n)을 인에이블시키지 않고, 제1내부 어드레스는 래치 유니트(11n)내에 저장되지 않는다.

따라서, 제1내부 어드레스(00)은 임의의 논리 연산없이 외부 어드레스 신호 AX로 표시된 외부 어드레스에 의해 직접적으로 결정되고, 인버터 INV16및 INV17에 대한 신호 전파만이 시간 지연 td10을 발생시킨다. 이러한 이유로 인해, 시간 지연 td10은 시간 지연 td0보다 더 짧다.

래치 유니트(1k)에 의해 래치된 외부 어드레스 신호 AX는 논리 회로(11j)에 의한 카운터 신호 CV의 초기값 1로 배타적 OR 연산되고, 제2제어 클럭 신호 CKB가 로우 레벨이기 때문에, 출력 신호 EX는 트랜스퍼 게이트 TG5 및 TG6을 통해 래치 유니트(11p)에 도달한다. 그러나, 트랜스퍼 회로(11m)은 인버터 INV16및 INV7을 출력 신호 EX로부터 차단하는데, 그 이유는 로우 레벨의 제2제어 신호 CKB가 트랜스퍼 게이트 TG7 및 TG8을 턴 온시키지 못하기 때문이다. 따라서, 제2래치 회로(11i)가 외부 어드레스와 동일한 제1어드레스를 표시하는 내부 어드레스 신호를 출력하는 동안, 계산된 어드레스 AA는 준비되어 이미 제3래치 유니트(11k)에 저장된다. 이러한 특징은 후술하는 바와 같이 제2버스트 및 제3버스트의 발생을 가속한다. 인액티브 하이 레벨에 대한 어드레스 상태 신호 ADSC의 복귀로 인해, 제1제어 클럭 CKL이 시간 t24에서 로우 레벨로 변화된 경우에는 트랜스퍼 게이트 TG3/TG4 및 TG1/TG2가 턴 오프되고, 래치 유니트(1k)가 외부 어드레스(00)를 저장하며, 래치 유니트(11n)이 제1래치(11h)로부터 분리된다. 상보 신호 CCKB및 CCKL은 하이 레벨 상태이고, 제1내부 어드레스(00)은 래치 유니트(11n)내에 저장된다.

버스트 진행 입력 신호 ADV는 시간 t25에서 액티브 로우 레벨로 진행하고, 콘트롤러(11a)는 시간 t26에서 외부 클럭 신호 CKX의 리딩 에지에 동기하여 제2제어 클럭 신호 CKB를 하이 레벨로 변화시킨다. 그 다음, 트랜스퍼 게이트(TG7및 TG8)은 턴 온되고, 트랜스퍼 회로(11m)은 계산된 어드레스(01)을 인버터 INV16및 INV17에 공급한다. 그 다음, 내부 어드레스 신호 AI는 제2어드레스(01)로 변화되고, 제3래치 회로(11k)에서 인터버 INV16/INV17까지의 신호전파는 시간 지연 td11을 발생시킨다. 시간 지연 td11은 시간 지연 td1보다 더 짧고, 계산된 어드레스는 버스트 억세스를 가속시킨다.

계산된 어드레스(01)이 인버터 INV16/INV17로 전달되는 동안, 트랜스퍼 게이트 TG5및 TG6은 턴 오프되고, 카운터 (11b)는 카운터 신호 CV를 (10)으로 증가시키며, 논리 회로(11j)는 (10)의 출력 신호 EX를 산출한다.

제2제어 클럭 신호 CKB가 시간 t28에서 로우 레벨로 변화될 경우, (10)인 출력 신호 EX는 트랜스퍼 게이트 TG5 및 TG6을 통해 래치 유니트(11p)로 전달되고, 계산된 어드레스(10)과 같이 저장된다. 트랜스퍼 게이트 TG7및 TG8은 턴 오프되고, 트랜스퍼 회로(11m)은 제2래치 회로(11i)를 제3래치 회로(11k)로 부터 분리시킨다. 래치 유니트(11n)은 제2내부 어드레스(01)을 저장하고, 인버터 INV16/INV17은 제2내부 어드레스를 연속적으로 공급한다.

제2제어 클럭 신호 CKB는 시간 t29 및 t30에서 변화되고, 제3내부 어드레스(10)및 제4내부 어드레스(11)은 제2내부 어드레스와 동일 방식으로 발생된다. 제3및 제4내부 어드레스는 제2및 제3버스트 억세스용으로 주변 회로(14)에 공급된다.

상술한 실시예에서는 논리 회로(11j)가 배타적 OR연산을 실행한다. 그러나, 다른 실행의 논리 회로는 카운터 값을 외부 어드레스에 가산하고, 본 분야에 숙련된 기술자들은 공지된 가산기를 이용할 수 있다.

상술한 바와 같이, 제2래치 회로(11i)가 현재의 내부 어드레스를 공급하는 동안, 논리 회로(11j)는 다음 내부 어드레스를 표시하는 계산된 어드레스를 발생하고, 시간 지연은 신호 전파로 인해서만 발생된다. 결과적으로, 본 발명에 따른 어드레스 발생 시스템은 버스트 억세스를 가속시키고, 최고로 높은 고속 반도체 메모리 디바이스가 형성된다.

본 발명은 양호한 실시예에 대해 상세히 설명되었지만, 본 분야에 숙련된 기술자들이라면 본 발명의 범위를 벗어나지 않고서 양호한 실시예를 여러가지로 변형 및 변경시킬 수 있다. 예를 들면, 본 발명에 따른 반도체 메모리 디바이스는 다른 기능 블럭과 함게 큰 스케일 직접 부분을 형성할 수 있다.

또, 본 발명에 따른 반도체 메모리 디바이스는 외부 디바이스를 버스트 억세싱 시퀀스 뿐만 아니라 기준 억세싱 시퀀스를 통해 저장된 데이타를 억세스할 수 있다.

Claims (5)

1. a) 데이타 비트를 저장하는 다수의 메모리 셀(12), b) 상기 다수의 메모리 셀(12)를 선택적으로 억세스가능하게 하기 위해 내부어드레스 신호 AI에 응답하는 주변 회로(14), 및 c) 순차 버스트 억세스에 대한 상기 내부 어드레스 신호 AI로 표시된 내부 어드레스를 변화시키도록 동작하는 어드레스 발생 시스템(11)를 구비한 반도체 메모리 디바이스에 있어서, 상기 어드레스 발생 시스템(11)은 c-1) 외부 클럭 신호 CKX와 동기하여 제1레벨과 제2레벨 사이에서 제1제어 신호 CKL을 변화시키기 위해 제1외부 제어 신호 ADSC에 응답하고, 그리고 상기 외부 클럭 신호 CKX와 동기하여 제3레벨과 제4레벨 사이에서 제2제어 클럭 신호 CKB를 변화시키기 위해 제2외부 제어신호 ADV에 응답하는 제어 회로(11a), c-2) 외부 어드레스를 표시하는 외부 어드레스 신호 AX를 저장하기 위해 상기 제2레벨의 상기 제1제어 신호 CKL에 응답하는 제1래치 회로(11h), c-3) 상기 외부 어드레스로부터 제1내부 어드레스를 표시하는 상기 내부 어드레스 신호 AI를 발생하기 위해 상기 제2레벨의 상기 제1제어 신호 CKL에 응답하고, 상기 제1제어 신호 CKL이 상기 제1레벨로 복귀시에 상기 외부 어드레스를 저장하는 제2래치 회로(11i), c-4) 제2내부 어드레스를 발생하는데 사용되는 제1값으로 카운트 신호 CV 를 세팅하고, 상기 제3레벨에서 상기 제4레벨까지의 상기 제2제어 클럭 신호 CKB의 모든 변화시에 상기 카운트 신호 CV를 변화시키기 위해 상기 제2레벨의 상기 제1제어 신호 CKL에 응답하는 카운터(11b), c-5) 상기 제1래치 회로(11h)내에 저장된 상기 외부 어드레스로부터 계산된 어드레스 EX/AA 및 상기 카운트 신호 CV 의 값을 발생시키도록 동작하는 계산된 어드레스 발생 회로(11j), c-6) 상기 계산된 어드레스 EX/AA를 저장하기 위해 상기 제3레벨의 상기 제2제어 클럭 신호 CKB에 응답하는 제3래치 회로(11k), 및 c-7) 상기 제3래치 회로(11k)에서 상기 제2래치 회로(11i)까지 상기 계산된 어드레스 EX/AA를 전달하기 위해 상기 제4레벨의 상기 제2제어 클럭 신호 CKB에 응답하는 트랜스퍼 회로(11m)을 구비함으로써, 상기 제2래치 회로(11i)가 상기 내부 어드레스를 상기 계산된 어드레스로 변화시키도록 구성된 것을 특징으로 하는 반도체 메모리 디바이스.
2. 제1항에 있어서, 상기 제1래치 회로(11h)는 상기 제1제어 신호 CKL이 상기 제1레벨에서 상기 제2레벨까지 변화되는 제1타이밍 t22에서 상기 외부 어드레스 AX를 저장하고, 상기 제2래치 회로(11i)는 상기 제1타이밍 t22에서 상기 외부 어드레스로 부터 상기 제1내부 어드레스를 표시하는 상기 내부 어드레스 신호 AI를 발생시키도록 기동하며, 상기 카운터(11b)는 상기 카운트 신호 CV를 상기 제1타이밍 t22에서 상기 제2내부 어드레스를 발생하는데 사용되는 상기 제1값으로 세팅하고, 상기 계산된 어드레스 발생 회로(11j)는 상기 외부 어드레스로부터 상기 제2내부 어드레스를 표시하는 상기 계산된 어드레스, 및 상기 카운터 신호 CV 의 상기 제1값을 즉시 발생시키며, 상기 제3래치 회로(11k)는 상기 제1타이밍 t22에서 상기 제2내부 어드레스를 표시하는 상기 계산된 어드레스를 저장하도록 인에이블되고, 상기 트랜스퍼 회로(11m)은 상기 제2제어 클럭 신호 CKB가 상기 제3레벨에서 상기 제4레벨까지 변화되는 상기 제1타이밍 t22후의 제2타이밍 t26에서, 상기 제2내부 어드레스를 표시하는 상기 계산된 어드레스를 전달하며, 상기 제3래치 회로(11k)는 상기 제2타이밍 t26에서 디스에이블되고, 상기 제2래치 회로(11i)는 상기 제2제어 클럭 신호 CKB가 상기 제4레벨에서 상기 제3레벨까지 변화되는 상기 제2타이밍 t26후의 제3타이밍 t28에서, 상기 제2내부 어드레스를 저장하며, 상기 트랜스퍼 회로(11m)은 상기 제3타이밍 t28에서 턴 오프되는 것을 특징으로 하는 반도체 메모리 디바이스.
3. 제2항에 있어서, 상기 카운터(11b)는 상기 카운트 신호 CV를 상기 제3타이밍 t28에서 제3내부 어드레스를 발생시키는데 사용되는 제2값으로 변화시키고, 상기 계산된 어드레스 발생 회로(11j)는 상기 제3내부 어드레스를 표시하는 상기 계산된 어드레스를 즉시 발생시키며, 상기 제3래치 회로(11k)는 상기 제3타이밍 t28에서 상기 제3내부 어드레스를 표시하는 상기 계산된 어드레스를 저장하기 위해 인에이블되고, 상기 트랜스퍼 회로(11m)은 상기 제2제어 클럭 신호 CKB가 상기 제4레벨에서 상기 제3레벨로 변화되는 상기 제3타이밍 후의 제4타이밍 t29에서 상기 내부 어드레스 신호를 상기 제3내부 어드레스로 변화시키기 위해, 상기 제3래치 회로(11k)에서 상기 제2래치 회로(11i)로 상기 제3내부 어드레스를 표시하는 계산된 어드레스를 전달하는 것을 특징으로 하는 반도체 메모리 디바이스.
4. 제1항에 있어서, 상기 계산된 어드레스 발생 회로(11j)는 상기 외부 어드레스의 배타적 OR연산을 통해 상기 계산된 어드레스, 및 상기 카운트 신호 CV의 값을 발생시키는 것을 특징으로 하는 반도체 메모리 디바이스.
5. 제1항에 있어서, 상기 계산된 어드레스 발생 회로(11j)는 상기 외부 어드레스의 가산 연산을 통해 상기 계산된 어드레스, 및 상기 카운트 신호 CV 의 값을 발생시키는 것을 특징으로 하는 반도체 메모리 디바이스.