KR100267467B1 - Fabricating method for actuated mirror arrays - Google Patents

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Abstract

PURPOSE: A method of manufacturing a thin film actuated mirror arrays is provided to increase a dielectric capacity by increasing an effective area of an active layer and to prevent other layers from being damaged when removing the first sacrifice layer. CONSTITUTION: A drive substrate(550) having a drain pad(520), a passivation layer(530) and an etch stop layer(540) is formed at an insulation substrate(510) where M times N MOS transistors are formed. The first sacrifice layer(560a) is formed over the etch stop layer(540) and is made of a material that a surface area of a grain is large. A membrane material layer, a bottom electrode material layer, an active material layer and a top electrode material layer are sequentially formed on the first sacrifice layer(560a). A membrane(580), a bottom electrode(590), an active layer(600) and a top electrode(610) are formed by patterning the membrane material layer, the bottom electrode material layer, the active material layer and the top electrode material layer. The second sacrifice layer(560b) is formed on the top electrode(610) and is made of a material that a surface area of a grain is small. The second sacrifice layer(610) is removed so that a part of the top electrode(610) may be exposed. A post and a mirror are formed on the exposed top electrode and the second sacrifice layer. The first and second sacrifice layers(560a,560b) are removed.

Description

박막형 광로조절장치의 제조방법{FABRICATING METHOD FOR ACTUATED MIRROR ARRAYS}Manufacturing method of thin film type optical path control device {FABRICATING METHOD FOR ACTUATED MIRROR ARRAYS}

본 발명은 박막형 광로조절장치의 제조방법에 관한 것으로서, 특히 희생층을 실리콘으로 형성하여 변형층의 유전용량을 증가시키고, 희생층을 제거할 때 기형성된 다른 층들을 손상시키지 않는 박막형 광로조절장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film type optical path control device. In particular, the sacrificial layer is formed of silicon to increase the dielectric capacity of the strained layer, and the thin film type optical path control device does not damage other layers formed when removing the sacrificial layer. It relates to a manufacturing method.

일반적으로, 광학 에너지(optical energy)를 스크린상에 투영하기 위한 장치인 공간적인 광 모듈레이터(spatial light modulator)는 광통신, 화상 처리 및 정보 디스플레이 장치등에 다양하게 응용될 수 있다. 이러한 장치들은 광원으로부터 입사되는 광속을 스크린에 투영하는 방법에 따라서 직시형 화상표시장치와 투사형 화상표시장치로 구분된다. 직시형 화상표시장치로는 CRT(Cathode Ray Tube)등이 있으며, 투사형 화상표시장치로는 액정표시장치(Liquid Crystal Display:이하 'LCD'라 칭함), DMD(Deformable Mirror Device), 또는 AMA등이 있다.In general, a spatial light modulator, which is an apparatus for projecting optical energy onto a screen, may be variously applied to optical communication, image processing, and information display apparatus. Such devices are classified into a direct view type image display device and a projection type image display device according to a method of projecting a light beam incident from a light source onto a screen. CRT (Cathode Ray Tube) is a direct view type image display device, and a liquid crystal display device (hereinafter referred to as LCD), a DMD (Deformable Mirror Device), or AMA is a projection type image display device. have.

상술한 CRT장치는 평균 100ft-L(백색 표시) 이상인 휘도, 30 : 1 이상인 콘트라스트비, 1만시간 이상의 수명등이 보증된 우수한 표시장치이다. 그러나, CRT는 중량 및 용적이 크고 높은 기계적인 강도를 유지하기 때문에 화면을 완전한 평면으로 하기가 곤란하여 주변부가 왜곡되는 문제점이 있었다. 또한, CRT는 전자빔으로 형광체를 여기해서 발광시키므로 화상을 만들기 위해 고전압을 필요로 하는 문제점이 있었다.The above-described CRT apparatus is an excellent display apparatus which is guaranteed an average brightness of 100 ft-L (white display) or more, a contrast ratio of 30: 1 or more, a lifetime of 10,000 hours or more. However, since the CRT has a large weight and volume and maintains high mechanical strength, it is difficult to make the screen completely flat, which causes distortion of the peripheral part. In addition, since CRTs excite phosphors with an electron beam to emit light, there is a problem that a high voltage is required to produce an image.

따라서, 상술한 CRT의 문제점을 해결하기 위해 LCD가 개발되었다. 이러한 LCD의 장점을 CRT와 비교하여 설명하면 다음과 같다. LCD는 저전압에서 동작하며, 소비 전력이 작고, 변형없는 화상을 제공한다.Therefore, LCDs have been developed to solve the above-mentioned problems of CRT. The advantages of such LCDs are explained in comparison with CRTs. LCDs operate at low voltages, consume less power, and provide images without distortion.

그러나, 상술한 장점들에도 불구하고 LCD는 광속의 편광으로 인하여 1∼2％의 낮은 광효율을 가지며, 그 내부의 액정물질의 응답속도가 느린 문제점이 있었다.However, despite the advantages described above, the LCD has a low light efficiency of 1 to 2% due to the polarization of the light beam, and there is a problem that the response speed of the liquid crystal material therein is slow.

이에 따라, 상술한 바와 같은 LCD의 문제점들을 해결하기 위하여 DMD, 또는 AMA등의 장치가 개발되었다. 현재, DMD가 약 5% 정도의 광효율을 가지는 것에 비하여 AMA는 10% 이상의 광효율을 얻을 수 있다. 또한, AMA는 입사되는 광속의 극성에 의해 영향을 받지 않을 뿐만 아니라 광속의 극성에 영향을 끼치지 않는다.Accordingly, devices such as DMD or AMA have been developed to solve the problems of LCD as described above. Currently, AMA can achieve a light efficiency of 10% or more, while DMD has a light efficiency of about 5%. In addition, the AMA is not only affected by the polarity of the incident luminous flux but also does not affect the polarity of the luminous flux.

통상적으로, AMA 내부에 형성된 각각의 액츄에이터들은 인가되는 화상 신호 및 바이어스 전압에 의하여 발생되는 전계에 따라 변형을 일으킨다. 이 액츄에이터가 변형을 일으킬 때, 액츄에이터의 상부에 장착된 각각의 거울들은 전계의 크기에 비례하여 경사지게 된다.Typically, the respective actuators formed inside the AMA cause deformation depending on the electric field generated by the applied image signal and bias voltage. When this actuator causes deformation, each of the mirrors mounted on top of the actuator is inclined in proportion to the magnitude of the electric field.

따라서, 이 경사진 거울들은 광원으로부터 입사된 빛을 소정의 각도로 반사시킬 수 있게 된다. 이 각각의 거울들을 구동하는 액츄에이터의 구성재료로서 PZT(Pb(Zr, Ti)O3), 또는 PLZT((Pb, La)(Zr, Ti)O3)등의 압전 세라믹이 이용된다. 또한, 이 액츄에이터의 구성 재료로 PMN(Pb(Mg, Nb)O3)등의 전왜 세라믹을 이용할 수 있다.Thus, these inclined mirrors can reflect light incident from the light source at a predetermined angle. Piezoelectric ceramics such as PZT (Pb (Zr, Ti) O 3 ), or PLZT ((Pb, La) (Zr, Ti) O 3 ) are used as the constituent material of the actuator for driving the respective mirrors. As the constituent material of this actuator, electrodistorted ceramics such as PMN (Pb (Mg, Nb) O 3 ) can be used.

상술한 AMA는 벌크(bulk)형과 박막(thin film)형으로 구분된다. 현재 AMA는 박막형 광로조절장치가 주종을 이루는 추세이다.The AMA is classified into a bulk type and a thin film type. Currently, AMA is the main trend of the thin-film optical path control device.

도 1은 종래 박막형 광로조절장치의 평면도이고, 도 2는 도 1에 도시한 장치를 A-A' 선으로 자른 단면도이다.1 is a plan view of a conventional thin film type optical path control device, Figure 2 is a cross-sectional view taken along the line AA 'of the device shown in FIG.

도 1 및 도 2를 참조하면, 종래 박막형 광로조절장치는 구동기판(50)과 구동기판(50)의 상부에 형성된 액츄에이터(160)를 포함한다.1 and 2, the conventional thin film type optical path control apparatus includes a driving substrate 50 and an actuator 160 formed on the driving substrate 50.

M×N(M, N은 정수)개의 MOS(Metal Oxide Semiconductor) 트랜지스터(도시되지 않음)가 내장된 구동기판(50)은 절연기판(10)의 일측 상부에 형성된 드레인 패드(drain pad : 20), 절연기판(10)과 드레인 패드(20)의 상부에 형성된 보호층(30), 그리고 보호층(30)의 상부에 형성된 식각 방지층(40)을 포함한다.The driving substrate 50 in which M × N (M and N are integers) MOS (Metal Oxide Semiconductor) transistors (not shown) is formed on a drain pad 20 formed on one side of the insulating substrate 10. The protective layer 30 is formed on the insulating substrate 10 and the drain pad 20, and the etch stop layer 40 is formed on the protective layer 30.

액츄에이터(160)는 식각 방지층(40)중 하부에 드레인 패드(20)가 형성된 부분에 일측이 접촉되며 타측이 제 1 에어갭(70a)을 개재하여 식각 방지층(40)과 평행하도록 적층된 멤브레인(80), 멤브레인(80)의 상부에 형성된 하부전극(90), 하부전극(90)의 상부에 형성된 변형층(100), 변형층(100)의 상부에 형성된 상부전극(110), 변형층(100)의 타측으로부터 변형층(100), 하부전극(90), 멤브레인(80), 식각 방지층(40) 및 보호층(30)을 통하여 드레인 패드(20)까지 수직하게 형성된 배전홀(120), 그리고 배전홀(120) 내부에 하부전극(90)과 드레인 패드(20)가 연결되도록 형성된 배전체(130)를 포함한다.The actuator 160 has a membrane in which one side is in contact with a portion in which the drain pad 20 is formed in the lower portion of the etch stop layer 40 and the other side is parallel to the etch stop layer 40 via the first air gap 70a. 80, the lower electrode 90 formed on the membrane 80, the strained layer 100 formed on the lower electrode 90, the upper electrode 110 formed on the strained layer 100, and the strained layer ( The distribution hole 120 vertically formed to the drain pad 20 through the strained layer 100, the lower electrode 90, the membrane 80, the etch stop layer 40, and the protective layer 30 from the other side of the 100, In addition, the lower electrode 90 and the drain pad 20 are connected to each other in the distribution hole 120.

또한, 도 2를 참조하면, 멤브레인(80)의 일측은 그 중앙부에 사각형 형상의 오목한 부분을 가지며, 이러한 사각형 형상의 오목한 부분이 양쪽 가장자리로 갈수록 계단형으로 넓어지는 형상을 가진다. 멤브레인(80)의 타측은 인접한 액츄에이터의 멤브레인이 계단형으로 넓어지는 오목한 부분에 대응하도록 계단형으로 좁아지는 돌출부를 갖는다. 따라서, 멤브레인(80)의 돌출부는 인접한 멤브레인의 오목한 부분에 끼워지고, 멤브레인(80)의 오목한 부분에 인접한 멤브레인의 돌출부가 끼워져서 형성된다. 그리고, 상부전극(110)의 상부에는 상부전극(110)의 일측 상부에 일측이 포스트(140)를 통하여 접촉되며, 타측이 제 2 에어갭(70b)을 개재하여 상부전극(110)과 평행하게 형성된 거울(150)을 포함한다.In addition, referring to FIG. 2, one side of the membrane 80 has a rectangular concave portion at the center thereof, and the rectangular concave portion has a shape that is stepwise widened toward both edges. The other side of the membrane 80 has a projection that narrows stepwise to correspond to the recessed portion where the membrane of the adjacent actuator is stepped wide. Thus, the protrusion of the membrane 80 is formed by fitting into the concave portion of the adjacent membrane, and the protrusion of the membrane adjacent to the concave portion of the membrane 80 is formed. In addition, one side of the upper electrode 110 is in contact with one side of the upper electrode 110 through the post 140, and the other side is parallel to the upper electrode 110 via the second air gap 70b. Formed mirror 150.

이하, 종래 박막형 광로조절장치의 제조방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a manufacturing method of a conventional thin film type optical path control device will be described in detail with reference to the accompanying drawings.

도 3a를 참조하며, 먼저, M×N(M, N은 정수)개의 MOS 트랜지스터(도시되지 않음)가 내장되어 있고, 일측 상부에 드레인 패드(20)가 형성된 절연기판(10)을 제공한다. 이때, 절연기판(10)은 실리콘(Si)과 같은 반도체 또는 유리나 알루미나(Al2O3)등의 절연물질로 이루어진다.Referring to FIG. 3A, first, an MxN (M, N is an integer) MOS transistor (not shown) is provided and an insulating substrate 10 having a drain pad 20 formed on one side thereof is provided. In this case, the insulating substrate 10 is made of a semiconductor such as silicon (Si) or an insulating material such as glass or alumina (Al 2 O 3 ).

절연기판(10) 및 드레인 패드(20)의 상부에는 보호층(30)이 적층된다. 보호층(30)은 인실리케이트유리(PSG)를 화학기상증착(CVD) 방법을 이용하여 0.1 ∼ 1.0㎛ 정도의 두께를 갖도록 형성된다. 보호층(30)은 후속하는 공정동안 MOS 트랜지스터가 내장된 절연기판(10)이 손상되는 것을 방지한다.The protective layer 30 is stacked on the insulating substrate 10 and the drain pad 20. The protective layer 30 is formed to have a thickness of about 0.1 μm to 1.0 μm by using the chemical vapor deposition (CVD) method of the silicate glass (PSG). The protective layer 30 prevents damage to the insulating substrate 10 in which the MOS transistor is embedded during the subsequent process.

보호층(30)의 상부에는 질화물로 이루어진 식각 방지층(40)이 1000 ∼ 2000Å정도의 두께를 갖고 적층된다. 식각 방지층(40)은 저압의 반응 용기내에서 열에너지에 의한 화학반응을 이용하여 저압 화학기상증착(LPCVD)을 이용하여 형성된다. 식각 방지층(40)은 후속하는 식각공정 동안 보호층(30)과 그 하부가 손상되는 것을 방지한다. 따라서, 절연기판(10), 드레인 패드(20), 보호층(30) 및 식각 방지층(40)을 포함하는 구동기판(50)을 완성한다.An etch stop layer 40 made of nitride is stacked on the passivation layer 30 with a thickness of about 1000 to 2000 kPa. The etch stop layer 40 is formed using low pressure chemical vapor deposition (LPCVD) using a chemical reaction by thermal energy in a low pressure reaction vessel. The etch stop layer 40 prevents the protective layer 30 and its lower portion from being damaged during the subsequent etching process. Accordingly, the driving substrate 50 including the insulating substrate 10, the drain pad 20, the protective layer 30, and the etch stop layer 40 is completed.

식각 방지층(40)의 상부에는 제 1 희생층(60a)이 형성된다. 제 1 희생층(60a)은 인(P)의 농도가 높은 인실리케이트유리를 대기압 화학기상증착(APCVD) 공정을 이용하여 0.5 ∼ 2.0㎛ 정도의 두께로 형성된다. 즉, 대기압하의 반응 용기내에서 열에너지에 의한 화학반응을 이용하여 제 1 희생층(60a)을 형성한다. 이때, 제 1 희생층(60a)은 MOS 트랜지스터들이 내장된 구동기판(50)의 상부를 덮고 있으므로, 그 표면의 평탄도가 매우 불량하다. 따라서, 스핀 온 글래스(SOG)를 사용하거나 CMP 공정을 이용하여 제 1 희생층(60a)의 표면을 평탄화시킨다. 이어서, 제 1 희생층(60a)중 하부에 드레인 패드(20)가 형성된 부분을 패터닝함으로써, 식각 방지층(40)의 일부를 노출시켜 액츄에이터(160)의 지지부가 형성될 위치를 만든다.The first sacrificial layer 60a is formed on the etch stop layer 40. The first sacrificial layer 60a is formed of a silicate glass having a high concentration of phosphorus (P) to a thickness of about 0.5 to 2.0 μm using an atmospheric chemical vapor deposition (APCVD) process. That is, the first sacrificial layer 60a is formed using a chemical reaction by thermal energy in the reaction vessel under atmospheric pressure. In this case, since the first sacrificial layer 60a covers the upper portion of the driving substrate 50 in which the MOS transistors are embedded, the surface flatness is very poor. Therefore, the surface of the first sacrificial layer 60a is planarized by using spin on glass (SOG) or using a CMP process. Subsequently, by patterning a portion of the first sacrificial layer 60a in which the drain pad 20 is formed, a portion of the etch stop layer 40 is exposed to form a position at which the supporting portion of the actuator 160 is to be formed.

제 1 희생층(60a)의 상부 및 노출된 식각 방지층(40)의 상부에 멤브레인 물질층(80')을 적층한다. 멤브레인 물질층(80')은 질화물을 저압 화학기상증착(LPCVD) 방법을 이용하여 0.1 ∼ 1.0㎛ 정도의 두께로 형성한다. 이때, 저압의 반응용기내에서 반응성 가스의 비를 시간별로 변화시키면서 멤브레인 물질층(80') 내부의 스트레스(stress)를 조절한다.The membrane material layer 80 ′ is stacked on the first sacrificial layer 60a and on the exposed etch stop layer 40. The membrane material layer 80 ′ is formed of a nitride having a thickness of about 0.1 μm to 1.0 μm using low pressure chemical vapor deposition (LPCVD). At this time, the stress in the membrane material layer 80 ′ is controlled by changing the ratio of the reactive gas in the low pressure reaction vessel over time.

멤브레인 물질층(80')의 상부에는 백금 또는 백금-탄탈륨등의 금속을 스퍼터링 방법을 이용하여 0.1 ∼ 1.0㎛ 정도의 두께를 갖는 하부전극 물질층(90')을 형성한다.A lower electrode material layer 90 'having a thickness of about 0.1 to 1.0 µm is formed on the membrane material layer 80' by sputtering a metal such as platinum or platinum-tantalum.

하부전극 물질층(90')의 상부에는 변형 물질층(100')이 형성된다. 변형 물질층(100')은 PZT(Pb(Zr,Ti)O3) 또는 PLZT((Pb,La)(Zr,Ti)O3)등의 압전 물질을 졸-겔법, 스퍼터링 방법, 또는 화학기상증착(CVD) 방법을 이용하여 0.1 ∼ 1.0㎛ 정도의 두께로 형성된다. 또한, 변형 물질층(100')은 전왜 물질인 전왜 물질인 PMN(Pb(Mg,Nb)O3)을 사용하여 형성할 수 있다. 이어서, 변형 물질층(100')을 급속 열처리(RTA) 방법을 이용하여 열처리하여 상변이시킨다.A strained material layer 100 ′ is formed on the lower electrode material layer 90 ′. The layer of deformable material 100 ′ may be formed using a sol-gel method, a sputtering method, or a chemical vapor phase with a piezoelectric material such as PZT (Pb (Zr, Ti) O 3 ) or PLZT ((Pb, La) (Zr, Ti) O 3 ). It is formed to a thickness of about 0.1 to 1.0 ㎛ using a deposition (CVD) method. In addition, the strained material layer 100 ′ may be formed using PMN (Pb (Mg, Nb) O 3 ), which is an anti-distortion material. Subsequently, the strained material layer 100 ′ is subjected to heat treatment using a rapid heat treatment (RTA) method to phase change.

변형 물질층(100')의 상부에는 상부전극 물질층(110')이 형성된다. 상부전극 물질층(110')은 알루미늄, 백금, 백금-탄탈륨 또는 은등의 금속을 스퍼터링 방법을 이용하여 0.1 ∼ 1.0㎛ 정도의 두께를 갖도록 형성된다.An upper electrode material layer 110 ′ is formed on the strained material layer 100 ′. The upper electrode material layer 110 ′ is formed to have a thickness of about 0.1 μm to about 1.0 μm by sputtering a metal such as aluminum, platinum, platinum-tantalum, or silver.

도 3b를 참조하면, 상부전극 물질층(110'), 변형 물질층(100') 및 하부전극 물질층(90')을 소정의 화소 형상으로 순차적으로 패터닝하여 상부전극(110), 변형층(100) 및 하부전극(90)을 형성한다. 즉, 상부전극(110)의 상부에 포토레지스트층(도시되지 않음)을 형성한 후, 상부전극(110)을 패터닝한다. 이어서, 상부전극(110)과 변형 물질층(100')의 상부에 재차 포토레지스트층(도시되지 않음)을 형성한 후, 변형 물질층(100')을 소정의 화소 형상으로 패터닝하여 변형층(100)을 형성한다. 상기와 같은 방법으로, 하부전극 물질층(90')과 멤브레인 물질층(80')도 역시 소정의 화소 형상으로 순차적으로 패터닝하여 하부전극(90)과 멤브레인(80)을 순차적으로 형성한다.Referring to FIG. 3B, the upper electrode material layer 110 ′, the modifying material layer 100 ′, and the lower electrode material layer 90 ′ are sequentially patterned into a predetermined pixel shape to form the upper electrode 110 and the modifying layer ( 100 and the lower electrode 90 are formed. That is, after forming a photoresist layer (not shown) on the upper electrode 110, the upper electrode 110 is patterned. Subsequently, after the photoresist layer (not shown) is formed on the upper electrode 110 and the strained material layer 100 ', the strained material layer 100' is patterned into a predetermined pixel shape to form a strained layer ( 100). In this manner, the lower electrode material layer 90 'and the membrane material layer 80' are also sequentially patterned into a predetermined pixel shape to sequentially form the lower electrode 90 and the membrane 80.

다음, 변형층(100)의 일측으로부터 변형층(100), 하부전극(90), 멤브레인(80), 식각 방지층(40) 및 보호층(30)을 순차적으로 식각하여 배전홀(120)을 형성한다. 배전홀(120)의 내부에 텅스텐(W) 또는 티타늄(Ti)등의 금속을 스퍼터링 방법을 이용하여 배전체(130)를 형성한다. 배전체(130)는 하부전극(90)으로부터 드레인 패드(20)까지 수직하게 형성되어 드레인 패드(20)와 하부전극(90)을 전기적으로 연결한다. 따라서, 화상신호는 구동기판(50)에 내장된 트랜지스터로부터 드레인 패드(20)와 배전체(130)를 통하여 하부전극(90)에 인가된다.Next, the distribution layer 120 is sequentially formed by etching the strained layer 100, the lower electrode 90, the membrane 80, the etch stop layer 40, and the protective layer 30 from one side of the strained layer 100. do. A power distribution unit 130 is formed in the distribution hole 120 by sputtering a metal such as tungsten (W) or titanium (Ti). The distributor 130 is vertically formed from the lower electrode 90 to the drain pad 20 to electrically connect the drain pad 20 and the lower electrode 90. Accordingly, the image signal is applied to the lower electrode 90 through the drain pad 20 and the distributor 130 from the transistor embedded in the driving substrate 50.

이와 같이, 배전체(130)를 형성한 후, 제 1 희생층(60a)을 불산가스(HF)가스로 제거하여 제 1 에어갭(70a)을 형성한다.As described above, after the distributor 130 is formed, the first sacrificial layer 60a is removed with hydrofluoric acid (HF) gas to form the first air gap 70a.

계속하여, 상술한 결과물의 전면에 유동성이 우수한 폴리머등을 스핏 코팅하여 제 2 희생층(60b)을 상부전극(110)을 덮도록 소정의 높이까지 형성한다. 그리고, 제 2 희생층(60b)을 패터닝하여 상부전극(110)의 일측 상부를 노출시킨다.Subsequently, the second sacrificial layer 60b is formed to a predetermined height so as to cover the upper electrode 110 by spit coating a polymer having excellent fluidity on the entire surface of the above-described resultant. The second sacrificial layer 60b is patterned to expose an upper portion of one side of the upper electrode 110.

도 3c를 참조하면, 제 2 희생층(60b)의 상부 및 노출된 상부전극(110)의 상부에 백금, 알루미늄 또는 은등의 금속을 스퍼터링한 후, 패터닝하여 포스트(140)와 거울(150)을 동시에 형성한다. 따라서, 거울(150)은 일측이 포스트(140)를 통하여 상부전극(110)과 접촉되며, 타측이 상부전극(110)과 평행하게 형성된다. 거울(150)은 0.1 ∼ 1.0㎛ 정도의 두께를 가지며, 광원으로부터 입사되는 광속을 반사한다. 마지막으로, 제 2 희생층(60b)을 불산가스로 제거하여 제 2 에어갭(70b)을 형성한다.Referring to FIG. 3C, a metal such as platinum, aluminum, or silver is sputtered on the upper portion of the second sacrificial layer 60b and the exposed upper electrode 110, and then patterned to form the post 140 and the mirror 150. Form simultaneously. Accordingly, one side of the mirror 150 is in contact with the upper electrode 110 through the post 140, and the other side of the mirror 150 is formed in parallel with the upper electrode 110. The mirror 150 has a thickness of about 0.1 to 1.0 μm and reflects the light beam incident from the light source. Finally, the second sacrificial layer 60b is removed with hydrofluoric acid gas to form a second air gap 70b.

그러나, 종래 박막형 광로조절장치의 제조방법은 제 1 희생층을 인실리케이트유리로 형성하기 때문에 변형층의 유전 용량이 작으며 제 1 희생층을 불산가스로 제거할 때 기형성된 다른 층들이 손상되는 문제점이 있었다.However, the conventional method of manufacturing a thin film type optical path control device has a low dielectric capacity of the strained layer because the first sacrificial layer is formed of silicate glass, and other preformed layers are damaged when the first sacrificial layer is removed with hydrofluoric acid gas. There was this.

본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 변형층의 유효면적을 증가시켜 유전용량을 증가시킬 수 있으며, 제 1 희생층을 제거할 때 다른 층들을 손상시키지 않는 박막형 광로조절장치의 제조방법을 제공함에 그 목적이 있다.The present invention has been made to solve the conventional problems as described above, the present invention can increase the dielectric capacity by increasing the effective area of the strained layer, and does not damage other layers when removing the first sacrificial layer Its purpose is to provide a method of manufacturing a thin film type optical path control device.

본 발명에 따른 박막형 광로조절장치의 제조방법은 M×N(M, N은 정수)개의 MOS 트랜지스터가 절연기판에 드레인 패드, 보호층과 식각 방지층을 포함하는 구동기판을 형성하는 단계와; 식각 방지층의 상부에 그레인의 표면적이 큰 물질로 제 1 희생층을 형성하는 단계와; 제 1 희생층의 상부에 멤브레인 물질층, 하부전극 물질층, 변형 물질층 및 상부전극 물질층을 순차적으로 형성한 후, 소정의 형상을 갖도록 패터닝하여 멤브레인, 하부전극, 변형층 및 상부전극을 형성하는 단계와; 상부전극의 상부에 그레인의 표면적이 작은 물질로 제 2 희생층을 형성하는 단계와; 제 2 희생층의 소정 부분을 제거하여 상부전극의 소정 부분을 노출시키는 단계와; 노출된 상부전극과 제 2 희생층의 상부에 포스트와 거울을 형성하는 단계와; 제 1 및 제 2 희생층을 제거하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a thin film type optical path control device, including forming a driving substrate including an M x N (M, N is an integer) MOS transistor including an drain pad, a protective layer, and an etch stop layer on an insulating substrate; Forming a first sacrificial layer of a material having a large surface area of grain on the etch stop layer; The membrane material layer, the lower electrode material layer, the strain material layer, and the upper electrode material layer are sequentially formed on the first sacrificial layer, and then patterned to have a predetermined shape to form the membrane, the lower electrode, the strain layer, and the upper electrode. Making a step; Forming a second sacrificial layer of a material having a small surface area of grain on top of the upper electrode; Removing a portion of the second sacrificial layer to expose a portion of the upper electrode; Forming a post and a mirror on the exposed upper electrode and the second sacrificial layer; Removing the first and second sacrificial layers.

본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.The above objects and various advantages of the present invention will become more apparent from the preferred embodiments of the invention described below with reference to the accompanying drawings by those skilled in the art.

도 1은 종래 박막형 광로조절장치의 평면도,1 is a plan view of a conventional thin film type optical path control device,

도 2는 도 1에 도시한 장치 A-A' 선으로 자른 단면도,FIG. 2 is a cross-sectional view taken along line A-A 'of FIG. 1;

도 3a 내지 도 3c는 도 2에 도시한 장치의 제조 공정도,3a to 3c is a manufacturing process diagram of the apparatus shown in FIG.

도 4는 본 발명에 따른 박막형 광로조절장치의 평면도,4 is a plan view of a thin film type optical path control apparatus according to the present invention,

도 5는 도 4에 도시한 장치를 B-B'선으로 자른 단면도,5 is a cross-sectional view taken along line B-B 'of the apparatus shown in FIG. 4;

도 6a 내지 도 6c는 도 5에 도시한 장치의 제조 공정도.6A to 6C are manufacturing process diagrams of the apparatus shown in FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

510 : 절연기판 520 : 드레인 패드510: insulating substrate 520: drain pad

530 : 식각 방지층 540 : 식각 방지층530: etch stop layer 540: etch stop layer

550 : 구동기판 560a : 제 1 희생층550: driving substrate 560a: first sacrificial layer

560b : 제 2 희생층 570a : 제 1 에어갭560b: second sacrificial layer 570a: first air gap

570b : 제 2 에어갭 580 : 멤브레인570b: second air gap 580: membrane

590 : 하부전극 600 : 변형층590: lower electrode 600: strained layer

610 : 상부전극 620 : 배전홀610: upper electrode 620: distribution hole

630 : 배전체 640 : 포스트630: distributor 640: post

650 : 거울650 mirror

도 4는 본 발명에 따른 박막형 광로조절장치의 평면도이고, 도 5는 도 4에 도시한 장치를 B-B'선으로 자른 단면도이다.4 is a plan view of a thin film type optical path control device according to the present invention, Figure 5 is a cross-sectional view taken along the line B-B 'of the device shown in FIG.

도 4 및 도 5를 참조하면, 본 발명에 따른 박막형 광로조절장치는 구동기판(550)과 구동기판(550)의 상부에 형성된 액츄에이터(660)를 포함한다.4 and 5, the thin film type optical path control apparatus according to the present invention includes a driving substrate 550 and an actuator 660 formed on the driving substrate 550.

M×N(M, N은 정수)개의 MOS(Metal Oxide Semiconductor) 트랜지스터(도시되지 않음)가 내장된 구동기판(550)은 절연기판(510)의 일측 상부에 형성된 드레인 패드(drain pad : 520), 절연기판(510)과 드레인 패드(520)의 상부에 형성된 보호층(530), 그리고 보호층(530)의 상부에 형성된 식각 방지층(540)을 포함한다.The driving substrate 550 in which M × N (M and N are integers) MOS (Metal Oxide Semiconductor) transistors (not shown) is included in a drain pad 520 formed on an upper side of the insulating substrate 510. The protective layer 530 is formed on the insulating substrate 510 and the drain pad 520, and the etch stop layer 540 is formed on the protective layer 530.

액츄에이터(660)는 식각 방지층(540)중 하부에 드레인 패드(520)가 형성된 부분에 일측이 접촉되며 타측이 제 1 에어갭(570a)을 개재하여 식각 방지층(540)과 평행하도록 적층된 멤브레인(580), 멤브레인(580)의 상부에 형성된 하부전극(590), 하부전극(590)의 상부에 형성된 변형층(600), 변형층(600)의 상부에 형성된 상부전극(610), 변형층(600)의 타측으로부터 변형층(600), 하부전극(590), 멤브레인(580), 식각 방지층(540) 및 보호층(530)을 통하여 드레인 패드(520)까지 수직하게 형성된 배전홀(620), 그리고 배전홀(620) 내부에 하부전극(590)과 드레인 패드(520)가 연결되도록 형성된 배전체(630)를 포함한다.The actuator 660 may have a membrane in which one side is in contact with a portion of the etch stop layer 540 in which the drain pad 520 is formed, and the other side thereof is parallel to the etch stop layer 540 via the first air gap 570a. 580, the lower electrode 590 formed on the membrane 580, the strained layer 600 formed on the lower electrode 590, the upper electrode 610 formed on the strained layer 600, and the strained layer ( A distribution hole 620 vertically formed to the drain pad 520 through the strain layer 600, the lower electrode 590, the membrane 580, the etch stop layer 540, and the protective layer 530 from the other side of the 600, In addition, the lower electrode 590 and the drain pad 520 are connected to the inside of the distribution hole 620.

또한, 도 5를 참조하면, 멤브레인(580)의 일측은 그 중앙부에 사각형 형상의 오목한 부분을 가지며, 이러한 사각형 형상의 오목한 부분이 양쪽 가장자리로 갈수록 계단형으로 넓어지는 형상을 가진다. 멤브레인(580)의 타측은 인접한 액츄에이터의 멤브레인이 계단형으로 넓어지는 오목한 부분에 대응하도록 계단형으로 좁아지는 돌출부를 갖는다. 따라서, 멤브레인(580)의 돌출부는 인접한 멤브레인의 오목한 부분에 끼워지고, 멤브레인(580)의 오목한 부분에 인접한 멤브레인의 돌출부가 끼워져서 형성된다. 그리고, 상부전극(610)의 상부에는 상부전극(610)의 일측 상부에 일측이 포스트(640)를 통하여 접촉되며, 타측이 제 2 에어갭(570b)을 개재하여 상부전극(610)과 평행하게 형성된 거울(650)을 포함한다.In addition, referring to FIG. 5, one side of the membrane 580 has a rectangular concave portion at a central portion thereof, and the rectangular concave portion has a shape widening stepwise toward both edges. The other side of the membrane 580 has a protrusion that narrows stepwise to correspond to the recessed portion where the membrane of the adjacent actuator widens stepwise. Thus, the protrusion of the membrane 580 is formed by fitting into the concave portion of the adjacent membrane, and the protrusion of the membrane adjacent to the concave portion of the membrane 580 is formed. In addition, one side of the upper electrode 610 is in contact with one side of the upper electrode 610 through the post 640, the other side is parallel to the upper electrode 610 via the second air gap 570b. Formed mirror 650.

이하, 본 발명에 따른 박막형 광로조절장치의 제조방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a thin film type optical path control device according to the present invention will be described in detail with reference to the drawings.

도 6a를 참조하며, 먼저, M×N(M, N은 정수)개의 MOS 트랜지스터(도시되지 않음)가 내장되어 있고, 일측 상부에 드레인 패드(520)가 형성된 절연기판(510)을 제공한다. 이때, 절연기판(510)은 실리콘(Si)과 같은 반도체 또는 유리나 알루미나(Al2O3)등의 절연물질로 이루어진다.Referring to FIG. 6A, first, an MxN (M, N is an integer) MOS transistor (not shown) is provided, and an insulating substrate 510 having a drain pad 520 formed on one side is provided. At this time, the insulating substrate 510 is made of a semiconductor such as silicon (Si) or an insulating material such as glass or alumina (Al 2 O 3 ).

절연기판(510) 및 드레인 패드(520)의 상부에는 보호층(530)이 적층된다. 보호층(530)은 인실리케이트유리(PSG)를 화학기상증착(CVD) 방법을 이용하여 0.1 ∼ 1.0㎛ 정도의 두께를 갖도록 형성된다. 보호층(530)은 후속하는 공정동안 MOS 트랜지스터가 내장된 절연기판(510)이 손상되는 것을 방지한다.The protective layer 530 is stacked on the insulating substrate 510 and the drain pad 520. The protective layer 530 is formed to have a thickness of about 0.1 μm to about 1.0 μm by using a chemical vapor deposition (CVD) method of the silicate glass (PSG). The protective layer 530 prevents the insulating substrate 510 containing the MOS transistors from being damaged during the subsequent process.

보호층(530)의 상부에는 질화물로 이루어진 식각 방지층(540)이 1000 ∼ 2000Å정도의 두께를 갖고 적층된다. 식각 방지층(540)은 저압의 반응 용기내에서 열에너지에 의한 화학반응을 이용하여 저압 화학기상증착(LPCVD)을 이용하여 형성된다. 식각 방지층(540)은 후속하는 식각공정 동안 보호층(530)과 그 하부가 손상되는 것을 방지한다. 따라서, 절연기판(510), 드레인 패드(520), 보호층(530) 및 식각 방지층(540)을 포함하는 구동기판(550)을 완성한다.An etch stop layer 540 made of nitride is stacked on the passivation layer 530 with a thickness of about 1000 to 2000 kPa. The etch stop layer 540 is formed using low pressure chemical vapor deposition (LPCVD) using a chemical reaction by thermal energy in a low pressure reaction vessel. The etch stop layer 540 prevents the protective layer 530 and its lower portion from being damaged during the subsequent etching process. Accordingly, the driving substrate 550 including the insulating substrate 510, the drain pad 520, the protective layer 530, and the etch stop layer 540 is completed.

식각 방지층(540)의 상부에는 제 1 희생층(560a)이 형성된다. 제 1 희생층(560a)은 실리콘을 620℃ 이상의 고온에서 증착한다. 일반적으로, 실리콘은 580℃ 이상의 고온에서 다결정 실리콘으로 형성된다. 따라서, 제 1 희생층(560a)은 그레인(grain)의 표면적이 큰 다결정 실리콘으로 형성되므로 제 1 희생층(560a)의 상부표면은 불균일하게 형성되어 표면적이 증가한다.The first sacrificial layer 560a is formed on the etch stop layer 540. The first sacrificial layer 560a deposits silicon at a high temperature of 620 ° C or higher. In general, silicon is formed of polycrystalline silicon at a high temperature of 580 ° C or higher. Therefore, since the first sacrificial layer 560a is formed of polycrystalline silicon having a large surface area of grains, the upper surface of the first sacrificial layer 560a is unevenly formed to increase the surface area.

이어서, 제 1 희생층(560a)중 하부에 드레인 패드(520)가 형성된 부분을 패터닝함으로써, 식각 방지층(540)의 일부를 노출시켜 액츄에이터(660)의 지지부가 형성될 위치를 만든다.Subsequently, by patterning a portion of the first sacrificial layer 560a in which the drain pad 520 is formed, a portion of the etch stop layer 540 is exposed to form a position where the support portion of the actuator 660 is to be formed.

제 1 희생층(560a)의 상부 및 노출된 식각 방지층(540)의 상부에 멤브레인 물질층(580')을 적층한다. 멤브레인 물질층(580')은 질화물을 저압 화학기상증착(LPCVD) 방법을 이용하여 0.1 ∼ 1.0㎛ 정도의 두께로 형성한다. 이때, 저압의 반응용기내에서 반응성 가스의 비를 시간별로 변화시키면서 멤브레인(580)을 형성함으로써 멤브레인 물질층(580') 내부의 스트레스(stress)를 조절한다.The membrane material layer 580 ′ is stacked on the first sacrificial layer 560a and on the exposed etch stop layer 540. The membrane material layer 580 'forms a nitride having a thickness of about 0.1 to 1.0 mu m using low pressure chemical vapor deposition (LPCVD). At this time, the stress in the membrane material layer 580 ′ is controlled by forming the membrane 580 while changing the ratio of the reactive gas in the low pressure reaction vessel over time.

멤브레인 물질층(580')의 상부에는 백금 또는 백금-탄탈륨등의 금속을 스퍼터링 방법을 이용하여 0.1 ∼ 1.0㎛ 정도의 두께를 갖는 하부전극 물질층(580')을 형성한다.A lower electrode material layer 580 'having a thickness of about 0.1 to 1.0 mu m is formed on the membrane material layer 580' by sputtering a metal such as platinum or platinum-tantalum.

하부전극 물질층(580')의 상부에는 변형 물질층(600')이 형성된다. 변형 물질층(600')은 PZT(Pb(Zr,Ti)O3) 또는 PLZT((Pb,La)(Zr,Ti)O3)등의 압전 물질을 졸-겔법, 스퍼터링 방법, 또는 화학기상증착(CVD) 방법을 이용하여 0.1 ∼ 1.0㎛ 정도의 두께로 형성된다. 또한, 변형 물질층(600')은 전왜 물질인 전왜 물질인 PMN(Pb(Mg,Nb)O3)을 사용하여 형성할 수 있다. 이어서, 변형 물질층(600')을 급속 열처리(RTA) 방법을 이용하여 열처리하여 상변이시킨다. 이때, 변형 물질층(600')을 비롯하여 멤브레인 물질층(580')과 하부전극 물질층(590')은 그레인의 표면적이 큰 다결정 실리콘으로 형성되어 그 표면이 불균일한 제 1 희생층(560a)의 상부에 형성되므로, 변형 물질층(600')도 역시 제 1 희생층(560a)의 불균일한 표면을 따라 형성되므로 표면이 불균일하게 형성된다. 따라서, 변형 물질층(600')은 불균일한 표면을 가지므로 유효면적이 증가하여 유전용량(capacitance)이 종래에 비하여 증가된다.A strained material layer 600 ′ is formed on the lower electrode material layer 580 ′. The strained material layer 600 'may be a sol-gel method, a sputtering method, or a chemical vapor phase of a piezoelectric material such as PZT (Pb (Zr, Ti) O 3 ) or PLZT ((Pb, La) (Zr, Ti) O 3 ). It is formed to a thickness of about 0.1 to 1.0 ㎛ using a deposition (CVD) method. In addition, the strained material layer 600 ′ may be formed using PMN (Pb (Mg, Nb) O 3 ), which is an anti-distortion material. Subsequently, the strained material layer 600 ′ is subjected to heat treatment using a rapid heat treatment (RTA) method to phase change. At this time, the membrane material layer 580 'including the deformable material layer 600' and the lower electrode material layer 590 'are formed of polycrystalline silicon having a large surface area of grain, and thus have a nonuniform surface thereof. Because it is formed on top of the strained material layer 600 ′, the surface is also formed unevenly along the uneven surface of the first sacrificial layer 560a. Therefore, since the strained material layer 600 'has a non-uniform surface, the effective area is increased to increase the dielectric capacity (capacitance) compared with the conventional.

변형 물질층(600')의 상부에는 상부전극 물질층(610)이 형성된다. 상부전극 물질층(610)은 알루미늄, 백금, 백금-탄탈륨 또는 은등의 금속을 스퍼터링 방법을 이용하여 0.1 ∼ 1.0㎛ 정도의 두께를 갖도록 형성된다.An upper electrode material layer 610 is formed on the strained material layer 600 ′. The upper electrode material layer 610 is formed to have a thickness of about 0.1 μm to about 1.0 μm by sputtering a metal such as aluminum, platinum, platinum-tantalum, or silver.

도 6b를 참조하면, 상부전극 물질층(610), 변형 물질층(600) 및 하부전극 물질층(590)을 소정의 화소 형상으로 순차적으로 패터닝하여 상부전극(610), 변형층(600) 및 하부전극(590)을 형성한다. 즉, 상부전극(610)의 상부에 포토레지스트층(도시되지 않음)을 형성한 후, 상부전극(610)을 패터닝한다. 이어서, 상부전극(610)과 변형 물질층(600')의 상부에 재차 포토레지스트층(도시되지 않음)을 형성한 후, 변형 물질층(600')을 소정의 화소 형상으로 패터닝하여 변형층(600)을 형성한다. 상기와 같은 방법으로, 하부전극 물질층(590')과 멤브레인 물질층(580')도 역시 소정의 화소 형상으로 순차적으로 패터닝하여 하부전극(590)과 멤브레인(580)을 순차적으로 형성한다.Referring to FIG. 6B, the upper electrode material layer 610, the modifying material layer 600, and the lower electrode material layer 590 are sequentially patterned into a predetermined pixel shape to form the upper electrode 610, the modifying layer 600, and the like. The lower electrode 590 is formed. That is, after forming a photoresist layer (not shown) on the upper electrode 610, the upper electrode 610 is patterned. Subsequently, after forming the photoresist layer (not shown) on the upper electrode 610 and the strained material layer 600 ', the strained material layer 600' is patterned into a predetermined pixel shape to form a strained layer ( 600). In this manner, the lower electrode material layer 590 'and the membrane material layer 580' are also sequentially patterned into a predetermined pixel shape to form the lower electrode 590 and the membrane 580 sequentially.

다음, 변형층(600)의 일측으로부터 변형층(600), 하부전극(590), 멤브레인(580), 식각 방지층(540) 및 보호층(530)을 순차적으로 식각하여 배전홀(620)을 형성한다. 배전홀(620)의 내부에 텅스텐(W) 또는 티타늄(Ti)등의 금속을 스퍼터링 방법을 이용하여 배전체(630)를 형성한다. 배전체(630)는 하부전극(590)으로부터 드레인 패드(520)까지 수직하게 형성되어 드레인 패드(520)와 하부전극(590)을 전기적으로 연결한다. 따라서, 화상신호는 구동기판(550)에 내장된 트랜지스터로부터 드레인 패드(520)와 배전체(630)를 통하여 하부전극(590)에 인가된다.Next, a distribution hole 620 is formed by sequentially etching the strained layer 600, the lower electrode 590, the membrane 580, the etch stop layer 540, and the protective layer 530 from one side of the strained layer 600. do. A power distribution unit 630 is formed in the distribution hole 620 by sputtering a metal such as tungsten (W) or titanium (Ti). The distributor 630 is vertically formed from the lower electrode 590 to the drain pad 520 to electrically connect the drain pad 520 and the lower electrode 590. Accordingly, the image signal is applied to the lower electrode 590 through the drain pad 520 and the distributor 630 from the transistor embedded in the driving substrate 550.

이와 같이, 배전체(630)를 형성한 후, 실리콘을 580℃이하에서 증착하여 제 2 희생층(560b)을 형성한다. 통상, 실리콘은 580℃ 이하에서 증착되면 비정질 실리콘 또는 그레인의 표면적이 작은 다결정 실리콘이 된다. 또는, 스퍼터링이나 화학 기상 증착법으로 형성된다. 따라서, 제 2 희생층(560b)은 비정질 실리콘 또는 그레인의 표면적이 작은 다결정 실리콘으로 형성된다. 그리고, 제 2 희생층(560b)을 패터닝하여 상부전극(610)의 일측 상부를 노출시킨다.As described above, after the distributor 630 is formed, silicon is deposited at 580 ° C. or less to form the second sacrificial layer 560b. Typically, silicon is deposited at 580 ° C. or lower to become polycrystalline silicon with a small surface area of amorphous silicon or grain. Alternatively, it is formed by sputtering or chemical vapor deposition. Therefore, the second sacrificial layer 560b is formed of polycrystalline silicon having a small surface area of amorphous silicon or grains. The second sacrificial layer 560b is patterned to expose an upper portion of one side of the upper electrode 610.

도 6c를 참조하면, 제 2 희생층(560b)의 상부 및 노출된 상부전극(610)의 상부에 백금, 알루미늄 또는 은등의 금속을 스퍼터링한 후, 패터닝하여 포스트(640)와 거울(650)을 동시에 형성한다. 따라서, 거울(650)은 일측이 포스트(640)를 통하여 상부전극(610)과 접촉되며, 타측이 상부전극(610)과 평행하게 형성된다. 거울(650)은 0.1 ∼ 2.0㎛ 정도의 두께를 가지며, 광원으로부터 입사되는 광속을 반사한다. 또한, 제 2 희생층(560b)이 비정질 실리콘 또는 그레인의 표면적이 작은 다결정 실리콘으로 형성되기 때문에 거울(650)이 평탄하게 형성된다.Referring to FIG. 6C, a metal such as platinum, aluminum, or silver is sputtered on the upper portion of the second sacrificial layer 560b and the exposed upper electrode 610, and then patterned to form the post 640 and the mirror 650. Form simultaneously. Thus, one side of the mirror 650 is in contact with the upper electrode 610 through the post 640, the other side is formed in parallel with the upper electrode 610. The mirror 650 has a thickness of about 0.1 to 2.0 μm and reflects the light beam incident from the light source. In addition, since the second sacrificial layer 560b is formed of polycrystalline silicon having a small surface area of amorphous silicon or grains, the mirror 650 is formed flat.

마지막으로, 제 1 및 제 2 희생층(560a)(560b)을 XeF2로 제거하여 제 1 및 제 2 에어갭(570a)(570b)을 형성한다. 따라서, 제 1 및 제 2 희생층(560a)(560b)을 XeF2로 제거하므로 다른 층들을 손상시키지 않는다.Finally, the first and second sacrificial layers 560a and 560b are removed with XeF 2 to form first and second air gaps 570a and 570b. Thus, the first and second sacrificial layers 560a and 560b are removed with XeF 2 so that other layers are not damaged.

상술한 바와 같이, 본 발명에 따른 박막형 광로조절장치의 제조방법은 제 1 희생층을 그레인의 표면적이 큰 다결정 실리콘으로 형성하여 변형층의 유효면적을 증가시켜 변형층의 유전용량을 증가시킬 수 있으며, 제 1 희생층과 제 2 희생층을 XeF2로 제거하므로 다른 층들을 손상시키지 않으므로 수율을 향상시킬 수 있는 효과가 있다.As described above, in the method of manufacturing the thin film type optical path control apparatus according to the present invention, the first sacrificial layer may be formed of polycrystalline silicon having a large surface area of grain, thereby increasing the effective area of the strained layer, thereby increasing the dielectric capacity of the strained layer. Since the first and second sacrificial layers are removed by XeF 2 , the other sacrificial layers are not damaged, and thus the yield can be improved.

본 발명을 도면을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the present invention has been described with reference to the drawings, those skilled in the art may understand that the present invention may be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. There will be.

Claims (4)

M×N(M, N은 정수)개의 MOS 트랜지스터가 절연기판(510)에 드레인 패드(520), 보호층(530)과 식각 방지층(540)을 포함하는 구동기판(550)을 형성하는 단계와;Forming a driving substrate 550 having an M × N (M, N is an integer) MOS transistor including a drain pad 520, a protective layer 530, and an etch stop layer 540 on the insulating substrate 510; ; 상기 식각 방지층(540)의 상부에 그레인의 표면적이 큰 물질로 제 1 희생층(560a)을 형성하는 단계와;Forming a first sacrificial layer (560a) made of a material having a large surface area of grain on the etch stop layer (540); 상기 제 1 희생층(560a)의 상부에 멤브레인 물질층(580'), 하부전극 물질층(590'), 변형 물질층(600') 및 상부전극 물질층(610')을 순차적으로 형성한 후, 소정의 형상을 갖도록 패터닝하여 멤브레인(580), 하부전극(590), 변형층(600) 및 상부전극(610)을 형성하는 단계와;After the membrane material layer 580 ', the lower electrode material layer 590', the strain material layer 600 'and the upper electrode material layer 610' are sequentially formed on the first sacrificial layer 560a. Patterning the substrate to have a predetermined shape to form a membrane 580, a lower electrode 590, a strained layer 600, and an upper electrode 610; 상기 상부전극(610)의 상부에 그레인의 표면적이 작은 물질로 제 2 희생층(560b)을 형성하는 단계와;Forming a second sacrificial layer (560b) made of a material having a small surface area of grain on the upper electrode (610); 상기 제 2 희생층(560b)의 소정 부분을 제거하여 상기 상부전극(610)의 소정 부분을 노출시키는 단계와;Removing a portion of the second sacrificial layer (560b) to expose a portion of the upper electrode (610); 상기 노출된 상부전극(610)과 상기 제 2 희생층(560b)의 상부에 포스트(640)와 거울(650)을 형성하는 단계와;Forming a post (640) and a mirror (650) on the exposed upper electrode (610) and the second sacrificial layer (560b); 상기 제 1 및 제 2 희생층(560a)(560b)을 제거하는 단계를 포함하는 박막형 광로조절장치의 제조방법.And removing the first and second sacrificial layers (560a) (560b). 제 1 항에 있어서, 상기 제 1 희생층(560a)은 실리콘을 620℃이상으로 증착하여 다결정 실리콘으로 형성하는 것을 특징으로 하는 박막형 광로조절장치의 제조방법.The method of claim 1, wherein the first sacrificial layer (560a) is formed of polycrystalline silicon by depositing silicon at 620 ° C. or higher. 제 1 항에 있어서, 상기 제 2 희생층(560b)은 실리콘을 580℃이하에서 증착하여 비정질 실리콘 또는 그레인의 표면적이 작은 다결정 실리콘중에 하나로 형성되는 것을 특징으로 하는 박막형 광로조절장치의 제조방법.The method of claim 1, wherein the second sacrificial layer (560b) is formed of one of polycrystalline silicon having a small surface area of amorphous silicon or grains by depositing silicon below 580 ° C. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제 1 및 제 2 희생층(560a)(560b)을 XeF2로 제거하는 것을 특징으로 하는 박막형 광로조절장치의 제조방법.The method according to any one of claims 1 to 3, wherein the first and second sacrificial layers (560a) (560b) are removed with XeF 2 .
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