KR100258107B1 - Fabricating method for actuated mirror arrays - Google Patents

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Abstract

PURPOSE: A method for fabricating a thin film actuated mirror arrays is to increase the electric conductivity of a gate electrode by forming a metal layer on the gate electrode consisting of polysilicon. CONSTITUTION: A field oxide layer(520) is formed to define an active region to correspond to an MxN pixel. A gate oxide layer(530a) and a gate electrode(530b) are formed in this order on a substrate(510) of the active region. A passivation layer is formed on the entire surface of the substrate with the gate oxide layer, the gate electrode, and the field oxide layer formed thereon. A source region(530c) and a drain region(530d) are formed at a predetermined part of the substrate. The gate electrode is exposed by removing the passivation layer with the gate electrode formed on the lower part thereof. A metal silicide layer(660) is formed on the exposed gate electrode. The source and drain regions are exposed by removing the passivation layer. An interlayer dielectric(540) is selectively formed on the substrate. A MOS transistor(530) is completed by forming a source line(530e) and a drain pad(530f) on the source and drain regions.

Description

박막형 광로조절장치의 제조방법Manufacturing method of thin film type optical path control device

본 발명은 박막형 광로조절장치의 제조방법에 관한 것으로서, 특히 게이트 전극의 저항을 감소시킬 수 있도록 게이트 전극의 상부에 금속 실리사이드층을 형성할 수 있는 박막형 광로조절장치의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film type optical path control apparatus, and more particularly, to a method for manufacturing a thin film type optical path control apparatus capable of forming a metal silicide layer on top of a gate electrode so as to reduce the resistance of the gate electrode.

일반적으로, 광학 에너지(optical energy)를 스크린상에 투영하기 위한 장치인 공간적인 광 모듈레이터(spatial light modulator)는 광통신, 화상 처리 및 정보 디스플레이 장치등에 다양하게 응용될 수 있다. 이러한 장치들은 광원으로부터 입사되는 광속을 스크린에 투영하는 방법에 따라서 직시형 화상 표시 장치와 투사형 화상 표시 장치로 구분된다. 직시형 화상 표시 장치로는 CRT(Cathod Ray Tube)등이 있으며, 투사형 화상 표시 장치로는 액정 표시 장치(Liquid Crystal Display:이하 'LCD'라 칭함), DMD(Deformable Mirror Device), 또는 AMA(Actuated Mirror Arrays)등이 있다.In general, a spatial light modulator, which is an apparatus for projecting optical energy onto a screen, may be variously applied to optical communication, image processing, and information display apparatus. Such devices are classified into a direct view type image display device and a projection type image display device according to a method of projecting a light beam incident from a light source onto a screen. The direct view image display device includes a CRT (Cathod Ray Tube), and the projection image display device includes a liquid crystal display (hereinafter referred to as an LCD), a DMD (deformable mirror device), or an AMA (Actuated). Mirror Arrays).

상술한 CRT장치는 평균 100ft-L(백색 표시) 이상인 휘도, 30:1 이상인 콘트라스크비, 1만시간 이상의 수명등이 보증된 우수한 표시 장치이다. 그러나, CRT는 중량 및 용적이 크고 높은 기계적인 강도를 유지하기 때문에 화면을 완전한 평면으로 하기가 곤란하여 주변부가 왜곡되는 문제점이 있었다. 또한, CRT는 전자빔으로 형광체를 여기해서 발광시키므로 화상을 만들기 위해 고전압을 필요로 하는 문제점이 있었다.The above-described CRT apparatus is an excellent display apparatus which is guaranteed an average brightness of 100 ft-L (white display) or more, a contrast ratio of 30: 1 or more, a lifetime of 10,000 hours or more. However, since the CRT has a large weight and volume and maintains high mechanical strength, it is difficult to make the screen completely flat, which causes distortion of the peripheral part. In addition, since CRTs excite phosphors with an electron beam to emit light, there is a problem that a high voltage is required to produce an image.

따라서, 상술한 CRT의 문제점을 해결하기 위해 LCD가 개발되었다. 이러한 LCD의 장점을 CRT와 비교하여 설명하면 다음과 같다. LCD는 저전압에서 동작하며, 소비 전력이 작고, 변형 없는 화상을 제공한다.Therefore, LCDs have been developed to solve the above-mentioned problems of CRT. The advantages of such LCDs are explained in comparison with CRTs. LCDs operate at low voltages, consume less power, and provide images without distortion.

그러나, 상술한 장점들에도 불구하고 LCD는 광속의 편광으로 인하여 1∼2％의 낮은 광효율을 가지며, 그 내부의 액정 물질의 응답 속도가 느린 문제점이 있었다.However, despite the above-mentioned advantages, the LCD has a low light efficiency of 1 to 2% due to the polarization of the light beam, and there is a problem that the response speed of the liquid crystal material therein is slow.

이에 따라, 상술바와 같은 LCD의 문제점들을 해결하기 위하여 DMD, 또는 AMA등의 장치가 개발되었다. 현재, DMD가 약 5% 정도의 광효율을 가지는 것에 비하여 AMA는 10% 이상의 광효율을 얻을 수 있다. 또한, AMA는 입사되는 광속의 극성에 의해 영향을 받지 않을 뿐만아니라 광속의 극성에 영향을 끼치지 않는다.Accordingly, in order to solve the problems of the LCD as described above, a device such as a DMD or an AMA has been developed. Currently, AMA can achieve a light efficiency of 10% or more, while DMD has a light efficiency of about 5%. In addition, the AMA is not only affected by the polarity of the incident luminous flux but also does not affect the polarity of the luminous flux.

통상적으로, AMA 내부에 형성된 각각의 액츄에이터들은 인가되는 화상 신호 및 바이어스 전압에 의하여 발생되는 전계에 따라 변형을 일으킨다. 이 액츄에이터가 변형을 일으킬 때, 액츄에이터의 상부에 장착된 각각의 거울들은 전계의 크기에 비례하여 경사지게 된다.Typically, the respective actuators formed inside the AMA cause deformation depending on the electric field generated by the applied image signal and bias voltage. When this actuator causes deformation, each of the mirrors mounted on top of the actuator is inclined in proportion to the magnitude of the electric field.

따라서, 이 경사진 거울들은 광원으로부터 입사된 빛을 소정의 각도로 반사시킬 수 있게 된다. 이 각각의 거울들을 구동하는 액츄에이터의 구성 재료로서 PZT(Pb(Zr, Ti)O3), 또는 PLZT((Pb, La)(Zr, Ti)O3)등의 압전 세라믹이 이용된다. 또한, 이 액츄에이터의 구성 재료로 PMN(Pb(Mg, Nb)O3)등의 전왜 세라믹을 이용할 수 있다.Thus, these inclined mirrors can reflect light incident from the light source at a predetermined angle. Piezoelectric ceramics such as PZT (Pb (Zr, Ti) O 3 ), or PLZT ((Pb, La) (Zr, Ti) O 3 ) are used as a constituent material of the actuator for driving the respective mirrors. As the constituent material of this actuator, electrodistorted ceramics such as PMN (Pb (Mg, Nb) O 3 ) can be used.

상술한 AMA는 벌크(bulk)형과 박막(thin film)형으로 구분된다. 현재 AMA는 박막형 광로조절장치가 주종을 이루는 추세이다.The AMA is classified into a bulk type and a thin film type. Currently, AMA is the main trend of the thin-film optical path control device.

도 1은 종래의 박막형 광로조절장치의 평면도를 도시한 것이며, 도 2는 도 1의 장치를 A-A'선으로 자른 단면도를 도시한 것이다.1 is a plan view of a conventional thin film type optical path control device, Figure 2 is a cross-sectional view taken along the line AA 'of the device of FIG.

도 1 및 도 2를 참조하면, 박막형 광로조절장치는 기판(10)과 그 상부에 형성된 액츄에이터(150)를 포함한다.1 and 2, the thin film type optical path control apparatus includes a substrate 10 and an actuator 150 formed thereon.

기판(10)은 M×N(M, N은 정수)개의 MOS(Metal Oxide Semiconductor) 트랜지스터(30)가 내장된다.The substrate 10 includes M × N (M, N is an integer) MOS (Metal Oxide Semiconductor) transistors 30.

MOS 트랜지스터(30)는 각 화소(pixel)별로 형성되며, 게이트 산화층(30a), 게이트 전극(30b), 소오스 영역(30c), 드레인 영역(30d), 층간 절연층(40), 소오스 라인(30e)과 드레인 패드(30f)를 포함한다.The MOS transistor 30 is formed for each pixel, and includes a gate oxide layer 30a, a gate electrode 30b, a source region 30c, a drain region 30d, an interlayer insulating layer 40, and a source line 30e. ) And the drain pad 30f.

게이트 산화층(30a)은 필드 산화층(20)에 의해 각 화소별로 한정된 기판(10)의 상부에 형성되며, 게이트 전극(30b)은 게이트 산화층(30a)의 상부에 형성된다. 따라서, 게이트 전극(30b)은 게이트 산화층(30a)에 의해 소오스 영역(30c) 및 드레인 영역(30d)과 전기적으로 분리된다.The gate oxide layer 30a is formed on the substrate 10 defined for each pixel by the field oxide layer 20, and the gate electrode 30b is formed on the gate oxide layer 30a. Therefore, the gate electrode 30b is electrically separated from the source region 30c and the drain region 30d by the gate oxide layer 30a.

소오스 영역(30c)과 드레인 영역(30d)은 게이트 산화층(30a)과 필드 산화층(20) 사이의 기판(10)에 형성된다. 이때, 게이트 전극(30b)과 게이트 산화층(30a)은 마스크의 기능을 수행하므로 소오스 영역(30c)과 드레인 영역(30d)이 서로 전기적으로 연결되지 않도록 형성된다.The source region 30c and the drain region 30d are formed in the substrate 10 between the gate oxide layer 30a and the field oxide layer 20. At this time, since the gate electrode 30b and the gate oxide layer 30a function as a mask, the source region 30c and the drain region 30d are formed so as not to be electrically connected to each other.

층간 절연층(40)은 소오스 영역(30c)과 드레인 영역(30d)의 일부를 노출시키며 필드 산화층(20)의 상부와 게이트 전극(30b) 및 게이트 산화층(30a)을 둘러싸며 형성된다.The interlayer insulating layer 40 exposes a portion of the source region 30c and the drain region 30d and surrounds the upper portion of the field oxide layer 20, the gate electrode 30b, and the gate oxide layer 30a.

소오스 라인(30e)은 층간 절연층(40)에 의해 노출된 소오스 영역(30c)의 상부에 형성되며 일측은 필드 산화층(20)의 상부에 형성된 층간 절연층(40)으로 신장되어 형성되며, 타측은 게이트 전극(30b)과 게이트 산화층(30a)을 둘러싸고 있는 층간 절연층(40)의 상부로 신장되어 형성된다. 소오스 라인(30e)은 외부로부터 화상신호를 공급받는다.The source line 30e is formed on the source region 30c exposed by the interlayer insulating layer 40, and one side thereof is extended to the interlayer insulating layer 40 formed on the field oxide layer 20. The side is formed to extend over the interlayer insulating layer 40 surrounding the gate electrode 30b and the gate oxide layer 30a. The source line 30e receives an image signal from the outside.

드레인 패드(30f)는 층간 절연층(40)에 의해 노출된 드레인 영역(30d)의 상부에 형성되며 일측은 필드 산화층(20)의 상부에 형성된 층간 절연층(40)으로 신장되어 형성되며, 타측은 게이트 산화층(30a)과 게이트 전극(30b)을 둘러싸고 있는 층간 절연층(40)의 상부에 신장되어 형성된다. 이때, 소오스 라인(30e)과 드레인 패드(30f)는 게이트 전극(30b)과 게이트 산화층(30a)을 둘러싸고 있는 층간 절연층(40)의 상부에 형성되지만, 서로 전기적으로 연결되지 않는다. 또한, 드레인 패드(30f)는 소오스 라인(30e)에 공급된 화상신호를 후술하는 하부전극(90)에 전달한다.The drain pad 30f is formed on the drain region 30d exposed by the interlayer insulating layer 40, and one side thereof is extended to the interlayer insulating layer 40 formed on the field oxide layer 20. The side is formed to extend over the interlayer insulating layer 40 surrounding the gate oxide layer 30a and the gate electrode 30b. At this time, the source line 30e and the drain pad 30f are formed on the interlayer insulating layer 40 surrounding the gate electrode 30b and the gate oxide layer 30a, but are not electrically connected to each other. In addition, the drain pad 30f transfers the image signal supplied to the source line 30e to the lower electrode 90 described later.

그리고, MOS 트랜지스터(30)를 포함하는 기판(10)의 상부에는 보호층(50)이 형성된다. 보호층(50)은 후속하는 공정동안 MOS 트랜지스터(30)가 손상되는 것을 방지한다. 보호층(50)의 상부에는 식각 방지층(60)이 형성된다.The protective layer 50 is formed on the substrate 10 including the MOS transistor 30. The protective layer 50 prevents the MOS transistor 30 from being damaged during subsequent processing. An etch stop layer 60 is formed on the passivation layer 50.

액츄에이터(150)는 식각 방지층(60)중 하부에 드레인 패드(30f)가 형성된 부분에 일측이 접촉되며 타측이 에어갭(air gap : 75)을 개재하여 식각 방지층(60)과 평행하도록 형성된 멤브레인(membrane : 80), 멤브레인(80)의 상부에 형성된 하부전극(bottom electrode : 90), 하부전극(90)의 상부에 형성된 변형층(active layer : 100), 변형층(100)의 일측 상부에 형성된 상부전극(top electrode : 110), 변형층(100)의 타측으로부터 변형층(100), 하부전극(90), 멤브레인(80), 식각 방지층(60) 및 보호층(50)을 통하여 드레인 패드(30f)까지 수직하게 형성된 배전홀(130). 그리고 배전홀(130)의 내부에 하부전극(90)과 드레인 패드(30f)가 서로 전기적으로 연결되도록 형성된 배전체(via contact : 140)를 포함한다. 그리고, 상부전극(110)의 일측에는 스트라이프(stripe : 120)가 형성된다.The actuator 150 has one side in contact with a portion of the etch stop layer 60 in which the drain pad 30f is formed, and the other side of the actuator 150 is formed to be parallel to the etch stop layer 60 via an air gap 75. membrane: 80), a bottom electrode 90 formed on the membrane 80, a deformation layer formed on the lower electrode 90 (active layer: 100), formed on one side of the deformation layer 100 Drain pads are formed through the upper electrode 110 and the strained layer 100, the lower electrode 90, the membrane 80, the etch stop layer 60, and the protective layer 50 from the other side of the strained layer 100. Distribution hole 130 formed vertically up to 30f). The lower electrode 90 and the drain pad 30f may be electrically connected to each other in the distribution hole 130. In addition, a stripe 120 is formed at one side of the upper electrode 110.

또한, 도 1을 참조하면, 멤브레인(80)의 일측은 그 중앙부에 사각형 형상의 오목한 부분을 가지며, 이러한 사각형 형상의 오목한 부분이 양쪽 가장자리로 갈수록 계단형으로 넓어지는 형상을 가진다. 멤브레인(80)의 타측은 인접한 액츄에이터의 멤브레인이 계단형으로 넓어지는 오목한 부분에 대응하도록 계단형으로 좁아지는 돌출부를 갖는다. 따라서, 멤브레인(80)의 돌출부는 인접한 멤브레인의 오목한 부분에 끼워지고, 멤브레인(80)의 오목한 부분에 인접한 멤브레인의 돌출부가 끼워져서 형성된다.In addition, referring to FIG. 1, one side of the membrane 80 has a rectangular concave portion at a central portion thereof, and the rectangular concave portion has a shape widening stepwise toward both edges. The other side of the membrane 80 has a projection that narrows stepwise to correspond to the recessed portion where the membrane of the adjacent actuator is stepped wide. Thus, the protrusion of the membrane 80 is formed by fitting into the concave portion of the adjacent membrane, and the protrusion of the membrane adjacent to the concave portion of the membrane 80 is formed.

이하, 종래의 박막형 광로조절장치에 대한 제조방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a manufacturing method for a conventional thin film type optical path control device will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3c는 도 2에 도시한 장치의 제조공정도이다. 도 3a 내지 도 3c에 있어서, 도 2와 동일한 부재에 대해서는 동일 참조번호를 부여한다.3A to 3C are manufacturing process diagrams of the apparatus shown in FIG. In Figs. 3A to 3C, the same reference numerals are given to the same members as in Fig. 2.

도 3a를 참조하면, 기판(10)의 소정 부분을 산화하여 필드 산화층(20)을 형성한다. 필드 산화층(20)은 MOS 트랜지스터(30)가 형성되는 활성화 영역을 설정한다.Referring to FIG. 3A, a predetermined portion of the substrate 10 is oxidized to form a field oxide layer 20. The field oxide layer 20 sets the activation region where the MOS transistor 30 is formed.

이어서, 기판(10)중 MOS 트랜지스터(30)가 형성되는 활성화 영역에 산화 실리콘(SiO2)으로 게이트 산화물질층(30a')을 형성한 후, 게이트 산화물질층(30a')의 상부에 다결정 실리콘으로 게이트 전극층(30b')을 형성한다.Subsequently, after the gate oxide layer 30a 'is formed of silicon oxide (SiO 2 ) in an active region in which the MOS transistor 30 is formed in the substrate 10, a polycrystal is formed on the gate oxide layer 30a'. The gate electrode layer 30b 'is formed of silicon.

다음, 게이트 전극층(30b')과 게이트 산화물질층(30a')을 마스크를 사용하여 순차적으로 패터닝하여 게이트 전극(30b)과 게이트 산화층(30a)을 형성한다. 이때, 게이트 산화층(30a)과 필드 산화층(20)의 사이의 기판(10)은 노출된다.Next, the gate electrode layer 30b 'and the gate oxide layer 30a' are sequentially patterned using a mask to form the gate electrode 30b and the gate oxide layer 30a. At this time, the substrate 10 between the gate oxide layer 30a and the field oxide layer 20 is exposed.

계속하여, 노출된 기판(10)에 기판(10)과 다른 형의 불순물을 이온 주입하여 소오스 영역(30c)과 드레인 영역(30d)을 형성한다. 예를 들어, 기판(10)이 p형일 경우 소오스 영역(30c)과 드레인 영역(30d)은 n형으로 형성되며, 기판(10)이 n형일 경우 소오스 영역(30c)과 드레인 영역(30d)은 p형으로 형성된다. 이때, 게이트 전극(30b)은 마스크로 사용된다.Subsequently, the source region 30c and the drain region 30d are formed by ion implanting impurities of a different type from the substrate 10 into the exposed substrate 10. For example, when the substrate 10 is p-type, the source region 30c and the drain region 30d are n-type, and when the substrate 10 is n-type, the source region 30c and the drain region 30d are It is formed into a p-type. At this time, the gate electrode 30b is used as a mask.

그 다음, 기판(10)의 상부 표면에 산화물로 층간 절연물질층(40')을 형성한 후, 마스크로 패터닝하여 소오스 영역(30c)과 드레인 영역(30d)의 일부를 노출시켜 층간 절연층(40)을 형성한다. 따라서, 층간 절연층(40)은 필드 산화층(20)의 일부는 상부에서 소오스 및 드레인 영역(30c)(30d)의 일부까지 형성되며, 다른 일부는 게이트 전극(30b)과 게이트 산화층(30a)을 둘러싸며 형성된다.Next, an interlayer insulating material layer 40 'is formed on the upper surface of the substrate 10 with an oxide, and then patterned with a mask to expose a portion of the source region 30c and the drain region 30d to form an interlayer insulating layer ( 40). Accordingly, the interlayer insulating layer 40 is formed with a portion of the field oxide layer 20 extending from the top to a portion of the source and drain regions 30c and 30d, and the other part of the interlayer insulating layer 40. It is formed surrounding.

도 3b를 참조하면, 층간 절연층(40)에 의해 노출된 소오스 영역(30c)과 드레인 영역(30d)의 상부에 전기 도전성 물질을 적층한 후 패터닝하여 소오스 라인(30e)과 드레인 패드(30f)를 형성하여 MOS 트랜지스터(30)를 완성한다. 이때, 소오스 라인(30e)은 소오스 영역(30c)과 전기적으로 접촉하도록 형성되며, 일측은 필드 산화층(20) 상부에 형성된 층간 절연층(40)으로 신장되어 형성되고 타측은 게이트 전극(30b)를 둘러싸며 형성된 층간 절연층(40)의 상부로 신장되어 형성된다.Referring to FIG. 3B, an electrically conductive material is stacked on the source region 30c and the drain region 30d exposed by the interlayer insulating layer 40, and then patterned to form a source line 30e and a drain pad 30f. Is formed to complete the MOS transistor 30. In this case, the source line 30e is formed to be in electrical contact with the source region 30c, and one side thereof is extended to the interlayer insulating layer 40 formed on the field oxide layer 20, and the other side thereof forms the gate electrode 30b. It is formed to extend over the interlayer insulating layer 40 formed surrounding.

또한, 드레인 패드(30f)는 드레인 영역(30d)과 전기적으로 접촉하도록 형성되며, 일측은 필드 산화층(20)의 상부에 형성된 층간 절연층(40)으로 신장되어 형성되고 타측은 게이트 전극(30f)을 둘러싸며 형성된 층간 절연층(40)의 상부로 신장되어 형성된다. 그런데, 게이트 전극(30f)의 상부에 형성된 층간 절연층(40)의 상부에 형성된 소오스 라인(30e)과 드레인 패드(30f)는 서로 소정거리 이격되어 형성되므로 전기적으로 연결되지 않는다.In addition, the drain pad 30f is formed to be in electrical contact with the drain region 30d, and one side thereof is extended to the interlayer insulating layer 40 formed on the field oxide layer 20, and the other side thereof is the gate electrode 30f. It is formed to extend to the upper portion of the interlayer insulating layer 40 formed surrounding. However, since the source line 30e and the drain pad 30f formed on the interlayer insulating layer 40 formed on the gate electrode 30f are formed to be spaced apart from each other by a predetermined distance, they are not electrically connected.

이어서, MOS 트랜지스터(30)가 형성된 기판(10)의 상부에 보호층(50)을 화학기상증착(Chemical Vapor Deposition : CVD) 방법을 이용하여 형성한다. 보호층(50)은 0.1 ∼ 1.0㎛ 정도의 두께를 갖도록 형성된다. 바람직하게는, 보호층(50)은 인실리케이트유리(Phospho-Silicate Glass : PSG)로 이루어지며, 후속하는 공정동안 MOS 트랜지스터가 손상되는 것을 방지한다.Subsequently, a protective layer 50 is formed on the substrate 10 on which the MOS transistor 30 is formed by using chemical vapor deposition (CVD). The protective layer 50 is formed to have a thickness of about 0.1 to 1.0 μm. Preferably, the protective layer 50 is made of Phospho-Silicate Glass (PSG) and prevents MOS transistors from being damaged during subsequent processing.

다음에는, 보호층(50)의 상부에 질화 실리콘(Si3N4)으로 이루어진 식각 방지층(60)이 1000 ∼ 2000Å정도의 두께로 증착된다. 식각 방지층(60)은 박막을 증착하는 저압 화학기상증착(Low Pressure CVD : LPCVD) 방법으로 증착된다. 식각 방지층(60)은 후속하는 식각공정동안 기판(10) 및 보호층(50)이 식각되어 손상되는 것을 방지하는 역할을 한다.Next, an etch stop layer 60 made of silicon nitride (Si 3 N 4 ) is deposited on the protective layer 50 to a thickness of about 1000 to 2000 kPa. The etch stop layer 60 is deposited by a low pressure chemical vapor deposition (LPCVD) method of depositing a thin film. The etch stop layer 60 serves to prevent the substrate 10 and the protective layer 50 from being etched and damaged during the subsequent etching process.

이어서, 식각 방지층(60)의 상부에 희생층(sacrificial layer : 70)이 증착된다. 희생층(70)은 후속하여 형성되는 액츄에이터(150)의 형성을 용이하게 하는 기능을 수행하며, 액츄에이터(150)가 형성된 후 불산(HF) 가스에 의해 제거된다. 희생층(70)은 인(P)의 농도가 높은 인실리케이트유리(PSG)를 대기압 화학기상증착(Atmospheric Pressure CVD : APCVD) 공정을 이용하여 0.5 ∼ 2.0㎛ 정도의 두께로 형성된다. 즉, 대기압하의 반응 용기내에서 열에너지에 의한 화학반응을 이용하여 희생층(70)을 증착한다.Subsequently, a sacrificial layer 70 is deposited on the etch stop layer 60. The sacrificial layer 70 functions to facilitate the formation of the subsequently formed actuator 150 and is removed by the hydrofluoric acid (HF) gas after the actuator 150 is formed. The sacrificial layer 70 is formed of a silicate glass (PSG) having a high concentration of phosphorus (PG) to a thickness of about 0.5 to 2.0㎛ using an Atmospheric Pressure CVD (APCVD) process. That is, the sacrificial layer 70 is deposited using a chemical reaction by thermal energy in a reaction vessel under atmospheric pressure.

한편, 희생층(70)은 MOS 트랜지스터(30)들이 형성된 기판(10)의 표면을 덮고 있으므로, 그 표면의 평탄도가 매우 불량하다. 따라서, 알코올-기지 솔벤트에 혼합된 실록산, 또는 실리케이트로 이루어진 스핀온글래스(Spin On Glass : SOG)를 이용하거나 CMP(Chemical Mechanical Polishing) 공정을 이용하여 희생층(70)의 표면을 평탄화시킨다.On the other hand, since the sacrificial layer 70 covers the surface of the substrate 10 on which the MOS transistors 30 are formed, the flatness of the surface is very poor. Accordingly, the surface of the sacrificial layer 70 is planarized by using spin on glass (SOG) made of siloxane or silicate mixed with an alcohol-based solvent or by using a chemical mechanical polishing (CMP) process.

다음으로는, 건식공정 또는 습식공정을 이용하여 희생층(70)을 패터닝함으로써 액츄에이터(150)의 지지부가 형성될 위치를 만든다. 예를 들어, 불산(HF) 가스를 이용하여 희생층(70)을 식각하거나, 또는 플라즈마(plasma)나 이온빔(ion beam)을 이용하여 희생층(70)을 식각하여 액츄에이터(150)의 지지부 형성 위치를 만든다.Next, the sacrificial layer 70 is patterned using a dry process or a wet process to make a position where the support part of the actuator 150 is to be formed. For example, the sacrificial layer 70 may be etched using hydrofluoric acid (HF) gas, or the sacrificial layer 70 may be etched using plasma or ion beam to form the support part of the actuator 150. Make a location.

도 3c를 참조하면, 액츄에이터(150)의 지지부 형성 위치를 만든후, 질화물로 멤브레인(80)을 형성한다. 멤브레인(80)은 저압 화학기상증착(LPCVD) 방법으로 형성한다.Referring to FIG. 3C, after the support formation position of the actuator 150 is made, the membrane 80 is formed of nitride. The membrane 80 is formed by low pressure chemical vapor deposition (LPCVD).

이어서, 멤브레인(80)의 상부에 백금(Pt) 또는 백금/탄탈륨(Pt/Ta)으로 하부전극(90)을 형성한다. 하부전극(90)의 상부에 압전 세라믹 또는 전왜 세라믹으로 변형층(100)을 형성한다. 변형층(100)의 일측 상부에는 전기 도전성 및 반사 특성이 우수한 물질, 예를 들어 알루미늄(Al) 또는 백금(Pt)을 스퍼터링하여 상부전극(110)을 형성한다.Subsequently, the lower electrode 90 is formed of platinum (Pt) or platinum / tantalum (Pt / Ta) on the membrane 80. The strained layer 100 is formed of a piezoelectric ceramic or an anti-distortion ceramic on the lower electrode 90. An upper electrode 110 is formed on one side of the strained layer 100 by sputtering a material having excellent electrical conductivity and reflective properties, for example, aluminum (Al) or platinum (Pt).

계속하여, 상부전극(110), 변형층(100), 하부전극(90), 멤브레인(80)을 소정의 화소형상으로 순차적으로 패터닝한다. 이때, 상부전극(110)의 일측 상부에는 상부전극(110)을 균일하게 동작시켜 광원으로부터 입사되는 광속의 난반사를 방지하는 스트라이프(120)를 형성한다.Subsequently, the upper electrode 110, the strained layer 100, the lower electrode 90, and the membrane 80 are sequentially patterned in a predetermined pixel shape. In this case, a stripe 120 is formed on one side of the upper electrode 110 to uniformly operate the upper electrode 110 to prevent diffuse reflection of the light beam incident from the light source.

그리고, 통상의 포토리쏘그래피(photolithography) 공정을 이용하여 변형층(100)의 일측으로부터 변형층(100), 하부전극(90), 멤브레인(80), 식각 방지층(60) 및 보호층(50)을 순차적으로 식각하여 배전홀(130)을 형성한다. 따라서, 배전홀(130)은 변형층(100)으로부터 드레인 패드(30f)까지 수직하게 형성된다.Then, the strained layer 100, the lower electrode 90, the membrane 80, the etch stop layer 60, and the protective layer 50 from one side of the strained layer 100 using a conventional photolithography process. Sequentially etching to form a distribution hole (130). Therefore, the distribution hole 130 is vertically formed from the strained layer 100 to the drain pad 30f.

다음에는, 배전홀(130)의 내부를 도전성 물질로 충전하여 배전체(140)를 형성한 후, 희생층(70)을 불산(HF)가스로 제거하여 에어갭(75)을 형성한다.Next, after the inside of the distribution hole 130 is filled with a conductive material to form the power distribution 140, the sacrificial layer 70 is removed with hydrofluoric acid (HF) gas to form an air gap 75.

그러나, 종래의 박막형 광로조절장치의 제조방법은 게이트 전극이 다결정 실리콘으로 형성되기 때문에 다결정 실리콘의 내부 저항에 의해 전기 도전율이 저하되는 문제점이 있었다.However, the conventional manufacturing method of the thin film type optical path control apparatus has a problem that the electrical conductivity is lowered by the internal resistance of the polycrystalline silicon because the gate electrode is formed of polycrystalline silicon.

본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 다결정 실리콘으로 형성되는 게이트 전극의 상부에 금속층을 형성하여 게이트 전극의 전기 도전율을 증가시킬 수 있는 박막형 광로조절장치의 제조방법을 제공함에 있다.The present invention has been made to solve the conventional problems as described above, an object of the present invention is to form a metal layer on top of the gate electrode formed of polycrystalline silicon to increase the electrical conductivity of the gate electrode of the thin film type optical path control The present invention provides a method for manufacturing a device.

상술한 바와 같은 목적을 달성하기 위하여 본 발명은, M×N(M, N은 정수)개의 화소에 대응하도록 활성화 영역을 한정하는 필드 산화층을 형성하는 단계와; 활성화 영역의 기판 상부에 게이트 산화층과 게이트 전극을 순차적으로 형성하는 단계와; 게이트 산화층, 게이트 전극과 필드 산화층이 형성된 기판의 전면에 표면 보호층을 형성하는 단계와; 기판의 소정 부분에 소오스 영역과 드레인 영역을 형성하는 단계와; 표면 보호층중 그 하부에 게이트 전극이 형성된 부분을 제거하여 게이트 전극을 노출시키는 단계와; 노출된 게이트 전극의 상부에 금속 실리사이드층을 형성하는 단계와; 표면 보호층을 제거하여 소오스 및 드레인 영역을 노출시키는 단계와; 기판의 상부에 선택적으로 층간 절연층을 형성하는 단계와; 소오스 및 드레인 영역의 상부에 소오스 라인과 드레인 패드를 형성하여 MOS 트랜지스터를 완성하는 단계와; 층간 절연층과 MOS 트랜지스터의 상부에 보호층과 식각 방지층을 형성하는 단계와; 식각 방지층의 상부에 멤브레인, 하부전극, 변형층과 상부전극을 포함하는 액츄에이터를 구비한다.In order to achieve the above object, the present invention includes the steps of forming a field oxide layer defining an active region to correspond to M x N (M, N is an integer) pixels; Sequentially forming a gate oxide layer and a gate electrode on the substrate of the activation region; Forming a surface protective layer on the entire surface of the substrate on which the gate oxide layer, the gate electrode and the field oxide layer are formed; Forming a source region and a drain region in a predetermined portion of the substrate; Exposing the gate electrode by removing a portion of the surface protection layer having the gate electrode formed thereunder; Forming a metal silicide layer on top of the exposed gate electrode; Removing the surface protection layer to expose the source and drain regions; Selectively forming an interlayer insulating layer on top of the substrate; Forming a source line and a drain pad over the source and drain regions to complete the MOS transistor; Forming a protective layer and an etch stop layer over the interlayer insulating layer and the MOS transistor; An actuator including a membrane, a lower electrode, a strained layer, and an upper electrode is disposed on the etch stop layer.

도 1은 종래의 박막형 광로조절장치의 평면도,1 is a plan view of a conventional thin film type optical path control device,

도 2는 도 1의 장치를 A-A'선으로 자른 단면도,2 is a cross-sectional view taken along line AA ′ of the apparatus of FIG. 1;

도 3a 내지 도 3c는 도 2에 도시한 장치의 제조 공정도,3a to 3c is a manufacturing process diagram of the apparatus shown in FIG.

도 4는 본 발명에 따른 박막형 광로조절장치의 평면도,4 is a plan view of a thin film type optical path control apparatus according to the present invention,

도 5는 도 4의 장치를 B-B'선으로 자른 단면도,5 is a cross-sectional view taken along line B-B 'of the apparatus of FIG. 4;

도 6a 내지 도 6c는 도 5에 도시한 장치의 제조 공정도.6A to 6C are manufacturing process diagrams of the apparatus shown in FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

510 : 기판 520 : 필드 산화층510: substrate 520: field oxide layer

530 : MOS 트랜지스터 530a : 게이트 산화층530: MOS transistor 530a: gate oxide layer

530b : 게이트 전극 530c : 소오스 영역530b: gate electrode 530c: source region

530d : 드레인 영역 530e : 소오스 라인530d: drain region 530e: source line

530f : 드레인 패드 540 : 층간 절연층530f: drain pad 540: interlayer insulating layer

550 : 보호층 560 : 식각 방지층550: protective layer 560: etching prevention layer

570 : 희생층 575 : 에어갭570: sacrificial layer 575: air gap

580 : 멤브레인 590 : 하부전극580: membrane 590: lower electrode

600 : 변형층 610 : 상부전극600: strained layer 610: upper electrode

620 : 스트라이프 630 : 배전홀620: stripe 630: power distribution hole

640 : 배전체 650 : 액츄에이터640: Distributor 650: Actuator

660 : 금속 실리사이드층 670 : 표면 보호층660: metal silicide layer 670: surface protective layer

이하, 첨부된 도면을 참조하여 본 발명에 따른 박막형 광로조절장치를 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a thin film type optical path control apparatus according to the present invention.

도 4는 본 발명에 따른 박막형 광로조절장치의 평면도를 도시한 것이며, 도 5는 도 4의 장치를 B-B'선으로 자른 단면도를 도시한 것이다.4 is a plan view of a thin film type optical path control apparatus according to the present invention, Figure 5 is a cross-sectional view taken along the line B-B 'of the device of FIG.

도 4 및 도 5를 참조하면, 박막형 광로조절장치는 기판(510)과 그 상부에 형성된 액츄에이터(650)를 포함한다.4 and 5, the thin film type optical path control apparatus includes a substrate 510 and an actuator 650 formed thereon.

기판(510)은 M×N(M, N은 정수)개의 MOS(Metal Oxide Semiconductor) 트랜지스터(530)가 내장된다.The substrate 510 includes M × N (M, N is an integer) MOS (Metal Oxide Semiconductor) transistors 530.

MOS 트랜지스터(530)는 각 화소(pixel)별로 형성되며, 게이트 산화층(530a), 게이트 전극(530b), 금속 실리사이드층(660), 소오스 영역(530c), 드레인 영역(530d), 층간 절연층(540), 소오스 라인(530e)과 드레인 패드(530f)를 포함한다.The MOS transistor 530 is formed for each pixel, and includes a gate oxide layer 530a, a gate electrode 530b, a metal silicide layer 660, a source region 530c, a drain region 530d, and an interlayer insulating layer ( 540, a source line 530e, and a drain pad 530f.

게이트 산화층(530a)은 필드 산화층(520)에 의해 각 화소별로 한정된 기판(510)의 상부에 형성되며, 게이트 전극(530b)은 게이트 산화층(530a)의 상부에 형성된다. 따라서, 게이트 전극(530b)은 게이트 산화층(530a)에 의해 소오스 영역(530c) 및 드레인 영역(530d)과 전기적으로 분리된다. 또한, 금속 실리사이드층(660)은 게이트 전극(530b)의 상부에 형성된다.The gate oxide layer 530a is formed on the substrate 510 defined for each pixel by the field oxide layer 520, and the gate electrode 530b is formed on the gate oxide layer 530a. Therefore, the gate electrode 530b is electrically separated from the source region 530c and the drain region 530d by the gate oxide layer 530a. In addition, the metal silicide layer 660 is formed on the gate electrode 530b.

소오스 영역(530c)과 드레인 영역(530d)은 게이트 산화층(530a)과 필드 산화층(520) 사이의 기판(510)에 형성된다. 이때, 게이트 전극(530b), 게이트 산화층(530a) 및 금속 실리사이드층(660)은 마스크의 기능을 수행하므로 소오스 영역(530c)과 드레인 영역(530d)이 서로 전기적으로 연결되지 않도록 형성된다.The source region 530c and the drain region 530d are formed in the substrate 510 between the gate oxide layer 530a and the field oxide layer 520. In this case, the gate electrode 530b, the gate oxide layer 530a, and the metal silicide layer 660 function as a mask, so that the source region 530c and the drain region 530d are not electrically connected to each other.

층간 절연층(540)은 소오스 영역(530c)과 드레인 영역(530d)의 일부를 노출시키며 필드 산화층(520)의 상부와 게이트 전극(530b), 금속 실리사이드층(660) 및 게이트 산화층(530a)을 둘러싸며 형성된다.The interlayer insulating layer 540 exposes a portion of the source region 530c and the drain region 530d, and the upper portion of the field oxide layer 520, the gate electrode 530b, the metal silicide layer 660, and the gate oxide layer 530a. It is formed surrounding.

소오스 라인(530e)은 층간 절연층(540)에 의해 노출된 소오스 영역(530c)의 상부에 형성되며 일측은 필드 산화층(520)의 상부에 형성된 층간 절연층(540)으로 신장되어 형성되며, 타측은 금속 실리사이드층(660), 게이트 전극(530b)과 게이트 산화층(530a)을 둘러싸고 있는 층간 절연층(540)의 상부로 신장되어 형성된다. 소오스 라인(530e)은 외부로부터 화상신호를 공급받는다.The source line 530e is formed on the source region 530c exposed by the interlayer insulating layer 540, and one side thereof is extended to the interlayer insulating layer 540 formed on the field oxide layer 520. The side extends to an upper portion of the interlayer insulating layer 540 surrounding the metal silicide layer 660, the gate electrode 530b, and the gate oxide layer 530a. The source line 530e receives an image signal from the outside.

드레인 패드(530f)는 층간 절연층(540)에 의해 노출된 드레인 영역(530d)의 상부에 형성되며 일측은 필드 산화층(520)의 상부에 형성된 층간 절연층(540)으로 신장되어 형성되며, 타측은 금속 실리사이드층(660), 게이트 산화층(530a)과 게이트 전극(530b)을 둘러싸고 있는 층간 절연층(540)의 상부에 신장되어 형성된다. 이때, 소오스 라인(530e)과 드레인 패드(530f)는 금속 실리사이드층(660), 게이트 전극(530b)과 게이트 산화층(530a)을 둘러싸고 있는 층간 절연층(540)의 상부에 형성되지만, 서로 전기적으로 연결되지 않는다. 또한, 드레인 패드(530f)는 소오스 라인(530e)에 공급된 화상신호를 후술하는 하부전극(590)에 전달한다.The drain pad 530f is formed on the drain region 530d exposed by the interlayer insulating layer 540, and one side thereof is extended to the interlayer insulating layer 540 formed on the field oxide layer 520. The side is formed to extend over the interlayer insulating layer 540 surrounding the metal silicide layer 660, the gate oxide layer 530a and the gate electrode 530b. At this time, the source line 530e and the drain pad 530f are formed on the interlayer insulating layer 540 surrounding the metal silicide layer 660, the gate electrode 530b, and the gate oxide layer 530a, but are electrically connected to each other. No connection In addition, the drain pad 530f transfers the image signal supplied to the source line 530e to the lower electrode 590 described later.

그리고, MOS 트랜지스터(530)를 포함하는 기판(510)의 상부에는 보호층(550)이 형성된다. 보호층(550)은 후속하는 공정동안 MOS 트랜지스터(530)가 손상되는 것을 방지한다. 보호층(550)의 상부에는 식각 방지층(560)이 형성된다.The protective layer 550 is formed on the substrate 510 including the MOS transistor 530. The protective layer 550 prevents the MOS transistor 530 from being damaged during subsequent processing. An etch stop layer 560 is formed on the passivation layer 550.

액츄에이터(650)는 식각 방지층(560)중 하부에 드레인 패드(530f)가 형성된 부분에 일측이 접촉되며 타측이 에어갭(air gap : 575)을 개재하여 식각 방지층(560)과 평행하도록 형성된 멤브레인(membrane : 580), 멤브레인(580)의 상부에 형성된 하부전극(bottom electrode : 590), 하부전극(590)의 상부에 형성된 변형층(active layer : 600), 변형층(600)의 일측 상부에 형성된 상부전극(top electrode : 610), 변형층(600)의 타측으로부터 변형층(600), 하부전극(590), 멤브레인(580), 식각 방지층(560) 및 보호층(550)을 통하여 드레인 패드(530f)까지 수직하게 형성된 배전홀(630). 그리고 배전홀(630)의 내부에 하부전극(590)과 드레인 패드(530f)가 서로 전기적으로 연결되도록 형성된 배전체(via contact : 640)를 포함한다. 그리고, 상부전극(610)의 일측에는 스트라이프(stripe : 620)가 형성된다.The actuator 650 may be formed such that one side of the actuator 650 is in contact with a portion of the etch stop layer 560 where the drain pad 530f is formed, and the other side thereof is parallel to the etch stop layer 560 via an air gap 575. membrane 580, a lower electrode 590 formed on the membrane 580, a strained layer 600 formed on the lower electrode 590, and an upper portion of one side of the strained layer 600. The drain pads may be formed through the upper electrode 610, the strain layer 600, the lower electrode 590, the membrane 580, the etch stop layer 560, and the protective layer 550 from the other side of the strain layer 600. Distribution hole 630 vertically formed up to 530f). The lower electrode 590 and the drain pad 530f may be electrically connected to each other in the distribution hole 630. In addition, a stripe 620 is formed at one side of the upper electrode 610.

또한, 도 1을 참조하면, 멤브레인(580)의 일측은 그 중앙부에 사각형 형상의 오목한 부분을 가지며, 이러한 사각형 형상의 오목한 부분이 양쪽 가장자리로 갈수록 계단형으로 넓어지는 형상을 가진다. 멤브레인(580)의 타측은 인접한 액츄에이터의 멤브레인이 계단형으로 넓어지는 오목한 부분에 대응하도록 계단형으로 좁아지는 돌출부를 갖는다. 따라서, 멤브레인(580)의 돌출부는 인접한 멤브레인의 오목한 부분에 끼워지고, 멤브레인(580)의 오목한 부분에 인접한 멤브레인의 돌출부가 끼워져서 형성된다.In addition, referring to FIG. 1, one side of the membrane 580 has a rectangular concave portion at a central portion thereof, and the rectangular concave portion has a shape widening stepwise toward both edges. The other side of the membrane 580 has a protrusion that narrows stepwise to correspond to the recessed portion where the membrane of the adjacent actuator widens stepwise. Thus, the protrusion of the membrane 580 is formed by fitting into the concave portion of the adjacent membrane, and the protrusion of the membrane adjacent to the concave portion of the membrane 580 is formed.

이하, 본 발명에 따른 박막형 광로조절장치의 제조방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a thin film type optical path control device according to the present invention will be described in detail with reference to the drawings.

도 6a 내지 도 6c는 도 5에 도시한 장치의 제조공정도이다. 도 6a 내지 도 6c에 있어서, 도 5와 동일한 부재에 대해서는 동일 참조번호를 부여한다.6A to 6C are manufacturing process diagrams of the apparatus shown in FIG. In Figs. 6A to 6C, the same reference numerals are given to the same members as in Fig. 5.

도 6a를 참조하면, 기판(510)의 소정 부분을 산화하여 필드 산화층(520)을 형성한다. 필드 산화층(520)은 MOS 트랜지스터(530)가 형성되는 활성화 영역을 설정한다.Referring to FIG. 6A, a portion of the substrate 510 is oxidized to form a field oxide layer 520. The field oxide layer 520 sets the activation region where the MOS transistor 530 is formed.

이어서, 기판(510)중 MOS 트랜지스터(530)가 형성되는 활성화 영역에 산화 실리콘(SiO2)으로 게이트 산화물질층(530a')을 형성한 후, 게이트 산화물질층(530a')의 상부에 다결정 실리콘으로 게이트 전극층(530b')을 형성한다.Subsequently, after the gate oxide layer 530a 'is formed of silicon oxide (SiO 2 ) in the active region in which the MOS transistor 530 is formed in the substrate 510, a polycrystal is formed on the gate oxide layer 530a'. The gate electrode layer 530b 'is formed of silicon.

다음, 게이트 전극층(530b')과 게이트 산화물질층(530a')을 마스크를 사용하여 순차적으로 패터닝하여 게이트 전극(530b)과 게이트 산화층(530a)을 형성한다. 이때, 게이트 산화층(530a)과 필드 산화층(520)의 사이의 기판(510)은 노출된다.Next, the gate electrode layer 530b 'and the gate oxide layer 530a' are sequentially patterned using a mask to form the gate electrode 530b and the gate oxide layer 530a. At this time, the substrate 510 between the gate oxide layer 530a and the field oxide layer 520 is exposed.

그 다음, 게이트 전극(530b)과 필드 산화층(520)이 형성된 기판(510)의 전면에 산화 물질로 표면 보호층(670)을 형성한다. 표면 보호층(670)은 후술하는 소오스 영역(530c)과 드레인 영역(530d)을 형성할 때, 불순물 이온들이 기판(510)과 게이트 전극(530b)을 손상시키는 것을 방지한다.Next, the surface protection layer 670 is formed of an oxidizing material on the entire surface of the substrate 510 on which the gate electrode 530b and the field oxide layer 520 are formed. The surface protection layer 670 prevents impurity ions from damaging the substrate 510 and the gate electrode 530b when forming the source region 530c and the drain region 530d described later.

계속하여, 게이트 산화층(530a)과 필드 산화층(520) 사이의 기판(510)에 기판(510)과 다른 형의 불순물을 이온 주입하여 소오스 영역(530c)과 드레인 영역(530d)을 형성한다. 예를 들어, 기판(510)이 p형일 경우 소오스 영역(530c)과 드레인 영역(530d)은 n형으로 형성되며, 기판(510)이 n형일 경우 소오스 영역(530c)과 드레인 영역(530d)은 p형으로 형성된다. 이때, 표면 보호층(670)은 불순물을 이온 주입하는 과정에서 기판(510)과 게이트 전극(530b)의 표면을 손상시키는 것을 방지한다.Subsequently, an impurity of a different type from the substrate 510 is ion-implanted into the substrate 510 between the gate oxide layer 530a and the field oxide layer 520 to form a source region 530c and a drain region 530d. For example, when the substrate 510 is p-type, the source region 530c and the drain region 530d are n-type, and when the substrate 510 is n-type, the source region 530c and the drain region 530d are It is formed into a p-type. In this case, the surface protection layer 670 prevents damaging the surfaces of the substrate 510 and the gate electrode 530b during ion implantation.

이어서, 표면 보호층(670)중 그 하부에 게이트 전극(530b)이 형성된 부분을 제거하여 게이트 전극(530b)을 노출시킨다. 다음, 노출된 게이트 전극(530b)의 상부에 전기 도전성 물질로 금속 물질층(660')을 형성한 후, 열처리하면 공급되는 열을 이용하여 게이트 전극(530b)을 이루고 있는 Si과 금속간에 반응이 되어 금속 실리사이드층(660)을 형성한다. 이때, 표면 보호층(670)은 마스크의 기능을 수행하여 금속 물질층(660')이 소오스 및 드레인 영역(530c)(530d)의 Si과 반응하는 것을 방지한다. 그리고, 필드 산화층(520)과 소오스 및 드레인 영역(530c)(530d)의 상부에 형성된 표면 보호층(670) 및 반응하지 않은 금속을 제거하면 게이트 전극(530b)의 상부에만 금속 실리사이드층(660)이 형성된다. 따라서, 게이트 전극(530b)은 금속 실리사이드층(660)이 상부에 형성되므로 저항이 감소하여 전기 도전율이 상승된다.Subsequently, the portion of the surface protection layer 670 formed with the gate electrode 530b is removed to expose the gate electrode 530b. Next, after the metal material layer 660 ′ is formed of an electrically conductive material on the exposed gate electrode 530b, a reaction is performed between Si and the metal forming the gate electrode 530b using heat supplied by heat treatment. To form the metal silicide layer 660. In this case, the surface protection layer 670 functions as a mask to prevent the metal material layer 660 ′ from reacting with Si in the source and drain regions 530c and 530d. When the surface protection layer 670 formed on the field oxide layer 520, the source and drain regions 530c and 530d, and the unreacted metal are removed, the metal silicide layer 660 is formed only on the gate electrode 530b. Is formed. Therefore, since the metal silicide layer 660 is formed on the gate electrode 530b, the resistance decreases to increase the electrical conductivity.

그 다음, 기판(510)의 상부 표면에 산화물로 층간 절연물질층(540')을 형성한 후, 마스크로 패터닝하여 소오스 영역(530c)과 드레인 영역(530d)의 일부를 노출시켜 층간 절연층(540)을 형성한다. 따라서, 층간 절연층(540)은 필드 산화층(520)의 일부에서 소오스 및 드레인 영역(530c)(530d)의 일부까지 형성되며, 다른 일부는 금속 실리사이드층(660), 게이트 전극(530b)과 게이트 산화층(530a)을 둘러싸며 형성된다.Next, an interlayer insulating material layer 540 ′ is formed on the upper surface of the substrate 510 with an oxide, and then patterned with a mask to expose a portion of the source region 530c and the drain region 530d to expose the interlayer insulating layer ( 540 is formed. Accordingly, the interlayer insulating layer 540 is formed from a part of the field oxide layer 520 to a part of the source and drain regions 530c and 530d, and the other part of the metal silicide layer 660, the gate electrode 530b and the gate. It is formed surrounding the oxide layer 530a.

도 6b를 참조하면, 층간 절연층(540)에 의해 노출된 소오스 영역(530c)과 드레인 영역(530d)의 상부에 전기 도전성 물질을 적층한 후 패터닝하여 소오스 라인(530e)과 드레인 패드(530f)를 형성하여 MOS 트랜지스터(530)를 완성한다. 이때, 소오스 라인(530e)은 소오스 영역(530c)과 전기적으로 접촉하도록 형성되며, 일측은 필드 산화층(520) 상부에 형성된 층간 절연층(540)으로 신장되어 형성되고 타측은 금속 실리사이드층(660)를 둘러싸며 형성된 층간 절연층(540)의 상부로 신장되어 형성된다.Referring to FIG. 6B, an electrically conductive material is stacked on the source region 530c and the drain region 530d exposed by the interlayer insulating layer 540 and then patterned to form a source line 530e and a drain pad 530f. Is formed to complete the MOS transistor 530. In this case, the source line 530e is formed to be in electrical contact with the source region 530c, and one side of the source line 530e extends to the interlayer insulating layer 540 formed on the field oxide layer 520 and the other side of the metal silicide layer 660 is formed. It is formed to extend over the interlayer insulating layer 540 formed surrounding.

또한, 드레인 패드(530f)는 드레인 영역(530d)과 전기적으로 접촉하도록 형성되며, 일측은 필드 산화층(520)의 상부에 형성된 층간 절연층(540)으로 신장되어 형성되고 타측은 금속 실리사이드층(660)을 둘러싸며 형성된 층간 절연층(540)의 상부로 신장되어 형성된다. 그런데, 금속 실리사이드층(660)의 상부에 형성된 층간 절연층(540)의 상부에 형성된 소오스 라인(530e)과 드레인 패드(530f)는 서로 소정거리 이격되어 형성되므로 전기적으로 연결되지 않는다.In addition, the drain pad 530f is formed to be in electrical contact with the drain region 530d, and one side of the drain pad 530f extends to the interlayer insulating layer 540 formed on the field oxide layer 520, and the other side of the metal silicide layer 660 is formed. ) Is formed to extend over the interlayer insulating layer 540 formed around. However, the source line 530e and the drain pad 530f formed on the interlayer insulating layer 540 formed on the metal silicide layer 660 are spaced apart from each other by a predetermined distance and thus are not electrically connected.

이어서, MOS 트랜지스터(530)가 형성된 기판(510)의 상부에 보호층(550)을 화학기상증착(Chemical Vapor Deposition : CVD) 방법을 이용하여 형성한다. 보호층(550)은 0.1 ∼ 1.0㎛ 정도의 두께를 갖도록 형성된다. 바람직하게는, 보호층(550)은 인실리케이트유리(Phospho-Silicate Glass : PSG)로 이루어지며, 후속하는 공정동안 MOS 트랜지스터(530)가 손상되는 것을 방지한다.Subsequently, a protective layer 550 is formed on the substrate 510 on which the MOS transistor 530 is formed by using chemical vapor deposition (CVD). The protective layer 550 is formed to have a thickness of about 0.1 to 1.0 μm. Preferably, the protective layer 550 is made of Phospho-Silicate Glass (PSG) and prevents the MOS transistor 530 from being damaged during subsequent processing.

다음에는, 보호층(550)의 상부에 질화 실리콘(Si3N4)으로 이루어진 식각 방지층(560)이 1000 ∼ 2000Å정도의 두께로 증착된다. 식각 방지층(560)은 박막을 증착하는 저압 화학기상증착(Low Pressure CVD : LPCVD) 방법으로 증착된다. 식각 방지층(560)은 후속하는 식각공정동안 기판(510) 및 보호층(550)이 식각되어 손상되는 것을 방지하는 역할을 한다.Next, an etch stop layer 560 made of silicon nitride (Si 3 N 4 ) is deposited on the protective layer 550 to a thickness of about 1000 to 2000 kPa. The etch stop layer 560 is deposited by a low pressure chemical vapor deposition (LPCVD) method of depositing a thin film. The etch stop layer 560 serves to prevent the substrate 510 and the protective layer 550 from being etched and damaged during the subsequent etching process.

이어서, 식각 방지층(560)의 상부에 희생층(sacrificial layer : 570)이 증착된다. 희생층(570)은 후속하여 형성되는 액츄에이터(650)의 형성을 용이하게 하는 기능을 수행하며, 액츄에이터(650)가 형성된 후 불산(HF) 가스에 의해 제거된다. 희생층(570)은 인(P)의 농도가 높은 인실리케이트유리(PSG)를 대기압 화학기상증착(Atmospheric Pressure CVD : APCVD) 공정을 이용하여 0.5 ∼ 2.0㎛ 정도의 두께로 형성된다. 즉, 대기압하의 반응 용기내에서 열에너지에 의한 화학반응을 이용하여 희생층(570)을 증착한다.Subsequently, a sacrificial layer 570 is deposited on the etch stop layer 560. The sacrificial layer 570 serves to facilitate the formation of the subsequently formed actuator 650 and is removed by hydrofluoric acid (HF) gas after the actuator 650 is formed. The sacrificial layer 570 is formed of a silicate glass (PSG) having a high concentration of phosphorus (PG) to a thickness of about 0.5 to 2.0㎛ using an Atmospheric Pressure CVD (APCVD) process. That is, the sacrificial layer 570 is deposited using a chemical reaction by thermal energy in a reaction vessel under atmospheric pressure.

한편, 희생층(570)은 MOS 트랜지스터(530)들이 형성된 기판(510)의 표면을 덮고 있으므로, 그 표면의 평탄도가 매우 불량하다. 따라서, 알코올-기지 솔벤트에 혼합된 실록산, 또는 실리케이트로 이루어진 스핀온글래스(Spin On Glass : SOG)를 이용하거나 CMP(Chemical Mechanical Polishing) 공정을 이용하여 희생층(570)의 표면을 평탄화시킨다.Meanwhile, since the sacrificial layer 570 covers the surface of the substrate 510 on which the MOS transistors 530 are formed, the flatness of the surface is very poor. Accordingly, the surface of the sacrificial layer 570 is planarized by using spin on glass (SOG) made of siloxane or silicate mixed with an alcohol-based solvent, or by using a chemical mechanical polishing (CMP) process.

다음으로는, 건식공정 또는 습식공정을 이용하여 희생층(570)을 패터닝함으로써 액츄에이터(650)의 지지부가 형성될 위치를 만든다. 예를 들어, 불산(HF) 가스를 이용하여 희생층(570)을 식각하거나, 또는 플라즈마(plasma)나 이온빔(ion beam)을 이용하여 희생층(570)을 식각하여 액츄에이터(650)의 지지부 형성 위치를 만든다.Next, the sacrificial layer 570 is patterned using a dry process or a wet process to make a position where the support part of the actuator 650 is to be formed. For example, the sacrificial layer 570 may be etched using hydrofluoric acid (HF) gas, or the sacrificial layer 570 may be etched using plasma or ion beam to form the support part of the actuator 650. Make a location.

도 6c를 참조하면, 액츄에이터(650)의 지지부 형성 위치를 만든후, 질화물로 멤브레인(580)을 형성한다. 멤브레인(580)은 저압 화학기상증착(LPCVD) 방법으로 형성한다.Referring to FIG. 6C, after forming a support forming position of the actuator 650, a membrane 580 is formed of nitride. Membrane 580 is formed by low pressure chemical vapor deposition (LPCVD).

이어서, 멤브레인(580)의 상부에 백금(Pt) 또는 백금/탄탈륨(Pt/Ta)으로 하부전극(590)을 형성한다. 하부전극(590)의 상부에 압전 세라믹 또는 전왜 세라믹으로 변형층(600)을 형성한다. 변형층(600)의 일측 상부에는 전기 도전성 및 반사 특성이 우수한 물질, 예를 들어 알루미늄(Al) 또는 백금(Pt)을 스퍼터링하여 상부전극(610)을 형성한다.Subsequently, the lower electrode 590 is formed of platinum (Pt) or platinum / tantalum (Pt / Ta) on the membrane 580. The strained layer 600 is formed of a piezoelectric ceramic or an anti-distortion ceramic on the lower electrode 590. An upper electrode 610 is formed on one side of the strained layer 600 by sputtering a material having excellent electrical conductivity and reflective properties, for example, aluminum (Al) or platinum (Pt).

계속하여, 상부전극(610), 변형층(600), 하부전극(590), 멤브레인(580)을 소정의 화소형상으로 순차적으로 패터닝한다. 이때, 상부전극(610)의 일측 상부에는 상부전극(610)을 균일하게 동작시켜 광원으로부터 입사되는 광속의 난반사를 방지하는 스트라이프(620)를 형성한다.Subsequently, the upper electrode 610, the strain layer 600, the lower electrode 590, and the membrane 580 are sequentially patterned in a predetermined pixel shape. In this case, a stripe 620 is formed on one side of the upper electrode 610 to uniformly operate the upper electrode 610 to prevent diffuse reflection of the light beam incident from the light source.

그리고, 통상의 포토리쏘그래피(photolithography) 공정을 이용하여 변형층(600)의 일측으로부터 변형층(600), 하부전극(590), 멤브레인(580), 식각 방지층(560) 및 보호층(550)을 순차적으로 식각하여 배전홀(630)을 형성한다. 따라서, 배전홀(630)은 변형층(600)으로부터 드레인 패드(530f)까지 수직하게 형성된다.In addition, the strained layer 600, the lower electrode 590, the membrane 580, the etch stop layer 560, and the protective layer 550 from one side of the strained layer 600 using a conventional photolithography process. Sequentially etching to form a distribution hole (630). Therefore, the distribution hole 630 is vertically formed from the strained layer 600 to the drain pad 530f.

다음에는, 배전홀(630)의 내부를 도전성 물질로 충전하여 배전체(640)를 형성한 후, 희생층(570)을 불산(HF)가스로 제거하여 에어갭(575)을 형성한다.Next, after the inside of the distribution hole 630 is filled with a conductive material to form the power distribution 640, the sacrificial layer 570 is removed with hydrofluoric acid (HF) gas to form an air gap 575.

상술한 바와 같이 본 발명에 따른 박막형 광로조절장치의 제조방법은 다결정 실리콘으로 형성된 게이트 전극의 상부에 금속 실리사이드층을 형성하므로 게이트 전극의 저항을 감소시켜 전기 도전율을 상승시킬 수 있고, 표면 보호층을 이온 주입전 소오스와 드레인영역에 형성하므로 이온 주입과정에서 소오스와 드레인 영역의 표면이 손상되는 문제점을 해소할 수 있는 효과가 있다.As described above, the method of manufacturing the thin film type optical path control apparatus according to the present invention forms a metal silicide layer on the gate electrode formed of polycrystalline silicon, thereby increasing the electrical conductivity by reducing the resistance of the gate electrode, and providing a surface protective layer. Since it is formed in the source and drain regions before the ion implantation, there is an effect that can solve the problem that the surface of the source and drain regions are damaged during the ion implantation process.

상술한 바와 같이, 본 발명을 도면을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although the present invention has been described with reference to the drawings, those skilled in the art may variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. I can understand that you can.

Claims (2)

M×N(M, N은 정수)개의 화소에 대응하도록 활성화 영역을 한정하는 필드 산화층(520)을 형성하는 단계와;Forming a field oxide layer 520 defining an activation region to correspond to M × N (M, N is an integer) pixels; 상기 활성화 영역의 기판(510) 상부에 게이트 산화층(530a)과 게이트 전극(530b)을 순차적으로 형성하는 단계와;Sequentially forming a gate oxide layer (530a) and a gate electrode (530b) on the substrate (510) of the activation region; 상기 게이트 산화층(530a), 상기 게이트 전극(530b)과 상기 필드 산화층(520)이 형성된 상기 기판(510)의 전면에 표면 보호층(670)을 형성하는 단계와;Forming a surface protection layer (670) on the entire surface of the substrate (510) on which the gate oxide layer (530a), the gate electrode (530b) and the field oxide layer (520) are formed; 상기 기판(510)의 소정 부분에 소오스 영역(530c)과 드레인 영역(530d)을 형성하는 단계와;Forming a source region (530c) and a drain region (530d) in a predetermined portion of the substrate (510); 상기 표면 보호층(670)중 그 하부에 상기 게이트 전극(530b)이 형성된 부분을 제거하여 상기 게이트 전극(530b)을 노출시키는 단계와;Exposing the gate electrode (530b) by removing a portion of the surface protection layer (670) at which the gate electrode (530b) is formed; 상기 노출된 게이트 전극(530b)의 상부에 금속 실리사이드층(660)을 형성하는 단계와;Forming a metal silicide layer (660) on the exposed gate electrode (530b); 상기 표면 보호층(670)을 제거하여 상기 소오스 및 드레인 영역(530c)(530d)을 노출시키는 단계와;Removing the surface protection layer (670) to expose the source and drain regions (530c) (530d); 상기 기판(510)의 상부에 선택적으로 층간 절연층(540)을 형성하는 단계와;Selectively forming an interlayer insulating layer (540) on top of the substrate (510); 상기 소오스 및 드레인 영역(530c)(530d)의 상부에 소오스 라인(530e)과 드레인 패드(530f)를 형성하여 MOS 트랜지스터(530)를 완성하는 단계와;Forming a source line (530e) and a drain pad (530f) on the source and drain regions (530c) (530d) to complete the MOS transistor (530); 상기 층간 절연층(540)과 상기 MOS 트랜지스터(530)의 상부에 보호층(550)과 식각 방지층(560)을 형성하는 단계와;Forming a protective layer (550) and an etch stop layer (560) on the interlayer insulating layer (540) and the MOS transistor (530); 상기 식각 방지층(560)의 상부에 멤브레인(580), 하부전극(590), 변형층(600)과 상부전극(610)을 포함하는 액츄에이터(650)를 형성하는 박막형 광로조절장치의 제조방법.And forming an actuator (650) including a membrane (580), a lower electrode (590), a strained layer (600), and an upper electrode (610) on the etch stop layer (560). 제 1 항에 있어서, 상기 금속 실리사이드층(660)은 상기 게이트 전극(530b)의 상부에 전기 도전성 물질을 형성한 후 열처리하여 형성하는 것을 특징으로 하는 박막형 광로조절장치의 제조방법.The method of claim 1, wherein the metal silicide layer is formed by heat treatment after forming an electrically conductive material on the gate electrode.
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