JP3577404B2 - Latch circuit and flip-flop circuit with voltage level conversion function - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は電圧レベル変換機能付ラッチ回路及びフリップフロップ回路に関し、特に、多電源で動作するＬＳＩに用いられる、電圧レベル変換機能付ラッチ回路及びフリップフロップ回路に関する。
【０００２】
【従来の技術】
消費電力を抑制するために、ＬＳＩのチップ内部を多電源化することが、従来から行われている。例えば、通常電圧ＶＤＤで動作する組み合わせ論理回路と、この通常電圧ＶＤＤより低い電圧ＶＤＤＬで動作する組み合わせ論理回路とを、１つのＬＳＩチップの中に設けることが行われている。このようなＬＳＩにおいては、低電圧ＶＤＤＬで動作する組み合わせ論理回路と、通常電圧ＶＤＤで動作する組み合わせ論理回路との間で、電圧レベルを変換する必要が生じる。つまり、電圧レベル変換回路を設ける必要が生じる。このような電圧レベル変換回路をＬＳＩチップの各所に分散して設けることは、得策ではない。なぜなら、電圧レベル変換回路を分散して設けると、この電圧レベル変換回路自体の電力消費があるため、内部を２電源化したことによる消費電力の削減効果が滅却されるおそれがあるためである。したがって、電圧レベル変換回路は、フリップフロップ部分に集中して設けることが得策であるといわれている。このように、フリップフロップ回路に電圧レベル変換回路を設けたものを、一般に、電圧レベル変換機能付フリップフロップ回路という。
【０００３】
図１５は、通常の、マスタースレーブ型フリップフロップ回路ＭＳＦを示す図である。この図１５からわかるように、マスタースレーブ型フリップフロップ回路ＭＳＦは、マスターラッチ回路ＭＬとスレーブラッチ回路ＳＬとを備えて構成される。これらマスターラッチ回路ＭＬとスレーブラッチ回路ＳＬとは、クロック入力端子ＣＬＫからの入力が、ハイのときに、入力端子Ｄからのデータを通過させて出力端子Ｑから出力する機能を有している。一方、クロック入力端子ＣＬＫからの入力が、ロウのときには、この入力がロウに立ち下がった時点のデータを保持する機能を有している。したがって、図１５に示すマスターラッチ回路ＭＬのクロック入力端子ＣＬＫに入力される信号は反転クロック信号／ＣＫであるので、このマスターラッチ回路ＭＬは、クロック信号ＣＫがロウのときに、データを通過させる通過状態となり、クロック信号ＣＫがハイのときにデータを保持する保持状態となる。これに対して、スレーブラッチ回路ＳＬのクロック入力端子ＣＬＫに入力される信号はクロック信号ＣＫであるので、このスレーブラッチ回路ＳＬは、クロック信号ＣＫがハイのときにデータを通過させる通過状態となり、クロック信号ＣＫがロウのときにデータを保持する保持状態となる。つまり、このマスタースレーブ型フリップフロップ回路ＭＳＦ全体では、エッジトリガ型のフリップフロップとして動作する。
【０００４】
この図１５に示すようなマスタースレーブ型フリップフロップ回路ＭＳＦに、電圧レベル変換回路とを組み合わせた電圧レベル変換機能付フリップフロップとしては、図１６乃至図１８に示すようなものがある。図１６は、マスタースレーブ型フリップフロップＭＳＦの前段に電圧レベル変換回路ＶＣを設けた、電圧レベル変換機能付フリップフロップ回路である。図１７は、マスタースレーブ型フリップフロップＭＳＦの後段に電圧レベル変換回路ＶＣを設けた、電圧レベル変換機能付フリップフロップ回路である。図１８は、図１７の電圧レベル変換機能付フリップフロップ回路と同様に、後段に電圧レベル変換回路ＶＣを設けたものである。この図１８に示す電圧レベル変換機能付フリップフロップ回路における図１７との違いは、スレーブラッチ回路ＳＬの出力に反転出力端子／Ｑが設けられている点と、この反転出力端子／Ｑからの出力信号を電圧レベル変換回路ＶＣで用いる点とにある。このため、図１８に示す電圧レベル変換回路ＶＣには、スレーブラッチ回路ＳＬにおける出力端子Ｑからの信号を入力するための、入力端子ＩＮ１と、同じくスレーブラッチ回路ＳＬにおける反転出力端子／Ｑからの信号を入力するための入力端子ＩＮ２とが、設けられている。
【０００５】
【発明が解決しようとする課題】
以上述べたような電圧レベル変換機能付フリップフロップ回路では、データの保持と電圧レベルの変換とを独立に行うため、必要な素子数が多くなるとともに回路面積が大きくなり、このため動作速度も遅くなるという問題があった。また、電圧レベル変換回路ＶＣを独立に動作させるのにそれ相応の電力を必要とするので、全体の消費電力が大きくなるという問題もあった。
【０００６】
特に図１６に示す電圧レベル変換機能付フリップフロップ回路では、電圧レベルの変換を行った後にフリップフロップ動作を行うので、電圧レベル変換回路ＶＣとマスタースレーブ型フリップフロップ回路ＭＳＦとの双方を、通常電圧ＶＤＤで動作させる必要があった。このため、消費電力が大きくなるという問題があった。しかも、マスタースレーブ型フリップフロップ回路ＭＳＦが通常電圧ＶＤＤで動作するため、クロック信号ＣＫの低電圧化を図ることができないという問題もあった。つまり、クロック信号ＣＫを低電圧ＶＤＤＬではなく、通常電圧ＶＤＤで動作させなければならないという問題があった。
【０００７】
これに対して、図１７及び図１８に示す電圧レベル変換機能付フリップフロップでは、フリップフロップ動作を行った後に電圧レベルの変換を行うので、入力データ信号ＩＤとクロック信号ＣＫとの低電圧化は図ることができた。すなわち、マスタースレーブ型フリップフロップ回路ＭＳＦを低電圧ＶＤＤＬで動作させ、電圧レベル変換回路ＶＣを通常電圧ＶＤＤで若しくは通常電圧ＶＤＤと低電圧ＶＤＤＬとで動作させることができた。しかし、マスタースレーブ型フリップフロップ回路ＭＳＦ全体が低電圧ＶＤＤＬで動作するため、動作速度が遅くなるという問題があった。
【０００８】
そこで本発明は、これらの課題に鑑みてなされたものであり、消費電力の抑制を図りつつ、高速で動作させることの可能な電圧レベル変換機能付ラッチ回路及びフリップフロップ回路を提供することを目的とする。すなわち、入力データ信号ＩＤとクロック信号ＣＫとの低電圧化を図りつつ、高速で動作可能な電圧レベル変換機能付ラッチ回路及びフリップフロップ回路を提供することを目的とする。かかる目的を達成すべく、必要な素子数の低減を図るとともに、回路面積を小さくした電圧レベル変換機能付ラッチ回路及びフリップフロップ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る電圧レベル変換機能付ラッチ回路は、
入力信号の電圧レベルを変換して、この入力信号の電圧レベルとは異なる電圧レベルの出力信号を出力するための、電圧レベル変換手段と、
入力された制御信号に応じて、前記電圧レベル変換手段を、前記入力信号が通過して出力信号となる通過状態と、前記制御信号の切り替わった際における前記入力信号が保持されて出力信号となる保持状態との、２つの状態に切り替えるための、モード切替手段と、
を備え、
前記電圧レベル変換手段は、
入力端子が第１電圧の電源へ接続された第１及び第２トランジスタであって、一方の出力端子と他方の制御端子とが互いに接続された第１及び第２トランジスタと、
これら第１及び第２トランジスタの出力端子と第２電圧の電源との間にそれぞれ設けられた第３及び第４トランジスタであって、前記第１及び第２トランジスタと前記第２電圧の電源との間の導通を、前記入力信号に応じて相補的にそれぞれオン、オフするための、第３及び第４トランジスタと、
前記第１トランジスタと第３トランジスタとの間、及び前記第２トランジスタと前記第４トランジスタとの間の、少なくとも一方に設けられた前記出力信号を取り出すための出力端子と、
を備えるとともに、
前記モード切替手段は、
前記第１トランジスタの出力端子と、前記第４トランジスタの制御端子とを接続する、第５トランジスタであって、前記制御信号が入力される制御端子を有する第５トランジスタと、
前記第２トランジスタの出力端子と、前記第３トランジスタの制御端子とを接続する、第６トランジスタであって、前記制御信号が入力される制御端子を有する第６トランジスタと、
を備えることを特徴とする。
本発明に係る電圧レベル変換機能付ラッチ回路は、
入力信号の電圧レベルを変換して、この入力信号の電圧レベルとは異なる電圧レベルの出力信号を出力するための、電圧レベル変換手段と、
入力された制御信号に応じて、前記電圧レベル変換手段を、前記入力信号が通過して出力信号となる通過状態と、前記制御信号の切り替わった際における前記入力信号が保持されて出力信号となる保持状態との、２つの状態に切り替えるための、モード切替手段と、
を備え、
前記電圧レベル変換手段は、
前記入力信号が入力される第１インバータと、
入力側が前記第１インバータの出力側と接続され、出力側から前記出力信号が出力される第２インバータと、
これら第１インバータと第２インバータとの間に接続された制御端子と、第１電圧の電源へ接続された入力端子と、前記第１インバータの入力側に接続された出力端子とを有する、第１トランジスタと、
を備えるとともに、
前記モード切替手段は、
前記第２インバータの出力側と前記第１インバータの入力側とを接続する第２トランジスタであって、前記制御信号が入力される制御端子を有する、第２トランジスタを、
備えることを特徴とする。
【００１０】
本発明に係る電圧レベル変換機能付フリップフロップ回路は、
入力データ信号と制御信号とが入力されるマスターラッチ回路であって、前記制御信号に応じて、前記入力データ信号を通過させて中間出力信号とする通過状態と、前記制御信号が切り替わった際の前記入力データ信号を保持して中間出力信号とする保持状態との、２つの状態を有する、マスターラッチ回路と、
前記中間出力信号と前記制御信号とが入力され、前記制御信号に応じて、前記マスターラッチ回路が前記保持状態であるときには前記中間出力信号を通過させて出力データ信号とする通過状態となり、前記マスターラッチ回路が前記通過状態であるときには前記制御信号が切り替わった際の前記中間出力信号を保持して出力データ信号とする保持状態となるとともに、前記中間出力信号の電圧レベルを変換して、前記中間出力信号の電圧レベルとは異なる電圧レベルの前記出力データ信号として出力するスレーブラッチ回路と、
を備え、
前記スレーブラッチ回路は、
入力端子が第１電圧の電源へ接続された第１及び第２トランジスタであって、一方の出力端子と他方の制御端子とが互いに接続された第１及び第２トランジスタと、
これら第１及び第２トランジスタの出力端子と第２電圧の電源との間にそれぞれ設けられた第３及び第４トランジスタであって、前記第１及び第２トランジスタと前記第２電圧の電源との間の導通を、前記中間出力信号に応じて相補的にそれぞれオン、オフするための、第３及び第４トランジスタと、
前記第１トランジスタと第３トランジスタとの間、及び前記第２トランジスタと前記第４トランジスタとの間の、少なくとも一方に設けられた前記出力データ信号を取り出すための出力端子と、
前記第１トランジスタの出力端子と、前記第４トランジスタの制御端子とを接続する、第５トランジスタであって、前記制御信号が入力される制御端子を有する第５トランジスタと、
前記第２トランジスタの出力端子と、前記第３トランジスタの制御端子とを接続する、第６トランジスタであって、前記制御信号が入力される制御端子を有する第６トランジスタと、
を備えることを特徴とする。
本発明に係る電圧レベル変換機能付フリップフロップ回路は、
入力データ信号と制御信号とが入力されるマスターラッチ回路であって、前記制御信号に応じて、前記入力データ信号を通過させて中間出力信号とする通過状態と、前記制御信号が切り替わった際の前記入力データ信号を保持して中間出力信号とする保持状態との、２つの状態を有する、マスターラッチ回路と、
前記中間出力信号と前記制御信号とが入力され、前記制御信号に応じて、前記マスターラッチ回路が前記保持状態であるときには前記中間出力信号を通過させて出力データ信号とする通過状態となり、前記マスターラッチ回路が前記通過状態であるときには前記制御信号が切り替わった際の前記中間出力信号を保持して出力データ信号とする保持状態となるとともに、前記中間出力信号の電圧レベルを変換して、前記中間出力信号の電圧レベルとは異なる電圧レベルの前記出力データ信号として出力するスレーブラッチ回路と、
を備え、
前記スレーブラッチ回路は、
前記中間出力信号が入力される第１インバータと、
入力側が前記第１インバータの出力側と接続され、出力側から前記出力データ信号が出力される第２インバータと、
これら第１インバータと第２インバータとの間に接続された制御端子と、第１電圧の電源へ接続された入力端子と、前記第１インバータの入力側に接続された出力端子とを有する、第１トランジスタと、
前記第２インバータの出力側と前記１インバータの入力側とを接続する第２トランジスタであって、前記制御信号が入力される制御端子を有する、第２トランジスタを、
を備えることを特徴とする。
【００１１】
【発明の実施の形態】
（第１実施形態）
本発明の第１実施形態は、マスタースレーブ型のフリップフロップ回路におけるスレーブラッチ回路に電圧レベル変換回路を組み込むことにより、必要な素子数の削減を図り、消費電力の抑制や動作の高速化を図ったものである。以下により詳しく説明する。
【００１２】
図１は本発明の第１実施形態に係る電圧レベル変換機能付フリップフロップの回路の一例を示す図である。
【００１３】
この図１からわかるように、第１実施形態の電圧レベル変換機能付フリップフロップ回路は、マスターラッチ回路ＭＬとスレーブラッチ回路ＳＬとを、備えて構成される。
【００１４】
マスターラッチＭＬは、一般的なラッチ回路により構成されている。すなわち、入力データ信号ＩＤを入力するためのデータ入力端子Ｄ１と、反転クロック信号／ＣＫを入力するためのクロック入力端子ＣＬＫと、データを出力するためのデータ出力端子Ｑ１と、このデータを反転して出力するための反転データ出力端子／Ｑ１とを、備えている。これらデータ出力端子Ｑ１と反転データ出力端子／Ｑ１からのデータ出力信号は、このフリップフロップ全体から見ると、スレーブラッチ回路ＳＬへの中間出力信号と見ることができる。
【００１５】
このマスターラッチ回路ＭＬは、クロック入力端子ＣＬＫからの入力がハイのときは、入力データ信号ＩＤを通過させて中間出力信号とし、クロック入力端子ＣＬＫからの入力がロウのときは、そのロウになった際の入力データ信号ＩＤの状態を保持して中間出力信号とする、機能を有している。本実施形態では、このクロック入力端子ＣＬＫに、反転クロック信号／ＣＫが入力されているので、このマスターラッチ回路ＭＬは、クロック信号ＣＫがロウのときは入力データ信号ＩＤを通過させて中間出力信号とし、クロック信号ＣＫがハイのときはその状態を保持して中間出力信号とする、機能を有している。
【００１６】
このマスターラッチ回路ＭＬは、後述するスレーブラッチ回路ＳＬを動作させるための電圧ＶＤＤ１よりも低い、電圧ＶＤＤ２で動作するようになっている。また、クロック信号ＣＫはグランドから電圧ＶＤＤ２の幅で振幅するようになっており、入力データ信号ＩＤはグランドから電圧ＶＤＤ４の幅で振幅するようになっている。グランドから電圧ＶＤＤ２の幅で振幅するクロック信号ＣＫは、電圧ＶＤＤ２で動作する内部クロック信号発生回路３０から出力される。すなわち、グランドから電圧ＶＤＤ３の幅で振幅するクロック信号ＣＰを、電圧ＶＤＤ２で動作するインバータ３２、３４を介すことにより、生成される。これらの電圧ＶＤＤ３、ＶＤＤ４は、電圧ＶＤＤ２と等しい電圧か、又はそれより高い電圧になっている。つまり、電圧ＶＤＤ３、ＶＤＤ４は、電圧ＶＤＤ２以上の電圧になっている。また、これら電圧ＶＤＤ３、ＶＤＤ４は、電圧ＶＤＤ１よりは小さい電圧になっている。これら電圧の高低関係をまとめると、
ＶＤＤ１ ＞ ＶＤＤ３、ＶＤＤ４ ＞ ＶＤＤ２
となる。なお、電圧ＶＤＤ３と電圧ＶＤＤ４とは、等しくしても良いし、異なっていても良い。
【００１７】
スレーブラッチ回路ＳＬは、モード切替部１０と電圧レベル変換回路２０とを備えて構成されている。より詳しくは、マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１は、トランスミッションゲートＴＧ１に接続されている。また、マスターラッチ回路ＭＬにおける反転データ出力端子／Ｑ１は、トランスミッションゲートＴＧ２に接続されている。これらのトランスミッションゲートＴＧ１、ＴＧ２は、クロック信号ＣＫに対応して、マスターラッチ回路ＭＬからの中間出力信号を導通、遮断するためのゲート回路である。すなわち、クロック信号ＣＫがハイの場合には信号を導通し、クロック信号ＣＫがロウの場合には信号を遮断する。これらトランスミッションゲートＴＧ１、ＴＧ２は、マスターラッチ回路ＭＬと同様に電圧ＶＤＤ２の振幅のクロック信号ＣＫ及び反転クロック信号／ＣＫで制御するようになっている。
【００１８】
トランスミッションゲートＴＧ１は、ｎ型ＭＯＳトランジスタｎＭＯＳ１に接続されている。このｎ型ＭＯＳトランジスタｎＭＯＳ１のドレインＤは、図中上側に設けられたｐ型ＭＯＳトランジスタｐＭＯＳ１のドレインＤと接続されている。このｐ型ＭＯＳトランジスタｐＭＯＳ１のソースＳは、電圧ＶＤＤ１の電源へ接続されている。この電圧ＶＤＤ１は、上述のように、マスターラッチ回路ＭＬに用いられる電圧ＶＤＤ２よりも高いものである。一方、前記のｎ型ＭＯＳトランジスタｎＭＯＳ１のソースＳはグランドへ接続されている。
【００１９】
トランスミッションゲートＴＧ２は、ｎ型ＭＯＳトランジスタｎＭＯＳ２に接続されている。このｎ型ＭＯＳトランジスタｎＭＯＳ２のドレインＤは、図中上側に設けられたｐ型ＭＯＳトランジスタｐＭＯＳ２のドレインＤと接続されている。このｐ型ＭＯＳトランジスタｐＭＯＳ２のソースＳは、電圧ＶＤＤ１の電源へ接続されている。一方、前記のｎ型ＭＯＳトランジスタｎＭＯＳ２のソースＳはグランドへ接続されている。
【００２０】
前述のｐ型ＭＯＳトランジスタｐＭＯＳ１とｎ型ＭＯＳトランジスタｎＭＯＳ１との間の点Ａは、ｐ型ＭＯＳトランジスタｐＭＯＳ２のゲートＧへ接続されている。また、ｐ型ＭＯＳトランジスタｐＭＯＳ２とｎ型ＭＯＳトランジスタｎＭＯＳ２との間の点Ｂは、ｐ型ＭＯＳトランジスタｐＭＯＳ１のゲートＧへ接続されている。前記の点Ａとｎ型ＭＯＳトランジスタｎＭＯＳ１との間の点Ｃは、ｎ型ＭＯＳトランジスタｎＭＯＳ３を介して、ｎ型ＭＯＳトランジスタｎＭＯＳ２のゲートＧへ接続されている。また、前記の点Ｂとｎ型ＭＯＳトランジスタｎＭＯＳ２との間の点Ｄは、ｎ型ＭＯＳトランジスタｎＭＯＳ４を介して、ｎ型ＭＯＳトランジスタｎＭＯＳ１のゲートＧへ接続されている。これらｎ型ＭＯＳトランジスタｎＭＯＳ３、ｎＭＯＳ４のゲートＧ、Ｇには、反転クロック信号／ＣＫが接続されている。さらに、前記の点Ｃは、インバータＩＮＶ１にも接続されており、このインバータＩＮＶ１からの出力が、出力データ信号ＯＤとして、このスレーブラッチ回路ＳＬから出力されるようになっている。この出力データ信号ＯＤは、とりもなおさず、この電圧レベル変換機能付フリップフロップ回路の出力である。すなわち、インバータＩＮＶ１の先に出力データ信号ＯＤ用の出力端子が設けられている。
【００２１】
これらの各素子のうち、トランスミッションゲートＴＧ１、ＴＧ２と、ｎ型ＭＯＳトランジスタｎＭＯＳ３、ｎＭＯＳ４とで、モード切替部１０が構成されている。また、ｎ型ＭＯＳトランジスタｎＭＯＳ１、ｎＭＯＳ２と、ｐ型ＭＯＳトランジスタｐＭＯＳ１、ｐＭＯＳ２と、インバータＩＮＶ１とで、電圧レベル変換回路２０が構成されている。この電圧レベル変換回路２０は、上述したように、電圧ＶＤＤ１で動作するようになっている。
【００２２】
次に、この図１に示す電圧レベル変換機能付フリップフロップ回路の動作を説明する。
まず、スレーブラッチ回路ＳＬの単独の動作を説明する。初めに、クロック信号ＣＫがハイであった場合を説明する。このクロック信号ＣＫがハイであると、トランスミッションゲートＴＧ１、ＴＧ２はともに導通状態となる。また、反転クロック信号／ＣＫはロウであるので、ｎ型ＭＯＳトランジスタｎＭＯＳ３、ｎＭＯＳ４はともにオフ状態となる。したがって、このクロック信号ＣＫがハイのときにおける図１の電圧レベル変換機能付フリップフロップ回路は、図２に示す回路と等価になる。
【００２３】
この図２からわかるように、このスレーブラッチ回路ＳＬは、クロック信号ＣＫがハイのときは、マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１からの中間出力信号の電圧レベルを上げて、そのまま通過させる回路となる。すなわち、データ出力端子Ｑ１からの中間出力信号がハイのとき、この信号の電圧はＶＤＤ２であるので、この電圧ＶＤＤ２をこれより高い電圧であるＶＤＤ１へ変換して、ハイ信号として出力データ信号ＯＤを出力する。一方、データ出力端子Ｑ１の中間出力信号がロウのときは、この信号の電圧はグランドであるので、このグランド電位をそのまま、出力データ信号ＯＤとして出力する。より詳しく説明すると次のようになる。
【００２４】
マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１からの中間出力信号がロウであり、反転データ出力端子／Ｑ１からの中間出力信号がハイであったと仮定すると、ｎ型ＭＯＳトランジスタｎＭＯＳ１はオフ状態となり、ｎ型ＭＯＳトランジスタｎＭＯＳ２はオン状態となる。このｎ型ＭＯＳトランジスタｎＭＯＳ２がオン状態であるので、点Ｂの電圧はグランドになる。このため、ｐ型ＭＯＳトランジスタｐＭＯＳ１のゲートＧの電圧もグランドとなり、このｐ型ＭＯＳトランジスタｐＭＯＳ１はオン状態となる。このときｎ型ＭＯＳトランジスタｎＭＯＳ１はオフ状態であるので、点Ａは電圧ＶＤＤ１となる。この点Ａが電圧ＶＤＤ１となるので、ｐ型ＭＯＳトランジスタｐＭＯＳ２のゲートＧも電圧ＶＤＤ１となり、このｐ型ＭＯＳトランジスタｐＭＯＳ２はオフ状態となる。また、点Ｃも電圧ＶＤＤ１となるので、インバータＩＮＶ１の出力はグランドとなる。
【００２５】
これとは反対に、マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１からの出力がハイであり、反転データ出力端子／Ｑ１からの出力がロウであったと仮定する。この場合、ｎ型ＭＯＳトランジスタｎＭＯＳ１はオン状態となり、ｎ型ＭＯＳトランジスタｎＭＯＳ２はオフ状態となる。このｎ型ＭＯＳトランジスタｎＭＯＳ１がオン状態であるので、点Ａの電圧はグランドとなる。このため、ｐ型ＭＯＳトランジスタｐＭＯＳ２のゲートＧの電圧もグランドとなり、このｐ型ＭＯＳトランジスタｐＭＯＳ２はオン状態となる。このときｎ型ＭＯＳトランジスタｎＭＯＳ２はオフ状態であるので、点Ｂは電圧ＶＤＤ１となる。この点Ｂが電圧ＶＤＤ１となるので、ｐ型ＭＯＳトランジスタｐＭＯＳ１のゲートＧも電圧ＶＤＤ１となり、このｐ型ＭＯＳトランジスタｐＭＯＳ１はオフ状態となる。また、点Ａと同様に点Ｃの電圧もグランドとなるので、インバータＩＮＶ１の出力は電圧ＶＤＤ１となる。この電圧ＶＤＤ１というのは、電圧ＶＤＤ２よりも高い電圧である。このことから、マスターラッチ回路ＭＬからの出力された電圧ＶＤＤ１中間出力信号が高い電圧へ変換されて出力されたことがわかる。
【００２６】
以上はクロック信号ＣＫがハイであった場合の、スレーブラッチ回路ＳＬの単独の動作の説明であったが、次に、クロック信号ＣＫがロウであった場合の、スレーブラッチ回路ＳＬの単独の動作を説明する。
【００２７】
図１からわかるように、クロック信号ＣＫがロウであると、トランスミッションゲートＴＧ１、ＴＧ２はともに遮断状態となる。また、反転クロック信号／ＣＫはハイであるので、ｎ型ＭＯＳトランジスタｎＭＯＳ３、ｎＭＯＳ４はともにオン状態となる。したがって、このクロック信号ＣＫがロウのときにおける図１の電圧レベル変換機能付フリップフロップ回路は、図３に示す回路と等価になる。
【００２８】
この図３からわかるように、このスレーブラッチ回路ＳＬは、クロック信号ＣＫがハイからロウに切り替わった際における出力データ信号ＯＤをそのまま保持する回路となる。すなわち、クロック信号ＣＫがロウに切り替わった際に、出力データ信号ＯＤがハイであった場合には、このハイの状態を次にクロック信号ＣＫがハイになるまで保持し続ける。反対に、クロック信号ＣＫがロウに切り替わった際に、出力データ信号ＯＤがロウであった場合には、このロウの状態を次にクロック信号ＣＫがハイになるまで保持し続ける。より詳しく説明すると次のようになる。
【００２９】
クロック信号ＣＫがハイからロウに切り替わった際に、出力データ信号ＯＤがハイ状態であったと仮定する。この場合、上述したクロック信号ＣＫがハイの場合の動作からわかるように、点Ｃの電圧はグランドであるので、ｎ型ＭＯＳトランジスタｎＭＯＳ２のゲートＧの電圧は、グランドとなる。このため、ｎ型ＭＯＳトランジスタｎＭＯＳ２はオフ状態がそのまま維持される。また、点Ａの電圧もグランドであるので、ｐ型ＭＯＳトランジスタｐＭＯＳ２はオン状態がそのまま維持される。このｐ型ＭＯＳトランジスタｐＭＯＳ２がオン状態であり、ｎ型ＭＯＳトランジスタｎＭＯＳ２がオフ状態であるので、点Ｂ、点Ｄの電圧ＶＤＤ１もそのまま維持される。点Ｂが電圧ＶＤＤ１であるので、ｐ型ＭＯＳトランジスタｐＭＯＳ１のゲートＧも電圧ＶＤＤ１となり、このｐ型ＭＯＳトランジスタｐＭＯＳ１のオフ状態がそのまま維持される。また、点Ｄが電圧ＶＤＤ１であるので、ｎ型ＭＯＳトランジスタｎＭＯＳ１のオン状態がそのまま維持される。このｎ型ＭＯＳトランジスタｎＭＯＳ１のゲートＧの電圧は厳密には電圧ＶＤＤ１からｎ型ＭＯＳトランジスタｎＭＯＳ４のしきい値電圧分だけ低下した電位となるが、このゲート電圧でもｎ型ＭＯＳトランジスタｎＭＯＳ１のオン状態を十分に維持できる。このようにｎ型ＭＯＳトランジスタｎＭＯＳ１のオン状態が維持され、ｐ型ＭＯＳトランジスタｐＭＯＳ１のオフ状態が維持されるので、点Ｃのグランド電圧もそのまま維持される。したがって、出力データ信号ＯＤのハイ状態がそのまま維持されることになる。
【００３０】
これとは反対に、クロック信号ＣＫがハイからロウに切り替わった際に、出力データ信号ＯＤがロウ状態であったと仮定する。この場合、上述したクロック信号ＣＫがハイの場合の動作からわかるように、点Ｃは電圧ＶＤＤ１であるので、ｎ型ＭＯＳトランジスタｎＭＯＳ２のゲートＧは、電圧ＶＤＤ１となる。このため、ｎ型ＭＯＳトランジスタｎＭＯＳ２はオン状態がそのまま維持される。このｎ型ＭＯＳトランジスタｎＭＯＳ２のゲートＧの電圧は厳密には電圧ＶＤＤ１からｎ型ＭＯＳトランジスタｎＭＯＳ３のしきい値電圧分だけ低下した電圧となるが、このゲート電圧でもｎ型ＭＯＳトランジスタｎＭＯＳ２のオン状態を十分に維持できる。また、点Ａも電圧ＶＤＤ１であるので、ｐ型ＭＯＳトランジスタｐＭＯＳ２はオフ状態がそのまま維持される。このｐ型ＭＯＳトランジスタｐＭＯＳ２がオフ状態であり、ｎ型ＭＯＳトランジスタｎＭＯＳ２がオン状態であるので、点Ｂ、点Ｄのグランド電圧もそのまま維持される。点Ｂの電圧がグランドであるので、ｐ型ＭＯＳトランジスタｐＭＯＳ１のゲートＧの電圧もグランドとなり、このｐ型ＭＯＳトランジスタｐＭＯＳ１のオン状態がそのまま維持される。また、点Ｄの電圧がグランドであるので、ｎ型ＭＯＳトランジスタｎＭＯＳ１のオフ状態がそのまま維持される。このようにｎ型ＭＯＳトランジスタｎＭＯＳ１のオフ状態が維持され、ｐ型ＭＯＳトランジスタｐＭＯＳ１のオン状態が維持されるので、点Ｃの電圧ＶＤＤ１もそのまま維持される。したがって、出力データ信号ＯＤのロウの状態がそのまま維持されることになる。
【００３１】
ここまでは、スレーブラッチ回路ＳＬの単独の動作について述べたが、次に、図４に基づいて、この電圧レベル変換機能付フリップフロップ回路の全体の動作を説明する。この図４は、この電圧レベル変換機能付フリップフロップ回路における各所のタイムチャートを示す図である。図４（ａ）はクロック信号ＣＰのタイムチャートであり、グランドから電圧ＶＤＤ３の幅で振幅する。図４（ｂ）は、クロック信号ＣＫの一例を示すタイムチャートであり、グランドから電圧ＶＤＤ２の幅で振幅する。図４（ｃ）は、入力データ信号ＩＤの一例を示すタイムチャートであり、グランドから電圧ＶＤＤ４の幅で振幅する。図４（ｄ）及び（ｅ）は、データ出力端子Ｑ１からの中間出力信号及び反転データ出力端子／Ｑ１からの中間出力信号の一例を示すタイムチャートであり、図４（ｆ）及び（ｇ）は、ｎＭＯＳ１とｎＭＯＳ２とのゲートＧの電圧の一例を示すタイムチャートであり、いずれも、グランドから電圧ＶＤＤ２の幅で振幅する。図４（ｈ）及び（ｉ）は、点Ｂ及び点Ａの電圧の一例を示すタイムチャートであり、図４（ｊ）は、出力データ信号ＯＤの一例を示すタイムチャートであり、いずれも、グランドから電圧ＶＤＤ１の幅で振幅する。
【００３２】
この図４と図１とからわかるように、クロック信号ＣＫ及び反転クロック信号／ＣＫが、トランスミッションゲートＴＧ１、ＴＧ２と、マスターラッチ回路ＭＬのクロック入力端子ＣＬＫとへ、入力される。また、反転クロック信号／ＣＫが、ｎ型ＭＯＳトランジスタｎＭＯＳ３、ｎＭＯＳ４とへ入力される。
【００３３】
このようにクロック信号ＣＫが入力されている状態において、図４（ｃ）からわかるように、時刻ｔ１に、マスターラッチ回路ＭＬのデータ入力端子Ｄ１へ入力される入力データ信号ＩＤがロウからハイに切り替わったとする。この時刻ｔ１においては、図４（ｂ）からわかるように、クロック信号ＣＫはロウであるので、この入力データ信号ＩＤにおけるハイの信号は、図４（ｄ）からわかるように、データ出力端子Ｑ１から出力される。また、図４（ｅ）からわかるように、この信号を反転したロウの信号は、反転データ出力端子／Ｑ１から出力される。但し、図４（ｂ）からわかるように、クロック信号ＣＫがまだロウであることから、トランスミッションゲートＴＧ１、ＴＧ２はともに遮断状態にある。このため、図４（ｆ）（ｇ）からわかるように、ｎ型ＭＯＳトランジスタｎＭＯＳ１のゲートＧの電圧はロウのままであり、ｎ型ＭＯＳトランジスタｎＭＯＳ２のゲートＧの電圧はハイのままである。
【００３４】
図４（ｂ）からわかるように、時刻ｔ２でクロック信号ＣＫがロウからハイに切り替わると、図１のトランスミッションゲートＴＧ１、ＴＧ２がともに導通状態となる。このため、図４（ｆ）からわかるように、ｎ型ＭＯＳトランジスタｎＭＯＳ１のゲートＧの電位がハイとなる。また、図４（ｇ）からわかるように、ｎ型ＭＯＳトランジスタｎＭＯＳ２のゲートＧの電位がロウとなる。このため、図４（ｈ）からわかるように、スレーブラッチ回路ＳＬの点Ｂの電位がロウからハイに切り替わり、図４（ｉ）からわかるように、スレーブラッチ回路ＳＬの点Ａの電位がハイからロウに切り替わる。したがって、図４（ｊ）からわかるように、出力データ信号ＯＤがロウからハイに切り替わる。しかも図４（ｃ）と（ｊ）とを比較するとわかるように、その電圧は、電圧ＶＤＤ４よりも高い電圧ＶＤＤ１に変換されている。
【００３５】
次に図４（ｃ）からわかるように、時刻ｔ３で入力データ信号ＩＤがハイからロウに切り替わったとする。しかし、図４（ｂ）からわかるように、このときのクロック信号ＣＫはハイであるので、図４（ｄ）からわかるように、マスターラッチ回路ＭＬの保持機能により、データ出力端子Ｑ１からの出力はハイ状態が維持される。また、図４（ｅ）からわかるように、反転データ出力端子／Ｑ１からの出力はロウ状態が維持される。
【００３６】
次に図４（ｂ）からわかるように、時刻ｔ４でクロック信号がハイからロウに切り替わる。すると、図４（ｃ）からわかるように、入力データ信号ＩＤがロウの状態であるので、図４（ｄ）に示すように、データ出力端子Ｑ１の出力がハイからロウに切り替わる。また、図４（ｅ）に示すように、反転データ信号出力端子／Ｑ１の出力がロウからハイに切り替わる。しかし、反転クロック信号／ＣＫがハイであるため、トランスミッションゲートＴＧ１、ＴＧ２がオフし、スレーブラッチ回路ＳＬのモード切替部１０が保持状態になり、クロック信号ＣＫが切り替わった際の状態が維持される。すなわち、図４（ｈ）（ｉ）からわかるように、点Ｂはハイの状態に維持され、点Ａはロウの状態に維持される。このため、出力データ信号ＯＤも、ハイの状態に維持される。
【００３７】
次に図４（ｂ）からわかるように、時刻ｔ５でクロック信号ＣＫがロウからハイに切り替わる。すると、トランスミッションゲートＴＧ１、ＴＧ２がともにオン状態となる。このため、図４（ｆ）（ｇ）からわかるように、ｎ型ＭＯＳトランジスタｎＭＯＳ１のゲートＧの電位がロウとなり、ｎ型ＭＯＳトランジスタｎＭＯＳ２のゲートＧの電位がハイとなる。すると、点Ｂの電位がハイからロウに切り替わり、点Ａの電位がロウからハイに切り替わる。つまり、モード切替部１０が通過状態になる。このため、出力データ信号ＯＤが、ハイからロウに切り替わる。
【００３８】
以上のように、本実施形態に係る電圧レベル変換機能付フリップフロップ回路によれば、図１からわかるように、スレーブラッチ回路ＳＬに電圧レベル変換回路２０を設けたので、必要なトランジスタ数を削減することができる。すなわち、従来のようにマスタースレーブ型フリップフロップとは別個に、電圧レベル変換回路を設ける必要がなくなるので、トランジスタ数の削減を図ることができる。換言すれば、電圧レベル変換回路２０へｎ型ＭＯＳトランジスタｎＭＯＳ３、ｎＭＯＳ４の２つのトランジスタを追加するだけで、ラッチ機能を実現することができるので、トランジスタ数の削減を図ることができる。このようにトランジスタ数の削減を図ることができることから、全体の回路面積を小さくすることができるとともに、全体の動作速度を速めることができる。
【００３９】
さらに、電圧レベル変換回路２０を除いて、電圧ＶＤＤ１より低い電圧である電圧ＶＤＤ２、ＶＤＤ３、ＶＤＤ４で動作させることができるので、消費電力の抑制を図ることができる。すなわち、マスターラッチ回路ＭＬは、電圧ＶＤＤ１より低い電圧ＶＤＤ２で動作するので、消費電力の抑制を図ることができる。しかも、クロック信号ＣＰと入力データ信号ＩＤとの低電圧化を図ることもできる。すなわち、クロック信号ＣＰをグランドから電圧ＶＤＤ３の幅で振幅させ、入力データ信号ＩＤをグランドから電圧ＶＤＤ４の幅で振幅させ、これら電圧ＶＤＤ３、ＶＤＤ４を、電圧ＶＤＤ１より低くすることができるので、消費電力の抑制を図ることができる。
【００４０】
さらにこの電圧ＶＤＤ３、ＶＤＤ４を、電圧ＶＤＤ２と等しいか又はそれ以上の電圧としたので、マスターラッチ回路ＭＬに定常的なリーク電流を流すことなく、フリップフロップ動作をすることができる。すなわち、例えば図５からわかるように、ｐ型ＭＯＳトランジスタｐＭＯＳ５とｎ型ＭＯＳトランジスタｎＭＯＳ５とが直列的に接続された場合、電圧ＶＤＤ２よりも電圧ＶＤＤ３、ＶＤＤ４の方が低いと、ｐ型ＭＯＳトランジスタｐＭＯＳ３が完全なオフ状態にできないという問題がある。なぜなら、ｐ型ＭＯＳトランジスタｐＭＯＳ５のゲートとソースの間の電位差Ｖｇｓがしきい値電圧より小さくならなくなってしまうからである。このため、ｐ型ＭＯＳトランジスタｐＭＯＳ５が完全なオフ状態にならず、リーク電流が流れてしまうという問題が生ずる。しかしながら、図６からわかるように、電圧ＶＤＤ２よりも電圧ＶＤＤ３、ＶＤＤ４の方が高いか、又は電圧ＶＤＤ２と電圧ＶＤＤ３、ＶＤＤ４とが等しければ、ゲートとソースの間の電位差Ｖｇｓがしきい値電圧以下となり、リーク電流が流れないようにすることができる。
【００４１】
（第２実施形態）
本発明の第２実施形態は、第１実施形態における電圧レベル変換機能付フリップフロップ回路を変形したものであり、具体的には、マスターラッチ回路ＭＬの出力端子をデータ出力端子Ｑ１の１つのみとし、かつ、スレーブラッチ回路ＳＬの構造をより簡素化したものである。
【００４２】
図７は本発明の第２実施形態に係る電圧レベル変換機能付フリップフロップの回路の一例を示す図である。
【００４３】
この図７からわかるように、マスターラッチ回路ＭＬには、出力端子として、データ出力端子Ｑ１のみが設けられており、反転データ出力端子／Ｑ１は設けられていない。
【００４４】
また、スレーブラッチ回路ＳＬは、第１実施形態と同様に、モード切替部１２と電圧レベル変換回路２２とから構成されているが、その構成が異なっている。より詳しくは、データ出力端子Ｑ１はｎ型ＭＯＳトランジスタｎＭＯＳ６のドレインＤへ接続されている。このｎ型ＭＯＳトランジスタｎＭＯＳ６のゲートＧには、クロック信号ＣＫが入力されている。また、このｎ型ＭＯＳトランジスタｎＭＯＳ６のソースＳは、インバータＩＮＶ２へ接続されている。このインバータＩＮＶ２はインバータＩＮＶ３へ接続されている。このインバータＩＮＶ３の出力が、このスレーブラッチ回路ＳＬの出力である、出力データ信号ＯＤとなる。前記のｎ型ＭＯＳトランジスタｎＭＯＳ６とインバータＩＮＶ２との間の点Ｅは、図中上側に設けられたｐ型ＭＯＳトランジスタｐＭＯＳ６のドレインＤへ接続されている。このｐ型ＭＯＳトランジスタｐＭＯＳ６のソースＳは、電圧ＶＤＤ１の電源へ接続されている。また、このｐ型ＭＯＳトランジスタｐＭＯＳ６のゲートＧは、前記のインバータＩＮＶ２とインバータＩＮＶ３との間の点Ｆに接続されている。前記の点ＥとインバータＩＮＶ３の出力側とは、ｎ型ＭＯＳトランジスタｎＭＯＳ７を介して接続されている。このｎ型ＭＯＳトランジスタｎＭＯＳ７のゲートＧには、反転クロック信号／ＣＫが入力されている。
【００４５】
これらの点を除いては、この第２実施形態の係る電圧レベル変換機能付フリップフロップ回路は、前述した第１実施形態と同様のものであるので、その詳しい説明は省略する。
【００４６】
次に、この第２実施形態に係る電圧レベル変換機能付フリップフロップ回路の動作を説明する。
【００４７】
まず、スレーブラッチ回路ＳＬの単独の動作を説明する。初めに、クロック信号ＣＫがハイであった場合を説明する。このクロック信号ＣＫがハイであると、ｎ型ＭＯＳトランジスタｎＭＯＳ６はオン状態となる。また、反転クロック信号／ＣＫはロウであるので、ｎ型ＭＯＳトランジスタｎＭＯＳ７はオフ状態となる。したがって、このクロック信号ＣＫがハイのときにおける図７の電圧レベル変換機能付フリップフロップ回路は、図８に示す回路と等価になる。
【００４８】
この図８からわかるように、このスレーブラッチ回路ＳＬは、クロック信号ＣＫがハイのときは、マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１からの中間出力信号の電圧レベルを上げて、そのまま通過させる回路となる。すなわち、データ出力端子Ｑ１からの中間出力信号がハイのとき、この中間出力信号は電圧ＶＤＤ２である。この電圧ＶＤＤ２をこれより高い電圧である電圧ＶＤＤ１へ変換して、ハイ信号としての出力データ信号ＯＤを出力する。一方、データ出力端子Ｑ１からの中間出力信号がロウのときは、この中間出力信号の電圧はグランドであるので、このグランド電位をそのまま、出力データ信号ＯＤとして出力する。より詳しく説明すると次のようになる。
【００４９】
マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１からの中間出力信号がロウであったと仮定する。すると、インバータＩＮＶ２の出力はハイとなり、インバータＩＮＶ３の出力はロウとなる。したがって、出力データ信号ＯＤはロウとなる。インバータＩＮＶ２は電圧ＶＤＤ１で動作しているので、点Ｆは電圧ＶＤＤ１となる。このため、ｐ型ＭＯＳトランジスタｐＭＯＳ６のゲートＧは電圧ＶＤＤ１となる。したがって、このｐ型ＭＯＳトランジスタｐＭＯＳ６はオフ状態となり、点Ｅはロウに保たれる。
【００５０】
これとは反対に、マスターラッチ回路ＭＬにおけるデータ出力端子Ｑ１からの中間出力信号がハイであった場合を説明する。この場合、インバータＩＮＶ２の出力はロウとなり、インバータＩＮＶ３の出力はハイとなる。したがって、出力データ信号ＯＤはハイとなる。この出力データ信号ＯＤの電圧は電圧ＶＤＤ１であり、データ出力端子Ｑ１からの中間出力信号の電圧である電圧ＶＤＤ２よりも、高くなっていることがわかる。インバータＩＮＶ２の出力側である点Ｆにおける電圧はグランドとなる。このため、ｐ型ＭＯＳトランジスタｐＭＯＳ６のゲートＧの電圧もグランドとなる。したがってこのｐ型ＭＯＳトランジスタｐＭＯＳ６はオン状態となり、点Ｅはハイに保たれる。
【００５１】
なお、厳密に考えると、データ出力端子Ｑ１からの中間出力信号がハイとなった直後は、点Ｆにける電位はグランドにはならない。なぜなら、中間出力信号は電圧ＶＤＤ２であり、点Ｅの電位は、これからｎ型ＭＯＳトランジスタｎＭＯＳ６のしきい値電圧分だけ低いＶＤＤ２−αになる。このＶＤＤ２−αというのは、電圧ＶＤＤ１よりも低い値である。このため、電圧ＶＤＤ１で動作するインバータＩＮＶ２の出力はグランドまで下がり切らない。但し、このグランドまで下がりきらない電圧であってもｐ型ＭＯＳトランジスタｐＭＯＳ６をオン状態とするのには、十分な電圧となる。これにより、結果的に、ｐ型ＭＯＳトランジスタｐＭＯＳ６がオン状態となる。このｐ型ＭＯＳトランジスタｐＭＯＳ６がオン状態となると、点Ｅは電圧ＶＤＤ１となる。すると、インバータＩＮＶ２の出力電圧は完全なグランドとなるのである。
【００５２】
以上はクロック信号ＣＫがハイであった場合の、スレーブラッチ回路ＳＬの単独の動作の説明であったが、次に、クロック信号ＣＫがロウであった場合の、スレーブラッチ回路ＳＬの単独の動作を説明する。
【００５３】
図７からわかるように、クロック信号ＣＫがロウであると、ｎ型ＭＯＳトランジスタｎＭＯＳ６はオフ状態となる。また、反転クロック信号／ＣＫはハイであるので、ｎ型ＭＯＳトランジスタｎＭＯＳ７はオン状態となる。したがって、このクロック信号ＣＫがロウのときにおける図７の電圧レベル変換機能付フリップフロップ回路は、図９に示す回路と等価になる。
【００５４】
この図９からわかるように、このスレーブラッチ回路ＳＬは、クロック信号ＣＫがハイからロウに切り替わった際における出力データ信号ＯＤをそのまま保持する回路となる。すなわち、クロック信号ＣＫがロウに切り替わった際に、出力データ信号ＯＤがハイであった場合には、このハイの状態を次にクロック信号ＣＫがハイになるまで保持し続ける。反対に、クロック信号ＣＫがロウに切り替わった際に、出力データ信号ＯＤがロウであった場合には、このロウの状態を次にクロック信号ＣＫがハイになるまで保持し続ける。より詳しく説明すると次のようになる。
【００５５】
クロック信号ＣＫがハイからロウに切り替わった際に、出力データ信号ＯＤがハイ状態であったと仮定する。この場合、点Ｅのハイの状態が維持され、点Ｆのロウ状態も維持される。このため、ｐ型ＭＯＳトランジスタｐＭＯＳ６のオン状態も維持されることとなり、点Ｅは電圧ＶＤＤ１のハイ状態のままとなる。点Ｆがロウ状態ということは、インバータＩＮＶ３の出力はハイ状態が維持される。
【００５６】
これとは反対に、クロック信号ＣＫがハイからロウに切り替わった際に、出力データ信号ＯＤがロウ状態であったと仮定する。この場合、点Ｅのロウの状態が維持され、点Ｆのハイの状態も維持される。このため、ｐ型ＭＯＳトランジスタｐＭＯＳ６のオフ状態も維持されることとなり、点Ｅの電圧はグランドのままとなる。点Ｆがハイ状態ということは、インバータＩＮＶ３の出力はロウ状態が維持される。
【００５７】
ここまでは、スレーブラッチ回路ＳＬの単独の動作について述べたが、次に、図１０に基づいて、この電圧レベル変換機能付フリップフロップ回路の全体の動作を説明する。この図１０は、この電圧レベル変換機能付フリップフロップ回路にける各所のタイムチャートを示す図である。図１０（ａ）は、クロック信号ＣＰの一例を示すタイムチャートであり、グランドから電圧ＶＤＤ３の幅で振幅する。図１０（ｂ）は、クロック信号ＣＫの一例を示すタイムチャートであり、グランドから電圧ＶＤＤ２の幅で振幅する。図１０（ｃ）は、入力データ信号ＩＤの一例を示すタイムチャートであり、グランドから電圧ＶＤＤ４の幅で振幅する。図１０（ｄ）は、データ出力端子Ｑ１からの中間出力信号の一例を示すタイムチャートであり、グランドから電圧ＶＤＤ２の幅で振幅する。図１０（ｅ）及び（ｆ）は、点Ｅ及び点Ｆの電圧の一例を示すタイムチャートであり、図４（ｇ）は、出力データ信号ＯＤの一例を示すタイムチャートであり、いずれも、グランドから電圧ＶＤＤ１の幅で振幅する。
【００５８】
この図１０と図７とからわかるように、クロック信号ＣＫがｎ型ＭＯＳトランジスタｎＭＯＳ６のゲートＧへ入力される。反転クロック信号／ＣＫが、ｎ型ＭＯＳトランジスタｎＭＯＳ７のゲートＧへ、入力される。クロック信号ＣＫ及び反転クロック信号／ＣＫがマスターラッチ回路ＭＬへ入力される。
【００５９】
このようにクロック信号ＣＫが入力されている状態において、図１０（ｃ）からわかるように、時刻ｔ１に、マスターラッチ回路ＭＬのデータ入力端子Ｄ１へ入力される入力データ信号ＩＤがロウからハイに切り替わったとする。この時刻ｔ１においては、図１０（ｂ）からわかるように、クロック信号ＣＫはロウであるので、この入力データ信号ＩＤにおけるハイの信号は、図１０（ｄ）からわかるように、データ出力端子Ｑ１から出力される。但し、図１０（ｂ）からわかるように、クロック信号ＣＫがまだロウであることから、ｎ型ＭＯＳトランジスタｎＭＯＳ６はオフ状態にある。このため、図１０（ｅ）からわかるように、点Ｅの電圧はロウのままである。
【００６０】
次に図１０（ｂ）からわかるように、時刻ｔ２でクロック信号ＣＫがロウからハイに切り替わると、図７のｎ型ＭＯＳトランジスタｎＭＯＳ６がオン状態となる。このため、図１０（ｅ）からわかるように、点Ｅの電圧がハイとなる。但し、上述したところからわかるように、このｎ型ＭＯＳトランジスタｎＭＯＳ６がオン状態となった直後の点Ｅの電圧は、ＶＤＤ２−αであり、完全なハイ状態とはまだいえない。このため、図１０（ｆ）からわかるように、点Ｆの電位もグランドとはならずに、βとなる。しかし、この点Ｆの電圧は、ｐ型ＭＯＳトランジスタｐＭＯＳ６をオン状態とするのに十分な電圧である。このため、ｐ型ＭＯＳトランジスタｐＭＯＳ６がオン状態となり、図１０（ｅ）からわかるように、点Ｅの電圧が一定時間遅れて電圧ＶＤＤ１となり、図１０（ｆ）からわかるように、点Ｆの電圧が一定時間遅れてグランドとなる。
【００６１】
次に図１０（ｃ）からわかるように、時刻ｔ３で入力データ信号ＩＤがハイからロウに切り替わったとする。しかし、図１０（ｂ）からわかるように、このときのクロック信号ＣＫはハイであるので、図１０（ｄ）からわかるように、マスターラッチ回路ＭＬの保持機能により、データ出力端子Ｑ１からの中間出力信号はハイ状態が維持される。
【００６２】
次に図１０（ｂ）からわかるように、時刻ｔ４でクロック信号がハイからロウに切り替わる。また、図１０（ｂ）からわかるように、反転クロック信号／ＣＫはロウからハイに切り替わる。すると、図１０（ｃ）からわかるように、入力データ信号ＩＤがロウの状態であるので、図１０（ｄ）に示すように、データ出力端子Ｑ１からの中間出力信号がハイからロウに切り替わる。しかし、反転クロック信号／ＣＫがハイであるため、スレーブラッチ回路ＳＬでは、モード切替部１２が保持状態となり、クロック信号ＣＫが切り替わった際の状態が維持される。すなわち、図１０（ｅ）乃至（ｇ）からわかるように、点Ｅの電圧はハイの状態に維持され、点Ｆの電圧はロウの状態に維持される。このため、出力データ信号ＯＤも、ハイの状態に維持される。
【００６３】
次に図１０（ｂ）からわかるように、時刻ｔ５でクロック信号ＣＫがロウからハイに切り替わる。すると、ｎ型ＭＯＳトランジスタｎＭＯＳ６がオン状態となる。このため、図１０（ｄ）からわかるように、データ出力端子Ｑ１からの中間出力信号がロウであるので、図１０（ｅ）からわかるように、点Ｅの電圧がハイからロウに切り替わる。このため、点Ｆの電圧がロウからハイに切り替わり、出力データ信号ＯＤはハイからロウに切り替わる。
【００６４】
以上のように、第２実施形態に係る電圧レベル変換機能付フリップフロップ回路によれば、図７からわかるように、スレーブラッチ回路ＳＬに電圧レベル変換回路２２を設けたので、第１実施形態と同様の作用を奏することができる。すなわち、従来のようにマスタースレーブ型フリップフロップとは別個に、電圧レベル変換回路を設ける必要がなくなるので、トランジスタ数の削減を図ることができる。換言すれば、電圧レベル変換回路２２へｎ型ＭＯＳトランジスタｎＭＯＳ７を追加するだけで、モード切替部１２を実現することができるので、第１実施形態よりもトランジスタ数の削減を図ることができる。このようなトランジスタ数の削減により、回路全体の高速化を図ることができる。しかも、スレーブラッチ回路ＳＬにおいて、クロック信号ＣＫ又は反転クロック信号／ＣＫの入力を必要とする素子をｎ型ＭＯＳトランジスタｎＭＯＳ６、ｎＭＯＳ７の２つにすることができるので、消費電力を小さくできる。そのうえ、マスターラッチ回路ＭＬの出力をデータ出力端子Ｑ１だけにしたので、マスターラッチ回路ＭＬにおける出力端子の数も削減することができる。このため、全体の回路面積をさらに小さくすることができる。
【００６５】
さらに、図７からわかるように、第１実施形態と同様に、スレーブラッチ回路ＳＬに電圧レベル変換回路２２を設けたので、図１７に示した従来の電圧レベル機能付フリップフロップよりも高速で動作させることができる。すなわち、スレーブラッチ回路ＳＬの動作電圧を高くすることによる高速化と、全体のトランジスタ数を削減することによる高速化とを図ることができる。
【００６６】
また、第１実施形態と同様に、電圧レベル変換回路２２を除いて、電圧ＶＤＤ１より低い電圧である電圧ＶＤＤ２、ＶＤＤ３、ＶＤＤ４で動作させることができるので、消費電力の抑制をはかることができる。すなわち、マスターラッチ回路ＭＬは、電圧ＶＤＤ１より低い電圧ＶＤＤ２で動作するので、消費電力の抑制を図ることができる。また、クロック信号ＣＫと入力データ信号ＩＤとの低電圧化を図ることもできる。すなわち、クロック信号ＣＫをグランドから電圧ＶＤＤ３の幅で振幅させ、入力データ信号ＩＤをグランドから電圧ＶＤＤ４の幅で振幅させ、これら電圧ＶＤＤ３、ＶＤＤ４を、電圧ＶＤＤ１より低くすることができるので、消費電力の抑制を図ることができる。
【００６７】
さらにこの電圧ＶＤＤ３、ＶＤＤ４を、電圧ＶＤＤ２と等しいか又はそれ以上の電圧としたので、マスターラッチ回路ＭＬに定常的なリーク電流を流すことなく、フリップフロップ動作をすることができる。
【００６８】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、図１に示すマスターラッチ回路ＭＬの反転データ出力端子／Ｑ１を省略して、図１１に示すように構成することもできる。すなわち、トランスミッションゲートＴＧ１とｎ型ＭＯＳトランジスタｎＭＯＳ２との間をインバータＩＮＶ４を介して接続することにより、反転データ出力端子／Ｑ１を省略することもできる。
【００６９】
また、ゲート回路としては、図１２に示すようなクロックドインバータを用いて構成することもできる。また、図１３に示すようなｎ型ＭＯＳトランジスタのみ、若しくは、図１４に示すようなｐ型ＭＯＳトランジスタのみで構成することもできる。
【００７０】
さらに、電圧ＶＤＤ１からＶＤＤ４の高低関係は、上記のものに限られない。また、入力データ信号ＩＤとクロック信号ＣＫとは、異なる複数の振幅の信号を用いることも可能である。例えば、クロック信号ＣＫに、グランドから電圧ＶＤＤ３の幅の振幅と、グランドから電圧ＶＤＤ１の幅の振幅とが混在してもよい。同様に、入力データ信号ＩＤに、グランドから電圧ＶＤＤ４の幅の振幅と、グランドから電圧ＶＤＤ１の幅の振幅とが混在してもよい。
【００７１】
また、電圧ＶＤＤ１と電圧ＶＤＤ２と電圧ＶＤＤ４を等しくし、電圧ＶＤＤ３のみをこれらの電圧よりも低くすることにより、クロック系の電力を小さくすることができる。
【００７２】
【発明の効果】
以上説明したように、本発明に係る電圧レベル機能付ラッチ回路及びフリップフロップ回路によれば、ラッチ回路に電圧レベル変換機能を設けたので、必要な素子数の削減を図ることができ、これにより、消費電力の低減や動作速度の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る電圧レベル変換機能付フリップフロップの回路の一例を示す図。
【図２】図１の電圧レベル変換機能付フリップフロップ回路でクロック信号がハイの状態における等価回路図。
【図３】図１の電圧レベル変換機能付フリップフロップ回路でクロック信号がロウの状態における等価回路図。
【図４】図１の電圧レベル変換機能付フリップフロップ回路における各所のタイムチャートを示す図。
【図５】ＭＯＳトランジスタが完全なオフ状態とならず、リーク電流が流れる状態を説明した図。
【図６】ＭＯＳトランジスタが完全なオフ状態となり、リーク電流が流れない状態を説明した図。
【図７】本発明の第２実施形態に係る電圧レベル変換機能付フリップフロップの回路の一例を示す図。
【図８】図７の電圧レベル変換機能付フリップフロップ回路でクロック信号がハイの状態における等価回路図。
【図９】図７の電圧レベル変換機能付フリップフロップ回路でクロック信号がロウの状態における等価回路図。
【図１０】図７の電圧レベル変換機能付フリップフロップ回路における各所のタイムチャートを示す図。
【図１１】図１に示す電圧レベル変換機能付フリップフロップ回路の変形例を示す図。
【図１２】ゲート回路としての他の一例である、クロックドインバータを示す図。
【図１３】ゲート回路としての他の一例である、ｎ型ＭＯＳトランジスタを示す図。
【図１４】ゲート回路としての他の一例である、ｐ型ＭＯＳトランジスタを示す図。
【図１５】一般的なマスタースレーブ型のフリップフロップ回路を示す図。
【図１６】従来の電圧レベル変換機能を設けたフリップフロップ回路を示す図。
【図１７】別の従来の電圧レベル変換機能を設けたフリップフロップ回路を示す図。
【図１８】さらに別の従来の電圧レベル変換機能を設けたフリップフロップ回路を示す図。
【符号の説明】
ＭＬ マスターラッチ回路
ＳＬ スレーブラッチ回路
ＩＤ 入力データ信号
ＯＤ 出力データ信号
ＣＫ クロック信号
／ＣＫ 反転クロック信号
１０ モード切替部
１２ モード切替部
２０ 電圧レベル変換回路
２２ 電圧レベル変換回路
ＴＧ１ トランスミッションゲート
ＴＧ２ トランスミッションゲート[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a latch circuit with a voltage level conversion function and a flip-flop circuit, and more particularly to a latch circuit with a voltage level conversion function and a flip-flop circuit used for an LSI that operates with multiple power supplies.
[0002]
[Prior art]
2. Description of the Related Art In order to suppress power consumption, it has been conventionally performed to increase the number of power supplies inside an LSI chip. For example, a combinational logic circuit operating at the normal voltage VDD and a combinational logic circuit operating at a voltage VDDL lower than the normal voltage VDD are provided in one LSI chip. In such an LSI, it is necessary to convert the voltage level between the combinational logic circuit operating at the low voltage VDDL and the combinational logic circuit operating at the normal voltage VDD. That is, it is necessary to provide a voltage level conversion circuit. It is not advisable to disperse such voltage level conversion circuits in various parts of the LSI chip. This is because if the voltage level conversion circuits are provided in a distributed manner, the power consumption of the voltage level conversion circuit itself is consumed, and the effect of reducing the power consumption due to the internal power supply may be lost. Therefore, it is said that it is advisable to provide the voltage level conversion circuit intensively at the flip-flop portion. Such a flip-flop circuit provided with a voltage level conversion circuit is generally called a flip-flop circuit with a voltage level conversion function.
[0003]
FIG. 15 is a diagram showing a typical master-slave flip-flop circuit MSF. As can be seen from FIG. 15, the master-slave flip-flop circuit MSF includes a master latch circuit ML and a slave latch circuit SL. The master latch circuit ML and the slave latch circuit SL have a function of passing data from the input terminal D and outputting from the output terminal Q when the input from the clock input terminal CLK is high. On the other hand, when the input from the clock input terminal CLK is low, it has a function of retaining the data at the time when this input falls to low. Therefore, since the signal input to clock input terminal CLK of master latch circuit ML shown in FIG. 15 is inverted clock signal / CK, master latch circuit ML allows data to pass when clock signal CK is low. It becomes a passing state, and becomes a holding state for holding data when the clock signal CK is high. On the other hand, since the signal input to the clock input terminal CLK of the slave latch circuit SL is the clock signal CK, the slave latch circuit SL enters a pass state in which data passes when the clock signal CK is high, When the clock signal CK is at a low level, a state of holding data is established. That is, the entire master-slave flip-flop circuit MSF operates as an edge trigger flip-flop.
[0004]
Flip-flops having a voltage level conversion function obtained by combining the master-slave type flip-flop circuit MSF shown in FIG. 15 with a voltage level conversion circuit include those shown in FIGS. FIG. 16 shows a flip-flop circuit with a voltage level conversion function in which a voltage level conversion circuit VC is provided in a stage preceding the master-slave flip-flop MSF. FIG. 17 shows a flip-flop circuit having a voltage level conversion function provided with a voltage level conversion circuit VC at a stage subsequent to the master-slave flip-flop MSF. FIG. 18 is similar to the flip-flop circuit with a voltage level conversion function shown in FIG. 17 except that a voltage level conversion circuit VC is provided at a subsequent stage. The difference between the flip-flop circuit with a voltage level conversion function shown in FIG. 18 and FIG. 17 is that an inverted output terminal / Q is provided at the output of slave latch circuit SL and the output from inverted output terminal / Q is provided. That is, the signal is used in the voltage level conversion circuit VC. Therefore, the voltage level conversion circuit VC shown in FIG. 18 is connected to the input terminal IN1 for inputting a signal from the output terminal Q of the slave latch circuit SL, and also to the inverted output terminal / Q of the slave latch circuit SL. An input terminal IN2 for inputting a signal is provided.
[0005]
[Problems to be solved by the invention]
In the flip-flop circuit with the voltage level conversion function as described above, since the data holding and the voltage level conversion are performed independently, the number of necessary elements is increased and the circuit area is increased. There was a problem of becoming. In addition, since the voltage level conversion circuit VC requires a corresponding amount of power to operate independently, there is a problem that the entire power consumption increases.
[0006]
In particular, in the flip-flop circuit with the voltage level conversion function shown in FIG. 16, since the flip-flop operation is performed after the conversion of the voltage level, both the voltage level conversion circuit VC and the master-slave flip-flop circuit MSF are connected to the normal voltage. It was necessary to operate at VDD. Therefore, there is a problem that power consumption is increased. In addition, since the master-slave flip-flop circuit MSF operates at the normal voltage VDD, there is a problem that the voltage of the clock signal CK cannot be reduced. That is, there is a problem that the clock signal CK must be operated at the normal voltage VDD instead of the low voltage VDDL.
[0007]
On the other hand, in the flip-flops with the voltage level conversion function shown in FIGS. 17 and 18, since the voltage level is converted after performing the flip-flop operation, the voltage of the input data signal ID and the clock signal CK can be reduced. I was able to plan. That is, the master-slave flip-flop circuit MSF can be operated at the low voltage VDDL, and the voltage level conversion circuit VC can be operated at the normal voltage VDD or the normal voltage VDD and the low voltage VDDL. However, since the entire master-slave flip-flop circuit MSF operates at the low voltage VDDL, there is a problem that the operation speed is reduced.
[0008]
The present invention has been made in view of these problems, and an object of the present invention is to provide a latch circuit with a voltage level conversion function and a flip-flop circuit that can operate at high speed while suppressing power consumption. And That is, an object of the present invention is to provide a latch circuit with a voltage level conversion function and a flip-flop circuit that can operate at high speed while reducing the voltage of the input data signal ID and the clock signal CK. In order to achieve the above object, it is an object of the present invention to provide a latch circuit with a voltage level conversion function and a flip-flop circuit in which the required number of elements is reduced and the circuit area is reduced.
[0009]
[Means for Solving the Problems]
A latch circuit with a voltage level conversion function according to the present invention
Voltage level conversion means for converting the voltage level of the input signal and outputting an output signal having a voltage level different from the voltage level of the input signal;
In response to the input control signal, the voltage level conversion means passes through the input signal and becomes an output signal, and the input signal when the control signal is switched is held and becomes an output signal. Mode switching means for switching between two states, a holding state and
With
The voltage level conversion means,
First and second transistors whose input terminals are connected to a power supply of a first voltage, wherein the first and second transistors have one output terminal and the other control terminal connected to each other;
Third and fourth transistors provided between the output terminals of the first and second transistors and the power supply of the second voltage, respectively, wherein the third and fourth transistors are connected between the first and second transistors and the power supply of the second voltage. Third and fourth transistors for complementarily turning on and off the conduction between them in response to the input signal, respectively;
An output terminal provided between at least one of the first transistor and the third transistor, and between the second transistor and the fourth transistor, for extracting the output signal;
With
The mode switching means,
A fifth transistor that connects an output terminal of the first transistor and a control terminal of the fourth transistor, the fifth transistor having a control terminal to which the control signal is input;
A sixth transistor that connects an output terminal of the second transistor and a control terminal of the third transistor, the sixth transistor having a control terminal to which the control signal is input;
It is characterized by having.
A latch circuit with a voltage level conversion function according to the present invention
Voltage level conversion means for converting the voltage level of the input signal and outputting an output signal having a voltage level different from the voltage level of the input signal;
In response to the input control signal, the voltage level conversion means passes through the input signal and becomes an output signal, and the input signal when the control signal is switched is held and becomes an output signal. Mode switching means for switching between two states, a holding state and
With
The voltage level conversion means,
A first inverter to which the input signal is input;
A second inverter having an input side connected to the output side of the first inverter and outputting the output signal from an output side;
A control terminal connected between the first inverter and the second inverter, an input terminal connected to a power supply of a first voltage, and an output terminal connected to an input side of the first inverter; One transistor,
With
The mode switching means,
A second transistor that connects an output side of the second inverter and an input side of the first inverter, the second transistor having a control terminal to which the control signal is input;
It is characterized by having.
[0010]
A flip-flop circuit with a voltage level conversion function according to the present invention,
A master latch circuit to which an input data signal and a control signal are input, wherein a pass state in which the input data signal is passed to be an intermediate output signal according to the control signal, and a state in which the control signal is switched. A master latch circuit having two states, a holding state in which the input data signal is held and used as an intermediate output signal;
The intermediate output signal and the control signal are input, and in response to the control signal, when the master latch circuit is in the holding state, the intermediate output signal is passed to be in an output data signal and the master latch circuit is in a passing state, and When the latch circuit is in the passing state, the intermediate signal is held as an output data signal when the control signal is switched, and a voltage level of the intermediate output signal is converted. A slave latch circuit that outputs the output data signal at a voltage level different from the voltage level of the output signal,
With
The slave latch circuit includes:
First and second transistors whose input terminals are connected to a power supply of a first voltage, wherein the first and second transistors have one output terminal and the other control terminal connected to each other;
Third and fourth transistors provided between the output terminals of the first and second transistors and the power supply of the second voltage, respectively, wherein the third and fourth transistors are connected between the first and second transistors and the power supply of the second voltage. Third and fourth transistors for complementarily turning on and off the conduction between them in response to the intermediate output signal, respectively;
An output terminal provided between at least one of the first transistor and the third transistor, and between the second transistor and the fourth transistor, for extracting the output data signal;
A fifth transistor that connects an output terminal of the first transistor and a control terminal of the fourth transistor, the fifth transistor having a control terminal to which the control signal is input;
A sixth transistor that connects an output terminal of the second transistor and a control terminal of the third transistor, the sixth transistor having a control terminal to which the control signal is input;
It is characterized by having.
A flip-flop circuit with a voltage level conversion function according to the present invention,
A master latch circuit to which an input data signal and a control signal are input, wherein a pass state in which the input data signal is passed to be an intermediate output signal according to the control signal, and a state in which the control signal is switched. A master latch circuit having two states, a holding state in which the input data signal is held and used as an intermediate output signal;
The intermediate output signal and the control signal are input, and in response to the control signal, when the master latch circuit is in the holding state, the intermediate output signal is passed to be in an output data signal and the master latch circuit is in a passing state, and When the latch circuit is in the passing state, the intermediate signal is held as an output data signal when the control signal is switched, and a voltage level of the intermediate output signal is converted. A slave latch circuit that outputs the output data signal at a voltage level different from the voltage level of the output signal,
With
The slave latch circuit includes:
A first inverter to which the intermediate output signal is input;
A second inverter having an input connected to the output of the first inverter and outputting the output data signal from an output;
A control terminal connected between the first inverter and the second inverter, an input terminal connected to a power supply of a first voltage, and an output terminal connected to an input side of the first inverter; One transistor,
A second transistor that connects an output side of the second inverter and an input side of the one inverter, the second transistor having a control terminal to which the control signal is input;
It is characterized by having.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
In the first embodiment of the present invention, a voltage level conversion circuit is incorporated in a slave latch circuit of a master-slave type flip-flop circuit, thereby reducing the number of necessary elements, suppressing power consumption and speeding up the operation. It is a thing. This will be described in more detail below.
[0012]
FIG. 1 is a diagram illustrating an example of a circuit of a flip-flop with a voltage level conversion function according to the first embodiment of the present invention.
[0013]
As can be seen from FIG. 1, the flip-flop circuit with a voltage level conversion function according to the first embodiment includes a master latch circuit ML and a slave latch circuit SL.
[0014]
The master latch ML is configured by a general latch circuit. That is, a data input terminal D1 for inputting an input data signal ID, a clock input terminal CLK for inputting an inverted clock signal / CK, a data output terminal Q1 for outputting data, and inversion of the data. And an inverted data output terminal / Q1 for output. The data output signals from the data output terminal Q1 and the inverted data output terminal / Q1 can be regarded as an intermediate output signal to the slave latch circuit SL when viewed from the entire flip-flop.
[0015]
The master latch circuit ML allows the input data signal ID to pass therethrough when the input from the clock input terminal CLK is high, and to be an intermediate output signal when the input from the clock input terminal CLK is low. Has the function of retaining the state of the input data signal ID at the time of occurrence and making it an intermediate output signal. In the present embodiment, since the inverted clock signal / CK is input to the clock input terminal CLK, when the clock signal CK is low, the master latch circuit ML allows the input data signal ID to pass through to output the intermediate output signal ID. And when the clock signal CK is high, the state is maintained and an intermediate output signal is provided.
[0016]
The master latch circuit ML operates at a voltage VDD2 lower than a voltage VDD1 for operating a slave latch circuit SL described later. Further, the clock signal CK has an amplitude of the voltage VDD2 from the ground, and the input data signal ID has an amplitude of the voltage VDD4 from the ground. The clock signal CK that oscillates with the width of the voltage VDD2 from the ground is output from the internal clock signal generation circuit 30 that operates at the voltage VDD2. In other words, the clock signal CP that oscillates with the width of the voltage VDD3 from the ground is generated through the inverters 32 and 34 that operate at the voltage VDD2. These voltages VDD3 and VDD4 are equal to or higher than the voltage VDD2. That is, the voltages VDD3 and VDD4 are higher than the voltage VDD2. Further, these voltages VDD3 and VDD4 are lower than the voltage VDD1. Summarizing the relationship between these voltages,
VDD1> VDD3, VDD4> VDD2
It becomes. Note that the voltage VDD3 and the voltage VDD4 may be equal or different.
[0017]
The slave latch circuit SL includes a mode switching unit 10 and a voltage level conversion circuit 20. More specifically, the data output terminal Q1 of the master latch circuit ML is connected to the transmission gate TG1. Further, the inverted data output terminal / Q1 in the master latch circuit ML is connected to the transmission gate TG2. These transmission gates TG1 and TG2 are gate circuits for conducting and cutting off the intermediate output signal from the master latch circuit ML in response to the clock signal CK. That is, when the clock signal CK is high, the signal is turned on, and when the clock signal CK is low, the signal is cut off. These transmission gates TG1 and TG2 are controlled by a clock signal CK having an amplitude of the voltage VDD2 and an inverted clock signal / CK, similarly to the master latch circuit ML.
[0018]
Transmission gate TG1 is connected to n-type MOS transistor nMOS1. The drain D of the n-type MOS transistor nMOS1 is connected to the drain D of the p-type MOS transistor pMOS1 provided on the upper side in the figure. The source S of the p-type MOS transistor pMOS1 is connected to the power supply of the voltage VDD1. This voltage VDD1 is higher than the voltage VDD2 used for the master latch circuit ML, as described above. On the other hand, the source S of the n-type MOS transistor nMOS1 is connected to the ground.
[0019]
Transmission gate TG2 is connected to n-type MOS transistor nMOS2. The drain D of the n-type MOS transistor nMOS2 is connected to the drain D of a p-type MOS transistor pMOS2 provided on the upper side in the figure. The source S of the p-type MOS transistor pMOS2 is connected to the power supply of the voltage VDD1. On the other hand, the source S of the n-type MOS transistor nMOS2 is connected to the ground.
[0020]
The point A between the p-type MOS transistor pMOS1 and the n-type MOS transistor nMOS1 is connected to the gate G of the p-type MOS transistor pMOS2. A point B between the p-type MOS transistor pMOS2 and the n-type MOS transistor nMOS2 is connected to the gate G of the p-type MOS transistor pMOS1. The point C between the point A and the n-type MOS transistor nMOS1 is connected to the gate G of the n-type MOS transistor nMOS2 via the n-type MOS transistor nMOS3. The point D between the point B and the n-type MOS transistor nMOS2 is connected to the gate G of the n-type MOS transistor nMOS1 via the n-type MOS transistor nMOS4. The gates G of these n-type MOS transistors nMOS3 and nMOS4 are connected to an inverted clock signal / CK. Further, the point C is also connected to the inverter INV1, and the output from the inverter INV1 is output from the slave latch circuit SL as the output data signal OD. This output data signal OD is an output of the flip-flop circuit with the voltage level conversion function. That is, an output terminal for the output data signal OD is provided before the inverter INV1.
[0021]
This Re Among these elements, the mode switching unit 10 includes the transmission gates TG1 and TG2 and the n-type MOS transistors nMOS3 and nMOS4. The voltage level conversion circuit 20 is composed of the n-type MOS transistors nMOS1 and nMOS2, the p-type MOS transistors pMOS1 and pMOS2, and the inverter INV1. The voltage level conversion circuit 20 operates at the voltage VDD1, as described above.
[0022]
Next, the operation of the flip-flop circuit with a voltage level conversion function shown in FIG. 1 will be described.
First, the independent operation of the slave latch circuit SL will be described. First, a case where the clock signal CK is high will be described. When the clock signal CK is high, the transmission gates TG1 and TG2 are both conductive. Further, since the inverted clock signal / CK is low, the n-type MOS transistors nMOS3 and nMOS4 are both turned off. Therefore, when the clock signal CK is high, the flip-flop circuit with a voltage level conversion function of FIG. 1 is equivalent to the circuit shown in FIG.
[0023]
As can be seen from FIG. 2, when the clock signal CK is high, the slave latch circuit SL raises the voltage level of the intermediate output signal from the data output terminal Q1 in the master latch circuit ML and passes the intermediate output signal as it is. Become. That is, when the intermediate output signal from the data output terminal Q1 is high, the voltage of this signal is VDD2. Therefore, the voltage VDD2 is converted to VDD1, which is a higher voltage, and the output data signal OD is output as a high signal. Output. On the other hand, when the intermediate output signal of the data output terminal Q1 is low, the voltage of this signal is ground, and this ground potential is output as it is as the output data signal OD. This will be described in more detail below.
[0024]
Assuming that the intermediate output signal from the data output terminal Q1 in the master latch circuit ML is low and the intermediate output signal from the inverted data output terminal / Q1 is high, the n-type MOS transistor nMOS1 is turned off, and the n-type MOS transistor nMOS1 is turned off. MOS transistor nMOS2 is turned on. Since the n-type MOS transistor nMOS2 is on, the voltage at the point B is grounded. Therefore, the voltage of the gate G of the p-type MOS transistor pMOS1 also becomes the ground, and the p-type MOS transistor pMOS1 is turned on. At this time, since the n-type MOS transistor nMOS1 is off, the point A becomes the voltage VDD1. Since this point A becomes the voltage VDD1, the gate G of the p-type MOS transistor pMOS2 also becomes the voltage VDD1, and the p-type MOS transistor pMOS2 is turned off. Further, since the point C also becomes the voltage VDD1, the output of the inverter INV1 becomes the ground.
[0025]
On the contrary, it is assumed that the output from the data output terminal Q1 of the master latch circuit ML is high and the output from the inverted data output terminal / Q1 is low. In this case, the n-type MOS transistor nMOS1 is turned on, and the n-type MOS transistor nMOS2 is turned off. Since the n-type MOS transistor nMOS1 is in the ON state, the voltage at the point A becomes the ground. Therefore, the voltage of the gate G of the p-type MOS transistor pMOS2 also becomes the ground, and the p-type MOS transistor pMOS2 is turned on. At this time, since the n-type MOS transistor nMOS2 is in the off state, the point B becomes the voltage VDD1. Since this point B becomes the voltage VDD1, the gate G of the p-type MOS transistor pMOS1 also becomes the voltage VDD1, and the p-type MOS transistor pMOS1 is turned off. Further, since the voltage at the point C also becomes the ground similarly to the point A, the output of the inverter INV1 becomes the voltage VDD1. The voltage VDD1 is a voltage higher than the voltage VDD2. This indicates that the voltage VDD1 intermediate output signal output from the master latch circuit ML has been converted to a higher voltage and output.
[0026]
The above is the description of the independent operation of the slave latch circuit SL when the clock signal CK is high. Next, the independent operation of the slave latch circuit SL when the clock signal CK is low. Will be described.
[0027]
As can be seen from FIG. 1, when the clock signal CK is low, the transmission gates TG1 and TG2 are both turned off. Further, since the inverted clock signal / CK is high, the n-type MOS transistors nMOS3 and nMOS4 are both turned on. Therefore, when the clock signal CK is low, the flip-flop circuit with a voltage level conversion function of FIG. 1 is equivalent to the circuit shown in FIG.
[0028]
As can be seen from FIG. 3, the slave latch circuit SL is a circuit that holds the output data signal OD as it is when the clock signal CK switches from high to low. That is, when the output data signal OD is high when the clock signal CK is switched to low, the high state is maintained until the next clock signal CK goes high. Conversely, if the output data signal OD is low when the clock signal CK switches to low, the low state is maintained until the next clock signal CK goes high. This will be described in more detail below.
[0029]
It is assumed that when the clock signal CK switches from high to low, the output data signal OD is in the high state. In this case, as can be seen from the operation when the clock signal CK is high, since the voltage at the point C is ground, the voltage of the gate G of the n-type MOS transistor nMOS2 is ground. Thus, the off state of the n-type MOS transistor nMOS2 is maintained as it is. Further, since the voltage at the point A is also the ground, the ON state of the p-type MOS transistor pMOS2 is maintained as it is. Since the p-type MOS transistor pMOS2 is on and the n-type MOS transistor nMOS2 is off, the voltage VDD1 at the points B and D is also maintained. Since the point B is at the voltage VDD1, the gate G of the p-type MOS transistor pMOS1 also has the voltage VDD1, and the off state of the p-type MOS transistor pMOS1 is maintained as it is. Further, since the point D is the voltage VDD1, the ON state of the n-type MOS transistor nMOS1 is maintained as it is. Strictly, the voltage of the gate G of the n-type MOS transistor nMOS1 becomes a potential lower than the voltage VDD1 by the threshold voltage of the n-type MOS transistor nMOS4. We can maintain enough. As described above, the on-state of the n-type MOS transistor nMOS1 is maintained and the off-state of the p-type MOS transistor pMOS1 is maintained, so that the ground voltage at the point C is also maintained. Therefore, the high state of the output data signal OD is maintained as it is.
[0030]
Conversely, it is assumed that when the clock signal CK switches from high to low, the output data signal OD is in the low state. In this case, as can be seen from the above-described operation when the clock signal CK is high, since the point C is at the voltage VDD1, the gate G of the n-type MOS transistor nMOS2 is at the voltage VDD1. Therefore, the ON state of the n-type MOS transistor nMOS2 is maintained as it is. Strictly, the voltage of the gate G of the n-type MOS transistor nMOS2 is a voltage lower than the voltage VDD1 by the threshold voltage of the n-type MOS transistor nMOS3. We can maintain enough. Further, since the point A is also at the voltage VDD1, the p-type MOS transistor pMOS2 is kept in the off state. Since the p-type MOS transistor pMOS2 is off and the n-type MOS transistor nMOS2 is on, the ground voltages at points B and D are also maintained. Since the voltage at the point B is ground, the voltage of the gate G of the p-type MOS transistor pMOS1 also becomes ground, and the ON state of the p-type MOS transistor pMOS1 is maintained as it is. Since the voltage at the point D is ground, the off state of the n-type MOS transistor nMOS1 is maintained as it is. As described above, the off state of the n-type MOS transistor nMOS1 is maintained and the on-state of the p-type MOS transistor pMOS1 is maintained, so that the voltage VDD1 at the point C is also maintained. Therefore, the low state of the output data signal OD is maintained as it is.
[0031]
Until now, the independent operation of the slave latch circuit SL has been described. Next, the overall operation of the flip-flop circuit with a voltage level conversion function will be described with reference to FIG. FIG. 4 is a diagram showing time charts at various points in the flip-flop circuit with the voltage level conversion function. FIG. 4A is a time chart of the clock signal CP, which oscillates with the width of the voltage VDD3 from the ground. FIG. 4B is a time chart illustrating an example of the clock signal CK, which oscillates with the width of the voltage VDD2 from the ground. FIG. 4C is a time chart illustrating an example of the input data signal ID, which oscillates with the width of the voltage VDD4 from the ground. FIGS. 4D and 4E are time charts showing examples of the intermediate output signal from the data output terminal Q1 and the intermediate output signal from the inverted data output terminal / Q1, and FIGS. 4F and 4G. Is a time chart showing an example of the voltage of the gate G of the nMOS1 and the nMOS2, each of which oscillates with the width of the voltage VDD2 from the ground. FIGS. 4H and 4I are time charts showing examples of voltages at points B and A, and FIG. 4J is a time chart showing examples of the output data signal OD. It swings with the width of the voltage VDD1 from the ground.
[0032]
As can be seen from FIGS. 4 and 1, the clock signal CK and the inverted clock signal / CK are input to the transmission gates TG1, TG2 and the clock input terminal CLK of the master latch circuit ML. Further, the inverted clock signal / CK is input to the n-type MOS transistors nMOS3 and nMOS4.
[0033]
In the state where the clock signal CK is input, as shown in FIG. 4C, at time t1, the input data signal ID input to the data input terminal D1 of the master latch circuit ML changes from low to high. Let's say you switch. At this time t1, the clock signal CK is low, as can be seen from FIG. 4B, so that the high signal in the input data signal ID, as can be seen from FIG. Output from Further, as can be seen from FIG. 4E, the row signal obtained by inverting this signal is output from the inverted data output terminal / Q1. However, as can be seen from FIG. 4B, since the clock signal CK is still low, both the transmission gates TG1 and TG2 are in the cutoff state. Therefore, as can be seen from FIGS. 4F and 4G, the voltage of the gate G of the n-type MOS transistor nMOS1 remains low, and the voltage of the gate G of the n-type MOS transistor nMOS2 remains high.
[0034]
As can be seen from FIG. 4B, when the clock signal CK switches from low to high at time t2, both the transmission gates TG1 and TG2 in FIG. 1 become conductive. Therefore, as can be seen from FIG. 4F, the potential of the gate G of the n-type MOS transistor nMOS1 becomes high. Further, as can be seen from FIG. 4G, the potential of the gate G of the n-type MOS transistor nMOS2 becomes low. Therefore, as can be seen from FIG. 4H, the potential at point B of the slave latch circuit SL switches from low to high, and as can be seen from FIG. 4I, the potential at point A of the slave latch circuit SL goes high. Switch to low. Accordingly, as can be seen from FIG. 4 (j), the output data signal OD switches from low to high. Moreover, as can be seen by comparing FIGS. 4C and 4J, the voltage is converted to a voltage VDD1 higher than the voltage VDD4.
[0035]
Next, as can be seen from FIG. 4C, it is assumed that the input data signal ID switches from high to low at time t3. However, since the clock signal CK at this time is high as can be seen from FIG. 4B, the output from the data output terminal Q1 is performed by the holding function of the master latch circuit ML as can be seen from FIG. Remain high. Further, as can be seen from FIG. 4E, the output from the inverted data output terminal / Q1 is maintained in the low state.
[0036]
Next, as can be seen from FIG. 4B, the clock signal switches from high to low at time t4. Then, as can be seen from FIG. 4C, since the input data signal ID is in the low state, the output of the data output terminal Q1 switches from high to low as shown in FIG. 4D. Further, as shown in FIG. 4E, the output of the inverted data signal output terminal / Q1 switches from low to high. However, since the inverted clock signal / CK is high, the transmission gates TG1 and TG2 are turned off, the mode switching unit 10 of the slave latch circuit SL is held, and the state when the clock signal CK is switched is maintained. . That is, as can be seen from FIGS. 4 (h) and (i), point B is maintained in a high state, and point A is maintained in a low state. Therefore, the output data signal OD is also maintained at the high state.
[0037]
Next, as can be seen from FIG. 4B, the clock signal CK switches from low to high at time t5. Then, transmission gates TG1 and TG2 are both turned on. Therefore, as can be seen from FIGS. 4F and 4G, the potential of the gate G of the n-type MOS transistor nMOS1 becomes low, and the potential of the gate G of the n-type MOS transistor nMOS2 becomes high. Then, the potential at point B switches from high to low, and the potential at point A switches from low to high. That is, the mode switching unit 10 enters the passing state. Therefore, the output data signal OD switches from high to low.
[0038]
As described above, according to the flip-flop circuit with the voltage level conversion function according to the present embodiment, the voltage level conversion circuit 20 is provided in the slave latch circuit SL as can be seen from FIG. can do. That is, since it is not necessary to provide a voltage level conversion circuit separately from the master-slave type flip-flop as in the related art, the number of transistors can be reduced. In other words, the latch function can be realized only by adding two n-type MOS transistors nMOS3 and nMOS4 to the voltage level conversion circuit 20, so that the number of transistors can be reduced. Since the number of transistors can be reduced in this manner, the overall circuit area can be reduced and the overall operation speed can be increased.
[0039]
Further, the operation can be performed at the voltages VDD2, VDD3, and VDD4, which are lower than the voltage VDD1, except for the voltage level conversion circuit 20, so that power consumption can be suppressed. That is, since the master latch circuit ML operates at the voltage VDD2 lower than the voltage VDD1, power consumption can be suppressed. In addition, the voltage of the clock signal CP and the input data signal ID can be reduced. That is, since the clock signal CP is made to swing from the ground by the width of the voltage VDD3, and the input data signal ID is made to swing from the ground by the width of the voltage VDD4, these voltages VDD3 and VDD4 can be made lower than the voltage VDD1. Can be suppressed.
[0040]
Further, since the voltages VDD3 and VDD4 are equal to or higher than the voltage VDD2, a flip-flop operation can be performed without flowing a steady leak current to the master latch circuit ML. That is, as can be seen from FIG. 5, for example, when the p-type MOS transistor pMOS5 and the n-type MOS transistor nMOS5 are connected in series, if the voltages VDD3 and VDD4 are lower than the voltage VDD2, the p-type MOS transistor pMOS3 Cannot be completely turned off. This is because the potential difference Vgs between the gate and the source of the p-type MOS transistor pMOS5 does not become smaller than the threshold voltage. Therefore, there is a problem that the p-type MOS transistor pMOS5 is not completely turned off and a leak current flows. However, as can be seen from FIG. 6, if the voltages VDD3 and VDD4 are higher than the voltage VDD2, or if the voltage VDD2 is equal to the voltages VDD3 and VDD4, the potential difference Vgs between the gate and the source is equal to or less than the threshold voltage. And the leakage current can be prevented from flowing.
[0041]
(2nd Embodiment)
The second embodiment of the present invention is a modification of the flip-flop circuit with a voltage level conversion function of the first embodiment. Specifically, the output terminal of the master latch circuit ML has only one data output terminal Q1. In addition, the structure of the slave latch circuit SL is further simplified.
[0042]
FIG. 7 is a diagram illustrating an example of a circuit of a flip-flop with a voltage level conversion function according to the second embodiment of the present invention.
[0043]
As can be seen from FIG. 7, only the data output terminal Q1 is provided as an output terminal in the master latch circuit ML, and the inverted data output terminal / Q1 is not provided.
[0044]
Further, the slave latch circuit SL includes the mode switching unit 12 and the voltage level conversion circuit 22 as in the first embodiment, but differs in the configuration. More specifically, the data output terminal Q1 is connected to the drain D of the n-type MOS transistor nMOS6. The clock signal CK is input to the gate G of the n-type MOS transistor nMOS6. The source S of the n-type MOS transistor nMOS6 is connected to the inverter INV2. This inverter INV2 is connected to the inverter INV3. The output of the inverter INV3 becomes the output data signal OD which is the output of the slave latch circuit SL. A point E between the n-type MOS transistor nMOS6 and the inverter INV2 is connected to a drain D of a p-type MOS transistor pMOS6 provided on the upper side in the figure. The source S of the p-type MOS transistor pMOS6 is connected to the power supply of the voltage VDD1. The gate G of the p-type MOS transistor pMOS6 is connected to a point F between the inverter INV2 and the inverter INV3. The point E and the output side of the inverter INV3 are connected via an n-type MOS transistor nMOS7. The inverted clock signal / CK is input to the gate G of the n-type MOS transistor nMOS7.
[0045]
Except for these points, the flip-flop circuit with a voltage level conversion function according to the second embodiment is the same as that of the above-described first embodiment, and a detailed description thereof will be omitted.
[0046]
Next, the operation of the flip-flop circuit with a voltage level conversion function according to the second embodiment will be described.
[0047]
First, the independent operation of the slave latch circuit SL will be described. First, a case where the clock signal CK is high will be described. When the clock signal CK is high, the n-type MOS transistor nMOS6 is turned on. Further, since the inverted clock signal / CK is low, the n-type MOS transistor nMOS7 is turned off. Therefore, when the clock signal CK is high, the flip-flop circuit with a voltage level conversion function of FIG. 7 is equivalent to the circuit shown in FIG.
[0048]
As can be seen from FIG. 8, when the clock signal CK is high, the slave latch circuit SL raises the voltage level of the intermediate output signal from the data output terminal Q1 in the master latch circuit ML, and passes the voltage as it is. Become. That is, when the intermediate output signal from the data output terminal Q1 is high, the intermediate output signal is at the voltage VDD2. This voltage VDD2 is converted to a higher voltage VDD1, and an output data signal OD is output as a high signal. On the other hand, when the intermediate output signal from the data output terminal Q1 is low, the voltage of this intermediate output signal is ground, and this ground potential is output as it is as the output data signal OD. This will be described in more detail below.
[0049]
Assume that the intermediate output signal from data output terminal Q1 in master latch circuit ML is low. Then, the output of the inverter INV2 becomes high, and the output of the inverter INV3 becomes low. Therefore, the output data signal OD becomes low. Since the inverter INV2 operates at the voltage VDD1, the point F becomes the voltage VDD1. Therefore, the gate G of the p-type MOS transistor pMOS6 becomes the voltage VDD1. Therefore, the p-type MOS transistor pMOS6 is turned off, and the point E is kept low.
[0050]
On the contrary, a case where the intermediate output signal from the data output terminal Q1 in the master latch circuit ML is high will be described. In this case, the output of the inverter INV2 goes low and the output of the inverter INV3 goes high. Therefore, the output data signal OD becomes high. It can be seen that the voltage of the output data signal OD is the voltage VDD1, which is higher than the voltage VDD2 which is the voltage of the intermediate output signal from the data output terminal Q1. The voltage at the point F on the output side of the inverter INV2 becomes the ground. Therefore, the voltage of the gate G of the p-type MOS transistor pMOS6 also becomes the ground. Therefore, the p-type MOS transistor pMOS6 is turned on, and the point E is kept high.
[0051]
Strictly speaking, immediately after the intermediate output signal from the data output terminal Q1 becomes high, the potential at the point F does not become the ground. This is because the intermediate output signal is the voltage VDD2, and the potential at the point E becomes VDD2-α, which is lower by the threshold voltage of the n-type MOS transistor nMOS6. VDD2-α is a value lower than the voltage VDD1. Therefore, the output of the inverter INV2 operating at the voltage VDD1 does not fall to the ground. However, even if the voltage does not fall to the ground, the voltage is sufficient to turn on the p-type MOS transistor pMOS6. As a result, the p-type MOS transistor pMOS6 is turned on. When the p-type MOS transistor pMOS6 is turned on, the point E becomes the voltage VDD1. Then, the output voltage of the inverter INV2 becomes a complete ground.
[0052]
The above is the description of the independent operation of the slave latch circuit SL when the clock signal CK is high. Next, the independent operation of the slave latch circuit SL when the clock signal CK is low. Will be described.
[0053]
As can be seen from FIG. 7, when the clock signal CK is low, the n-type MOS transistor nMOS6 is turned off. Further, since the inverted clock signal / CK is high, the n-type MOS transistor nMOS7 is turned on. Therefore, the flip-flop circuit with the voltage level conversion function of FIG. 7 when the clock signal CK is low is equivalent to the circuit shown in FIG.
[0054]
As can be seen from FIG. 9, the slave latch circuit SL is a circuit that holds the output data signal OD as it is when the clock signal CK switches from high to low. That is, when the output data signal OD is high when the clock signal CK is switched to low, the high state is maintained until the next clock signal CK goes high. Conversely, if the output data signal OD is low when the clock signal CK switches to low, the low state is maintained until the next clock signal CK goes high. This will be described in more detail below.
[0055]
It is assumed that when the clock signal CK switches from high to low, the output data signal OD is in the high state. In this case, the high state of the point E is maintained, and the low state of the point F is also maintained. Therefore, the ON state of the p-type MOS transistor pMOS6 is also maintained, and the point E remains at the high state of the voltage VDD1. The fact that the point F is in the low state means that the output of the inverter INV3 is maintained in the high state.
[0056]
Conversely, it is assumed that when the clock signal CK switches from high to low, the output data signal OD is in the low state. In this case, the low state at the point E is maintained, and the high state at the point F is also maintained. Therefore, the off state of the p-type MOS transistor pMOS6 is also maintained, and the voltage at the point E remains at ground. When the point F is in the high state, the output of the inverter INV3 is maintained in the low state.
[0057]
Until now, the independent operation of the slave latch circuit SL has been described. Next, the overall operation of the flip-flop circuit with a voltage level conversion function will be described with reference to FIG. FIG. 10 is a diagram showing time charts at various points in the flip-flop circuit with the voltage level conversion function. FIG. 10A is a time chart illustrating an example of the clock signal CP, which oscillates with a width of the voltage VDD3 from the ground. FIG. 10B is a time chart illustrating an example of the clock signal CK, which oscillates with a width of the voltage VDD2 from the ground. FIG. 10C is a time chart illustrating an example of the input data signal ID, which oscillates with a width of the voltage VDD4 from the ground. FIG. 10D is a time chart showing an example of the intermediate output signal from the data output terminal Q1, which oscillates with the width of the voltage VDD2 from the ground. FIGS. 10E and 10F are time charts showing an example of the voltages at points E and F, and FIG. 4G is a time chart showing an example of the output data signal OD. It swings with the width of the voltage VDD1 from the ground.
[0058]
As can be seen from FIGS. 10 and 7, the clock signal CK is input to the gate G of the n-type MOS transistor nMOS6. The inverted clock signal / CK is input to the gate G of the n-type MOS transistor nMOS7. The clock signal CK and the inverted clock signal / CK are input to the master latch circuit ML.
[0059]
In the state where the clock signal CK is input, as shown in FIG. 10C, at time t1, the input data signal ID input to the data input terminal D1 of the master latch circuit ML changes from low to high. Let's say you switch. At this time t1, the clock signal CK is low, as can be seen from FIG. 10B, so that the high signal in the input data signal ID is, as can be seen from FIG. 10D, the data output terminal Q1. Output from However, as can be seen from FIG. 10B, since the clock signal CK is still low, the n-type MOS transistor nMOS6 is off. Therefore, as can be seen from FIG. 10E, the voltage at the point E remains low.
[0060]
Next, as can be seen from FIG. 10B, when the clock signal CK switches from low to high at time t2, the n-type MOS transistor nMOS6 in FIG. 7 is turned on. Therefore, as can be seen from FIG. 10E, the voltage at the point E becomes high. However, as can be seen from the above description, the voltage at the point E immediately after the n-type MOS transistor nMOS6 is turned on is VDD2-α, and it cannot be said that the voltage is completely high yet. Therefore, as can be seen from FIG. 10F, the potential of the point F does not become the ground but becomes β. However, the voltage at this point F is a voltage sufficient to turn on the p-type MOS transistor pMOS6. Therefore, the p-type MOS transistor pMOS6 is turned on, and as can be seen from FIG. 10 (e), the voltage at the point E becomes the voltage VDD1 with a delay of a certain time, and as can be seen from FIG. Becomes ground with a certain delay.
[0061]
Next, as can be seen from FIG. 10C, it is assumed that the input data signal ID switches from high to low at time t3. However, as can be seen from FIG. 10B, the clock signal CK at this time is high, and as shown in FIG. 10D, the intermediate function from the data output terminal Q1 is performed by the holding function of the master latch circuit ML. The output signal remains high.
[0062]
Next, as can be seen from FIG. 10B, the clock signal switches from high to low at time t4. Also, as can be seen from FIG. 10B, the inverted clock signal / CK switches from low to high. Then, as can be seen from FIG. 10 (c), since the input data signal ID is in a low state, the intermediate output signal from the data output terminal Q1 switches from high to low as shown in FIG. 10 (d). However, since the inverted clock signal / CK is high, in the slave latch circuit SL, the mode switching unit 12 is in the holding state, and the state when the clock signal CK is switched is maintained. That is, as can be seen from FIGS. 10E to 10G, the voltage at the point E is maintained in a high state, and the voltage at the point F is maintained in a low state. Therefore, the output data signal OD is also maintained at the high state.
[0063]
Next, as can be seen from FIG. 10B, the clock signal CK switches from low to high at time t5. Then, the n-type MOS transistor nMOS6 is turned on. Therefore, as can be seen from FIG. 10D, the intermediate output signal from the data output terminal Q1 is low, so that the voltage at the point E switches from high to low as can be seen from FIG. 10E. Therefore, the voltage at the point F switches from low to high, and the output data signal OD switches from high to low.
[0064]
As described above, according to the flip-flop circuit with the voltage level conversion function according to the second embodiment, as can be seen from FIG. 7, the voltage level conversion circuit 22 is provided in the slave latch circuit SL. A similar effect can be achieved. That is, since it is not necessary to provide a voltage level conversion circuit separately from the master-slave type flip-flop as in the related art, the number of transistors can be reduced. In other words, the mode switching unit 12 can be realized only by adding the n-type MOS transistor nMOS7 to the voltage level conversion circuit 22, so that the number of transistors can be reduced as compared with the first embodiment. Such reduction in the number of transistors makes it possible to increase the speed of the entire circuit. Moreover, in the slave latch circuit SL, the number of elements that require the input of the clock signal CK or the inverted clock signal / CK can be two, that is, the n-type MOS transistors nMOS6 and nMOS7, so that the power consumption can be reduced. In addition, since the output of the master latch circuit ML is only the data output terminal Q1, the number of output terminals in the master latch circuit ML can also be reduced. Therefore, the entire circuit area can be further reduced.
[0065]
Further, as can be seen from FIG. 7, similar to the first embodiment, since the voltage level conversion circuit 22 is provided in the slave latch circuit SL, it operates at a higher speed than the conventional flip-flop with a voltage level function shown in FIG. Can be done. That is, the speed can be increased by increasing the operating voltage of the slave latch circuit SL, and the speed can be increased by reducing the total number of transistors.
[0066]
Further, similarly to the first embodiment, except for the voltage level conversion circuit 22, the operation can be performed at the voltages VDD2, VDD3, and VDD4 that are lower than the voltage VDD1, so that power consumption can be suppressed. That is, since the master latch circuit ML operates at the voltage VDD2 lower than the voltage VDD1, power consumption can be suppressed. Further, the voltage of the clock signal CK and the input data signal ID can be reduced. That is, the clock signal CK is made to swing from the ground by the width of the voltage VDD3, and the input data signal ID is made to swing from the ground by the width of the voltage VDD4. These voltages VDD3 and VDD4 can be made lower than the voltage VDD1, so that Can be suppressed.
[0067]
Further, since the voltages VDD3 and VDD4 are equal to or higher than the voltage VDD2, a flip-flop operation can be performed without flowing a steady leak current to the master latch circuit ML.
[0068]
Note that the present invention is not limited to the above embodiment, and can be variously modified. For example, it is also possible to omit the inverted data output terminal / Q1 of the master latch circuit ML shown in FIG. 1 and configure as shown in FIG. That is, by connecting the transmission gate TG1 and the n-type MOS transistor nMOS2 via the inverter INV4, the inverted data output terminal / Q1 can be omitted.
[0069]
Alternatively, the gate circuit can be configured using a clocked inverter as shown in FIG. Further, it may be constituted by only an n-type MOS transistor as shown in FIG. 13 or only by a p-type MOS transistor as shown in FIG.
[0070]
Further, the relationship between the levels of the voltages VDD1 to VDD4 is not limited to the above. Further, the input data signal ID and the clock signal CK can use signals having a plurality of different amplitudes. For example, the amplitude of the width of the voltage VDD3 from the ground and the amplitude of the width of the voltage VDD1 from the ground may be mixed in the clock signal CK. Similarly, in the input data signal ID, the amplitude of the width from the ground to the voltage VDD4 and the amplitude of the width from the ground to the voltage VDD1 may be mixed.
[0071]
Further, by making the voltage VDD1, the voltage VDD2, and the voltage VDD4 equal and setting only the voltage VDD3 lower than these voltages, the power of the clock system can be reduced.
[0072]
【The invention's effect】
As described above, according to the latch circuit with the voltage level function and the flip-flop circuit according to the present invention, since the voltage level conversion function is provided in the latch circuit, it is possible to reduce the number of necessary elements. In addition, power consumption can be reduced and operation speed can be increased.
[Brief description of the drawings]
FIG. 1 is a diagram showing an example of a circuit of a flip-flop with a voltage level conversion function according to a first embodiment of the present invention.
2 is an equivalent circuit diagram of the flip-flop circuit with a voltage level conversion function in FIG. 1 in a state where a clock signal is high.
3 is an equivalent circuit diagram of the flip-flop circuit with a voltage level conversion function in FIG. 1 when a clock signal is in a low state;
FIG. 4 is a diagram showing time charts at various points in the flip-flop circuit with a voltage level conversion function shown in FIG. 1;
FIG. 5 is a diagram illustrating a state where a MOS transistor is not completely turned off and a leak current flows.
FIG. 6 is a diagram illustrating a state in which a MOS transistor is completely turned off and no leakage current flows.
FIG. 7 is a diagram illustrating an example of a circuit of a flip-flop with a voltage level conversion function according to a second embodiment of the present invention.
8 is an equivalent circuit diagram of the flip-flop circuit with a voltage level conversion function in FIG. 7 when a clock signal is high.
9 is an equivalent circuit diagram of the flip-flop circuit with a voltage level conversion function in FIG. 7 when a clock signal is in a low state.
10 is a diagram showing a time chart of each part in the flip-flop circuit with a voltage level conversion function of FIG. 7;
FIG. 11 is a diagram showing a modification of the flip-flop circuit with a voltage level conversion function shown in FIG. 1;
FIG. 12 is a diagram illustrating a clocked inverter which is another example of the gate circuit.
FIG. 13 is a diagram showing another example of an n-type MOS transistor as a gate circuit.
FIG. 14 is a diagram showing a p-type MOS transistor as another example of a gate circuit.
FIG. 15 illustrates a general master-slave flip-flop circuit.
FIG. 16 is a diagram showing a conventional flip-flop circuit provided with a voltage level conversion function.
FIG. 17 is a diagram showing another conventional flip-flop circuit provided with a voltage level conversion function.
FIG. 18 is a diagram illustrating another conventional flip-flop circuit provided with a voltage level conversion function.
[Explanation of symbols]
ML master latch circuit
SL slave latch circuit
ID input data signal
OD output data signal
CK clock signal
/ CK inverted clock signal
10 Mode switching unit
12 Mode switching unit
20 Voltage level conversion circuit
22 Voltage level conversion circuit
TG1 transmission gate
TG2 transmission gate

Claims (9)

入力信号の電圧レベルを変換して、この入力信号の電圧レベルとは異なる電圧レベルの出力信号を出力するための、電圧レベル変換手段と、
入力された制御信号に応じて、前記電圧レベル変換手段を、前記入力信号が通過して出力信号となる通過状態と、前記制御信号の切り替わった際における前記入力信号が保持されて出力信号となる保持状態との、２つの状態に切り替えるための、モード切替手段と、
を備え、
前記電圧レベル変換手段は、
入力端子が第１電圧の電源へ接続された第１及び第２トランジスタであって、一方の出力端子と他方の制御端子とが互いに接続された第１及び第２トランジスタと、
これら第１及び第２トランジスタの出力端子と第２電圧の電源との間にそれぞれ設けられた第３及び第４トランジスタであって、前記第１及び第２トランジスタと前記第２電圧の電源との間の導通を、前記入力信号に応じて相補的にそれぞれオン、オフするための、第３及び第４トランジスタと、
前記第１トランジスタと第３トランジスタとの間、及び前記第２トランジスタと前記第４トランジスタとの間の、少なくとも一方に設けられた前記出力信号を取り出すための出力端子と、
を備えるとともに、
前記モード切替手段は、
前記第１トランジスタの出力端子と、前記第４トランジスタの制御端子とを接続する、第５トランジスタであって、前記制御信号が入力される制御端子を有する第５トランジスタと、
前記第２トランジスタの出力端子と、前記第３トランジスタの制御端子とを接続する、第６トランジスタであって、前記制御信号が入力される制御端子を有する第６トランジスタと、
を備えることを特徴とする電圧レベル変換機能付ラッチ回路。Voltage level conversion means for converting the voltage level of the input signal and outputting an output signal having a voltage level different from the voltage level of the input signal;
In response to the input control signal, the voltage level conversion means passes through the input signal and becomes an output signal, and the input signal when the control signal is switched is held and becomes an output signal. Mode switching means for switching between two states, a holding state and
Equipped with a,
The voltage level conversion means,
First and second transistors whose input terminals are connected to a power supply of a first voltage, wherein the first and second transistors have one output terminal and the other control terminal connected to each other;
Third and fourth transistors provided between the output terminals of the first and second transistors and the power supply of the second voltage, respectively, wherein the third and fourth transistors are connected between the first and second transistors and the power supply of the second voltage. Third and fourth transistors for complementarily turning on and off the conduction between them in response to the input signal, respectively;
An output terminal provided between at least one of the first transistor and the third transistor, and between the second transistor and the fourth transistor, for extracting the output signal;
With
The mode switching means,
A fifth transistor that connects an output terminal of the first transistor and a control terminal of the fourth transistor, the fifth transistor having a control terminal to which the control signal is input;
A sixth transistor that connects an output terminal of the second transistor and a control terminal of the third transistor, the sixth transistor having a control terminal to which the control signal is input;
A latch circuit having a voltage level conversion function. 入力信号の電圧レベルを変換して、この入力信号の電圧レベルとは異なる電圧レベルの出力信号を出力するための、電圧レベル変換手段と、
入力された制御信号に応じて、前記電圧レベル変換手段を、前記入力信号が通過して出力信号となる通過状態と、前記制御信号の切り替わった際における前記入力信号が保持されて出力信号となる保持状態との、２つの状態に切り替えるための、モード切替手段と、
を備え、
前記電圧レベル変換手段は、
前記入力信号が入力される第１インバータと、
入力側が前記第１インバータの出力側と接続され、出力側から前記出力信号が出力される第２インバータと、
これら第１インバータと第２インバータとの間に接続された制御端子と、第１電圧の電源へ接続された入力端子と、前記第１インバータの入力側に接続された出力端子とを有する、第１トランジスタと、
を備えるとともに、
前記モード切替手段は、
前記第２インバータの出力側と前記第１インバータの入力側とを接続する第２トランジスタであって、前記制御信号が入力される制御端子を有する、第２トランジスタを、
備えることを特徴とする電圧レベル変換機能付ラッチ回路。 Voltage level conversion means for converting the voltage level of the input signal and outputting an output signal having a voltage level different from the voltage level of the input signal;
In response to the input control signal, the voltage level conversion means passes through the input signal and becomes an output signal, and the input signal when the control signal is switched is held and becomes an output signal. Mode switching means for switching between two states, a holding state and
With
The voltage level conversion means,
A first inverter to which the input signal is input;
A second inverter having an input side connected to the output side of the first inverter and outputting the output signal from an output side;
A control terminal connected between the first inverter and the second inverter, an input terminal connected to a power supply of a first voltage, and an output terminal connected to an input side of the first inverter; One transistor,
With
The mode switching means,
A second transistor that connects an output side of the second inverter and an input side of the first inverter, the second transistor having a control terminal to which the control signal is input;
A latch circuit with a voltage level conversion function, comprising: 入力データ信号と制御信号とが入力されるマスターラッチ回路であって、前記制御信号に応じて、前記入力データ信号を通過させて中間出力信号とする通過状態と、前記制御信号が切り替わった際の前記入力データ信号を保持して中間出力信号とする保持状態との、２つの状態を有する、マスターラッチ回路と、
前記中間出力信号と前記制御信号とが入力され、前記制御信号に応じて、前記マスターラッチ回路が前記保持状態であるときには前記中間出力信号を通過させて出力データ信号とする通過状態となり、前記マスターラッチ回路が前記通過状態であるときには前記制御信号が切り替わった際の前記中間出力信号を保持して出力データ信号とする保持状態となるとともに、前記中間出力信号の電圧レベルを変換して、前記中間出力信号の電圧レベルとは異なる電圧レベルの前記出力データ信号として出力するスレーブラッチ回路と、
を備え、
前記スレーブラッチ回路は、
入力端子が第１電圧の電源へ接続された第１及び第２トランジスタであって、一方の出力端子と他方の制御端子とが互いに接続された第１及び第２トランジスタと、
これら第１及び第２トランジスタの出力端子と第２電圧の電源との間にそれぞれ設けられた第３及び第４トランジスタであって、前記第１及び第２トランジスタと前記第２電圧の電源との間の導通を、前記中間出力信号に応じて相補的にそれぞれオン、オフするための、第３及び第４トランジスタと、
前記第１トランジスタと第３トランジスタとの間、及び前記第２トランジスタと前記第４トランジスタとの間の、少なくとも一方に設けられた前記出力データ信号を取り出すための出力端子と、
前記第１トランジスタの出力端子と、前記第４トランジスタの制御端子とを接続する、第５トランジスタであって、前記制御信号が入力される制御端子を有する第５トランジスタと、
前記第２トランジスタの出力端子と、前記第３トランジスタの制御端子とを接続する、第６トランジスタであって、前記制御信号が入力される制御端子を有する第６トランジスタと、
を備えることを特徴とする電圧レベル変換機能付フリップフロップ回路。A master latch circuit to which an input data signal and a control signal are input, wherein a pass state in which the input data signal is passed to be an intermediate output signal according to the control signal, and a state in which the control signal is switched. A master latch circuit having two states, a holding state in which the input data signal is held and used as an intermediate output signal;
The intermediate output signal and the control signal are input, and in response to the control signal, when the master latch circuit is in the holding state, the intermediate output signal is passed to be in an output data signal and the master latch circuit is in a passing state, and When the latch circuit is in the passing state, the intermediate signal is held as an output data signal when the control signal is switched, and a voltage level of the intermediate output signal is converted. A slave latch circuit that outputs the output data signal at a voltage level different from the voltage level of the output signal,
Equipped with a,
The slave latch circuit includes:
First and second transistors whose input terminals are connected to a power supply of a first voltage, wherein the first and second transistors have one output terminal and the other control terminal connected to each other;
Third and fourth transistors provided between the output terminals of the first and second transistors and the power supply of the second voltage, respectively, wherein the third and fourth transistors are connected between the first and second transistors and the power supply of the second voltage. Third and fourth transistors for complementarily turning on and off the conduction between them in response to the intermediate output signal, respectively;
An output terminal provided between at least one of the first transistor and the third transistor, and between the second transistor and the fourth transistor, for extracting the output data signal;
A fifth transistor that connects an output terminal of the first transistor and a control terminal of the fourth transistor, the fifth transistor having a control terminal to which the control signal is input;
A sixth transistor that connects an output terminal of the second transistor and a control terminal of the third transistor, the sixth transistor having a control terminal to which the control signal is input;
A flip-flop circuit with a voltage level conversion function, comprising: 入力データ信号と制御信号とが入力されるマスターラッチ回路であって、前記制御信号に応じて、前記入力データ信号を通過させて中間出力信号とする通過状態と、前記制御信号が切り替わった際の前記入力データ信号を保持して中間出力信号とする保持状態との、２つの状態を有する、マスターラッチ回路と、
前記中間出力信号と前記制御信号とが入力され、前記制御信号に応じて、前記マスターラッチ回路が前記保持状態であるときには前記中間出力信号を通過させて出力データ信号とする通過状態となり、前記マスターラッチ回路が前記通過状態であるときには前記制御信号が切り替わった際の前記中間出力信号を保持して出力データ信号とする保持状態となるとともに、前記中間出力信号の電圧レベルを変換して、前記中間出力信号の電圧レベルとは異なる電圧レベルの前記出力データ信号として出力するスレーブラッチ回路と、
を備え、
前記スレーブラッチ回路は、
前記中間出力信号が入力される第１インバータと、
入力側が前記第１インバータの出力側と接続され、出力側から前記出力データ信号が出力される第２インバータと、
これら第１インバータと第２インバータとの間に接続された制御端子と、第１電圧の電源へ接続された入力端子と、前記第１インバータの入力側に接続された出力端子とを有する、第１トランジスタと、
前記第２インバータの出力側と前記１インバータの入力側とを接続する第２トランジスタであって、前記制御信号が入力される制御端子を有する、第２トランジスタを、
を備えることを特徴とする電圧レベル変換機能付フリップフロップ回路。 A master latch circuit to which an input data signal and a control signal are input, wherein a pass state in which the input data signal is passed to be an intermediate output signal according to the control signal, and a state in which the control signal is switched. A master latch circuit having two states, a holding state in which the input data signal is held and used as an intermediate output signal;
The intermediate output signal and the control signal are input, and in response to the control signal, when the master latch circuit is in the holding state, the intermediate output signal is passed to be in an output data signal and the master latch circuit is in a passing state, and When the latch circuit is in the passing state, the intermediate signal is held as an output data signal when the control signal is switched, and a voltage level of the intermediate output signal is converted. A slave latch circuit that outputs the output data signal at a voltage level different from the voltage level of the output signal,
Equipped with a,
The slave latch circuit includes:
A first inverter to which the intermediate output signal is input;
A second inverter having an input connected to the output of the first inverter and outputting the output data signal from an output;
A control terminal connected between the first inverter and the second inverter, an input terminal connected to a power supply of a first voltage, and an output terminal connected to an input side of the first inverter; One transistor,
A second transistor that connects an output side of the second inverter and an input side of the one inverter, the second transistor having a control terminal to which the control signal is input;
A flip-flop circuit with a voltage level conversion function, comprising: 前記スレーブラッチ回路では、前記出力データ信号の電圧レベルを、前記中間出力信号の電圧レベルよりも高く変換することを特徴とする請求項３又は請求項４に記載の電圧レベル変換機能付フリップフロップ回路。5. The flip-flop circuit with a voltage level conversion function according to claim 3, wherein the slave latch circuit converts the voltage level of the output data signal to be higher than the voltage level of the intermediate output signal. . 前記スレーブラッチ回路の少なくとも一部は第１電圧で動作し、前記マスターラッチ回路はこの第１電圧より低い第２電圧で動作することを特徴とする請求項５に記載の電圧レベル変換機能付フリップフロップ回路。The flip-flop with a voltage level conversion function according to claim 5, wherein at least a part of the slave latch circuit operates at a first voltage, and the master latch circuit operates at a second voltage lower than the first voltage. Circuit. 前記制御信号は、グランドと第３電圧との間で振幅し、前記入力データ信号は、グランドと第４電圧の間の幅で振幅するとともに、これら第３電圧及び第４電圧は、前記第２電圧以上の電圧であることを特徴とする請求項６に記載の電圧レベル変換機能付フリップフロップ回路。The control signal oscillates between ground and a third voltage, the input data signal oscillates with a width between ground and a fourth voltage, and the third and fourth voltages are the second and fourth voltages. 7. The flip-flop circuit with a voltage level conversion function according to claim 6, wherein the voltage is higher than the voltage. 前記第３電圧と前記第４電圧は、前記第１電圧よりも低いことを特徴とする請求項７に記載の電圧レベル変換機能付フリップフロップ回路。8. The flip-flop circuit according to claim 7, wherein the third voltage and the fourth voltage are lower than the first voltage. 前記第３電圧と前記第４電圧とは、互いに等しい電圧であることを特徴とする請求項７又は請求項８に記載の電圧レベル変換機能付フリップフロップ回路。9. The flip-flop circuit with a voltage level conversion function according to claim 7, wherein the third voltage and the fourth voltage are equal to each other.

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