KR100264027B1 - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 불휘발성 반도체 기억 장치에서, 불량 어드레스를 검지하는 신호(HIT)의 상승이 지체되기 때문에 정상 어드레스를 선택한 경우에 비해 판독 시간이 길어지는 문제점을 해결하기 위한 것이다.
불량 어드레스를 검지하는 신호(HIT)의 상승을 받아, 판독 전위 노드(VSA노드 1, 2)와 기준 전위 노드(VREF노드 1, 2)의 등화를 행하고, 용장 메모리 셀 판독시의 판독 시간의 단축을 행한다. 또한, ATD 회로를 갖는 불휘발성 반도체 기억 장치에서, 판독 전위 노드와 기준 전위 노드와의 등화 시간을 별개로 설정함으로써, 본체 메모리 셀 판독시의 판독 시간의 단축도 도모한다.

Description

반도체 기억 장치
본 발명은 MOS형 트랜지스터를 기억 소자로서 사용한, 데이터 판독이 가능한 반도체 기억 장치에 관한 것이다.
종래의 반도체 기억 장치의 데이터의 액세스 방법을, 전기적으로 데이터를 소거 및 기입하는 EEPROM을 사용하여 설명한다. 전기적으로 데이터를 소거 및 기입하는 EEPROM에서는, 데이터의 판독시에 센스 증폭 회로에서, 셀 데이터의 "1" 혹은 "0"에 대응한 판독 전위(VSA1,VSA0)와 기준 전위(VREF)의 비교 판단 결과에 의해, "1" 혹은 "0" 데이터가 판독된다.
전기적으로 데이터를 소거하는 EEPROM의 메모리 셀로서 사용되는 불휘발성 트랜지스터는 도 7에 도시한 바와 같이 2층의 다결정 실리콘으로 형성되며, 제1층의 다결정 실리콘층에 의해 부유 게이트(701)가 제2층의 다결정 실리콘층에 의해 제어 게이트(702)가 각각 구성되어 있다. 도면 부호 703은 소스, 704는 드레인, 705는 실리콘 기판, 706은 콘택트 홀이고, 707은 Al로 형성된 데이터선이며, 콘택트 홀(706)을 통하여, 드레인(704)에 접속된다. 이러한 구조의 메모리 셀에서의 데이터의 기입, 판독 및 소거 동작을 다음에 간단히 설명한다.
기입 동작은, 드레인 전위(VD)를 8V, 제어 게이트 전위(VCG)를 5V, 소스 전위(VS)를 0V에 각각 설정하며, 부유 게이트에 핫 일렉트론을 주입함으로써 행해진다. 판독 동작은 제어 게이트 전위(VCG)를 5V, 드레인 전위(VD)를 1V, 소스 전위(VS)를 0V로 각각 설정함으로써 행해진다. 이때, 메모리 셀의 기억 데이터가 "0"(기입 상태)에서는 소스, 드레인간에는 전류가 거의 흐르지 않으며, 기억 데이터가 "1"(소거 상태)에서는 소스, 드레인간에 100 ㎂ 정도의 셀 전류가 흐른다.
소거 동작은, 제어 게이트 전위(VCG)를 0V, 드레인 전류(VD)를 플로팅으로 하고, 소스에 고 전위, 예를 들면 12V를 인가한다. 이때, 부유 게이트 중의 일렉트론은 터널 효과에 의해 소스에 추출된다.
이러한 불휘발성 트랜지스터를 메모리 셀로 하는 불휘발성 반도체 기억 장치의 구성을 도 8에 도시한다. 도 8에서 본체 메모리 셀 어레이(MAINARY)는 매트릭스형으로 배치된 m×n 개의 메모리 셀(CA11∼CAmn)으로 구성되어 있다. 각 메모리 셀(CAij)(i = 1, … m, j = 1, … n)은 도 7에 도시한 바와 같은 불휘발성 트랜지스터이다. 그리고, 동일행(예를 들면 k행)에 배치된 n개의 메모리 셀(CAk1, … CAkn)의 제어 게이트는 m개의 워드선(WL1, … WLm) 중의 대응하는 1개의 워드선(WLk)에 공통으로 접속된다. 또한 동일 열(예를 들면 h열)에 배치된 m개의 메모리 셀(CA1h, … CAmh)의 드레인은 n개의 데이터선(DL1, … DLn) 중의 대응하는 1개의 데이터선(DLh)에 공통으로 접속된다. 그리고, 각 메모리 셀(CAij)의 소스는 도시하지 않은 셀 소스 전위 공급 회로로부터 출력되는 소거시는 고 전위, 그 이외는 VSS가 되는 셀 소스 전위(CELSOU)가 공급된다. 한편, 용장 메모리 셀 어레이(RDARY)는 매트릭스형으로 배치된 n개의 메모리 셀(CRD1∼CRDn)으로 구성되어 있다. 각 메모리 셀 어레이의 제어 게이트는 용장 메모리 셀용 워드선(WLRD)에 공통으로 접속되어 있다.
어드레스 버퍼(801)는 외부 어드레스 신호(Ain)를 입력받아, 로 어드레스와 칼럼 어드레스를 각각 로 디코더(802), 칼럼 디코더(803)에 송출한다.
또한, 상기 m개의 워드선(WL1, … WLm)의 선택은 로 디코더(802)에 의해 이루어지며, 로 어드레스에 대응하는 1 개의 워드선이 선택된다. 한편, n개의 데이터선(DL1, … DLn)의 선택은 칼럼 디코더(803)에 의해 이루어지며, 칼럼 어드레스에 대응하는 1 개의 데이터선(DLj)(j = 1, … n)에 접속된 트랜스퍼 게이트(CTj)를 선택함으로써 행한다. 즉, 칼럼 어드레스에 대응하는 데이터선에 접속된 트랜스퍼 게이트만을 온시킴으로써 데이터선이 선택된다. 또한, 각 데이터선(DLj)(j = 1, … n)은 대응하는 트랜스퍼 게이트(CTj)를 거쳐 판독 전위 발생 회로(이하, S/A 회로라 함)(804)에 접속된다. 이 S/A 회로(804)는 데이터 판독시에는 선택된 메모리 셀의 드레인에 소정의 전위(예를 들면 도 7에 도시한 트랜지스터로 이루어지는 메모리 셀에서는 1V)를 인가함과 동시에, 선택된 메모리 셀을 흐르는 전류에 따른 판독 전위(VSA)를 발생한다. 이 판독 전위(VSA)는 셀 데이터의 값 "1", "0"에 대응한 전위(VSA1, VSA0)를 입력 전위로 하여 커런트 미러형 증폭 회로(이하, C/M 증폭 회로라 함)(805)에 입력된다.
한편, 더미 셀 어레이(VERFARY)는 m개의 더미 셀(DC1∼DCm)으로 이루어진다. 이 더미 셀(DCi)(i = 1, … m)은 메모리 셀(CAij)과 마찬가지의 불휘발성 트랜지스터이며, 그 제어 게이트는, 대응하는 워드선(WLi)에 접속되며, 그 드레인은 더미 데이터선(VREFBUS)에 접속되고, 그 소스에는 전위(CELSOU)가 접속되어 있다. 더미 데이터선(VREFBUS)은 기준 전위 발생 회로(806)에 접속된다. 이 기준 전위 발생 회로(806)는 데이터 판독시에 선택된 더미 셀의 드레인에 더미 데이터선(VREFBUS)를 거쳐 소정의 전위를 공급함과 동시에, 데이터 판독시의 기준 전위(VREF)를 C/M 증폭 회로(805)에 송출한다. 출력 회로(807)는 C/M 증폭 회로(805)로부터 송출되는 전위에 기초하여, 선택된 메모리 셀의 데이터를 외부에 출력한다.
상기 본체 메모리 셀 어레이(MAINARY)에 불량이 있는 경우, 불량 셀의 어드레스(RD Add)는 불량 어드레스 기억 회로(808)에 기억된다. 불량 어드레스 비교 회로(809)는 상기 어드레스 버퍼(801)로부터 송출된 로 어드레스(Row Add), 상기 불량 어드레스 기억 회로(808)에 기억되어 있는 불량 셀의 어드레스(RD Add)를 입력으로 가지며, 상기 로 어드레스(Row Add)가 불량 어드레스(RD Add)인 경우에는, 불량 어드레스 검지 회로(HIT)를 H로 하여, 용장 로 디코더(810)와 로 디코더(802)에 송출한다. 불량 어드레스 검지 신호(HIT)가 H가 되면, 용장 로 디코더(810)는 용량 메모리 셀용 워드선(WLRD)을 선택 상태로 하고, 로 디코더(802)는 본체 메모리 셀의 워드선(WL1∼WLm)을 모두 비선택 상태로 한다.
상기 판독 전위 발생 회로(804), 기준 전위 발생 회로(806) 및 커런트 미러형 증폭 회로(805)의 상세한 회로예를 도 9에 도시한다.
도 9에서, P1∼P23은 P 채널형 엔헨스먼트 트랜지스터, D1∼D12는 N 채널형 디프레션 트랜지스터, N1∼N24는 N 채널형 엔헨스먼트 트랜지스터, I1∼I12는 영 V 근처의 임계치를 갖는 N 채널형 트랜지스터이다.
우선, 판독 전위 발생 회로(804)의 동작에 대하여 간단히 설명한다. 판독 전위 발생 회로(804)의 VSA노드 1은 판독 전위 발생 회로의 출력 단자이며, 그 전위는 판독 전위(VSA)로서 커런트 미러 증폭 회로(805)의 입력 단자에 접속된다. 또한, 트랜지스터(N7)를 거쳐 VSA노드 2와 접속되어 있다. VSA노드 2는 트랜지스터(N5)를 거쳐 도 8에 도시한 트랜스퍼 게이트(CT1∼CTn)에 접속되어 있다.
판독시, 신호(CESIB)는 "L", 신호(TCELLB)는 "H"가 되므로, 트랜지스터(P1, P3)는 ON되고, VSA노드 1 및 VSA노드 2에 대한 정전류원이 된다. 이제, 메모리 셀 어레이의 선택된 메모리 셀의 데이터가 "0"(기입 상태)인 경우를 생각한다. 이때 상술한 바와 같이 메모리 셀에는 전류가 흐르지 않으며, VSA노드 1에는 트랜지스터(P3 및 P4)를 거쳐 전위가 충전되며, VSA0(예를 들면 3V)가 된다. 또한, 메모리 셀 어레이의 선택된 메모리 셀의 데이터가 "1"(소거 상태)인 경우에는, 상술한 바와 같이 메모리 셀에 약 100 ㎂의 전류가 흐른다. 이때, VSA노드 1의 전위는 부하 트랜지스터(P4)와 메모리 셀과의 분압비에 의해 결정되며, VSA0(예를 들면 1V)가 된다.
한편, 직렬 접속된 트랜지스터(P1, D1, I1)과 (P2, D2, I2)는 VSA노드 2의 전위를 감시하고, 트랜지스터(N3, N7)의 게이트 전위를 결정한다. 판독 동작 중, VSA노드 2는 트랜지스터(N3)와 트랜지스터(P3, P4, N7)을 거쳐 충전되며, 트랜지스터(N3, N7)에 의해 일정 전위로 유지된다. 또한, 판독 동작 중, 트랜지스터(N5)와 도 8에 도시한 선택된 트랜스퍼 게이트(CTi)는 ON되므로, 선택된 메모리 셀의 드레인 전위(VD)에는 적절한 전위(예를 들면 1V)가 인가된다.
이어서, 기준 전위 발생 회로(806)에 대하여 설명한다. 기준 전위 발생 회로(806)은 판독 전위 발생 회로(804)의 카피 회로이며, 기준 전위 발생 회로(806)의 예를 들면 P11은 판독 전위 발생 회로(804)의 트랜지스터(P1)에 대응한다. 기준 전위 발생 회로(806)의 VREF노드 1은 기준 전위 발생 회로의 출력 단자이며, 그 전위는 기준 전위(VREF)로서 커런트 미러 증폭 회로(805)의 입력 단자에 접속된다. 또한 트랜지스터(N17)를 거쳐 VREF노드 2와 접속된다. VREF노드 2는 트랜지스터(N15)를 거쳐 도 8에 도시한 더미 데이터선(VREFBUS)에 접속된다.
판독 동작 중, 더미 데이터선(VREFBUS)에는 판독 전위 발생 회로(804)와 마찬가지로 소정의 전위가 공급된다. 또한, 더미 셀(DC1∼DCm)은 소거 상태의 셀이므로, 판독시에는 약 100 μ의 셀 전류가 흐른다. 이때의 기준 전위(VREF)는 부하 트랜지스터(P14)와 선택된 더미 셀과의 분압비에 의해 결정된다. 이 기준 전위 VREF는 메모리 셀에 데이터 "0"이 기억되어 있을 때의 판독 전위(VSAO)와, 데이터 "1"이 기억되어 있을 때의 판독 전위(VSA1)와의 중간 전위로 할 필요가 있다. 이 때문에, 기준 전위 발생 회로(806)의 부하 트랜지스터(P14)는 판독 전위 발생 회로(804)의 대응하는 트랜지스터(O4)로부터 전류량이 많은 트랜지스터를 사용한다.
커런트 미러 증폭 회로(805)는 트랜지스터(P21, N22)와 (P23, N23)으로 이루어지는 작동 증폭쌍을 가지며, P22의 게이트 단자에는 판독 전위 발생 회로(804)의 출력 전위(VSA), P23의 게이트 단자에는 기준 전위 발생 회로(806)의 출력 전위(VREF)가 부여된다. 트랜지스터(N22와 N23)은 게이트와 소스간의 전위가 같고, 이들의 트랜지스터 특성이 어느 정도 동일한 경우에는 각각을 흐르는 전류가 같아진다. 이 때문에 커런트 미러 증폭 회로(805)의 출력 전위(VC/MOUT)에는 차동 페어 트랜지스터(P22와 P23)에 의해 VSA와 VREF의 차분이 증폭되어 출력된다. 예를 들면 메모리 셀 어레이의 선택된 메모리 셀에 기억되는 데이터가 "0"인 경우에는 VSA가 1V가 되며, 기준 전위(VREF)가 2V가 되면, 이들의 전위의 차분이 증폭되고, VC/MOUT에는 L 레벨이 출력되도록 되어 있다. 마찬가지로 하여, 메모리 셀 어레이의 선택된 메모리 셀에 기억되는 데이터가 "1"인 경우에는 VSA가 3V가 되며, 기준 전위(VREF)(2V)와의 비교에 의해 VC/MOUT에는 H 레벨이 출력된다. VC/MOUT는 인버터(INV1∼INV3)에 의해 구성되는 버퍼 회로를 거쳐 메모리 셀 어레이의 선택된 메모리 셀에 기억되는 데이터가 "0"인 경우는 H 레벨, 메모리 셀 어레이의 선택된 메모리 셀에 기억되는 데이터가 "1"인 경우에는 L 레벨의 출력 신호(VOUT)로 변환되어 출력된다.
상술한 종래의 EEPROM에서는 어드레스 신호(Ain)가 입력되고, 상기 어드레스 신호(Ain)가 불량 어드레스인 경우, 불량 워드선에 치환될 용장 워드선이 선택되며 그 전위가 충분히 상승할 때 까지는, 정상 워드선이 선택된 경우와 비교하면 다음과 같은 수단이 별도로 필요해진다. 우선, 입력된 로 어드레스(Row Add)와 불량 어드레스 기억 회로(808)에 기억되어 있는 불량 어드레스(RD Add)를 불량 어드레스 비교 회로(809)에서 비교 대조한다. 이들 어드레스가 전 비트 일치한 경우에는 불량 어드레스 검지 신호(HIT)가 송출되며, 상기 불량 어드레스 검지 신호(HIT)를 받은 용장 로 디코더가 용장 워드선을 선택 상태로 한다. 특히, 상기 불량 어드레스 비교 회로(809)는 다단의 논리 비교 회로를 가지므로, 불량 어드레스 검지 신호(HIT)가 확정될 때 까지는 비교적 긴 시간을 요하게 된다. 즉, 어드레스 신호가 입력되고나서, 용장 워드선이 선택되며, 그 판독 전위(VSA)와 기준 전위(VREF)가 커런트 미러 증폭 회로(805)에 입력될 때 까지의 시간은, 정규 워드선이 선택되는 경우에 비해 긴 시간을 요하게 된다. 이 때문에, 종래의 EEPROM의 판독 속도의 고속화를 방해하고 있었다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 본체 메모리 셀 어레이 내에 불량 셀이 있어서 용장 메모리 셀로 치환하는 경우의 판독 시간을 단축함으로써, 판독 시간의 고속화를 실현하는 것이다.
본 발명의 반도체 기억 장치는, 어드레스 지정된 메모리 셀의 판독 전위가 인가되는 판독 전위 노드와 기준 전위가 인가되는 기준 전위 노드를 가지며, 상기 판독 전위 노드와 상기 기준 전위 노드의 전위차를 비교하여 상기 메모리 셀에 기억되는 데이터가 "0"인지 "1"인지를 검지하는 데이터 판독부에서, 지정된 메모리 셀이 불량 셀이고, 이를 대신하여 용장 셀이 선택되는 경우에는, 상기 판독 노드와 기준 전위 노드를 일정 시간 단락하여 동일 전위로 한 후 제거하여, 각각이 상기 판독 전위, 기준 전위로 천이한 시점에서, 판독 데이터가 "0"인지 "1"인지를 검지하는 것을 특징으로 한다. 한편, 상기 판독 전위 노드와 상기 기준 전위 노드를 동 전위, 즉 판독 전위와 기준 전위의 중간의 어느 전위로 설정함으로써, 그 후 양 노드가 각각의 전위로 천이되는 시간을 단축할 수 있게 된다. 이 때문에, 용장 셀의 데이터가 판독될 때의 불량 워드 선의 상승 시간의 지체를 단축할 수 있다.
또한, 본 발명과 ATD 회로를 조합시킴으로써, 어드레스 천이시의 고속 판독에도 대응할 수 있다.
도 1은 본 발명의 제1 실시예의 불휘발성 반도체 기억 장치의 구성도.
도 2는 도 1 중의 판독 전위 발생 회로(104), 기준 전위 발생 회로(106), 커런트 미러형 증폭 회로(105), 등화 회로(111)의 상세한 회로예를 도시한 도면.
도 3은 제1 실시예의 불휘발성 반도체 기억 장치에서 판독시의 각 부의 전위의 변화를 도시한 도면.
도 4는 종래의 불휘발성 반도체 기억 장치에서 판독시의 각 부의 전위 변화를 도시한 도면.
도 5는 본 발명의 제2 실시예의 불휘발성 반도체 기억 장치의 구성을 도시한 도면.
도 6은 제1 실시예의 불휘발성 반도체 기억 장치에서 판독시의 각 부의 전위의 변화를 도시한 도면.
도 7은 불휘발성 반도체 메모리 셀의 구조를 도시한 도면.
도 8은 종래의 불휘발성 반도체 기억 장치의 구성을 도시한 도면.
도 9는 도 8 중의 판독 전위 발생 회로(804), 기준 전위 발생 회로(806), 커런트 미러형 증폭 회로(805), 등화 회로(811)의 상세한 회로예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
Ain : 내부 어드레스
Col Add : 칼럼 어드레스
Row Add : 로 어드레스
HIT : 불량 어드레스 검지 신호
WL1, …m : 워드선
WLRD : 용장 워드선
MAINARY : 본체 메모리 셀 어레이
RDARY : 용장 메모리 셀 어레이
VREFARY : 더미 셀 어레이
DL1, … n : 비트선
다음에, 본 발명의 실시예를 도면을 참조하여 설명한다.
본 발명의 제1 실시예를 불휘발성 트랜지스터를 메모리 셀로 하는 불휘발성 반도체 기억 장치의 구성을 도 1에 도시한다. 어드레스 버퍼(101), 로 디코더(102), 칼럼 디코더(103), 판독 전위 발생 회로(104), 커런트 미러형 증폭 회로(105), 기준 전위 발생 회로(106), 출력 회로(107), 불량 어드레스 기억 회로(108), 불량 어드레스 비교 회로(109), 용장 로 디코더(110)의 회로 구성과 동작은 종래 기술 부분에서 설명한 불휘발성 반도체 기억 장치와 동일하다. 본 발명의 불휘발성 반도체 기억 장치는 종래의 불휘발성 반도체 기억 장치에, VSA노드 1과 VREF노드 1 및 VSA노드 2와 VREF노드 2를 각각 접속하고 전위를 같게 하는 등화 회로(111) 및 이 등화 동작을 제어하는 등화 제어 회로(112)를 부가한 것이다.
이하, 제1 실시예의 동작을 설명한다. 외부 어드레스(Ain)을 받아, 어드레스 버퍼(101)는 내부 어드레스 신호로서 칼럼 디코더(103)에 칼럼 어드레스(Col Add), 로 디코더(102)에 로 어드레스(Row Add)를 송출한다. 한편, 로 어드레스(Row Add)는 불량 어드레스 비교 회로(109)에도 입력된다. 칼럼 어드레스(Col Add)를 받아, 칼럼 디코더(103)는 트랜스퍼 게이트(CT1∼CTn) 중에서 1개의 트랜스퍼 게이트(CT1)를 판독하고 전위 발생 회로(104)에 접속함으로써, 데이터선(DL1)을 선택한다. 로 어드레스(Row Add)를 받아, 로 디코더(102)는 워드선(WL1, … WLm) 중에서 1개의 워드선(WLj)를 선택한다. 이로써, 상기 데이터선(DLi)와 워드선(WLj)에 접속되는 메모리 셀(CAij)가 선택된다.
또한, 본체 메모리 셀 어레이(MAINARY)중에 불량이 있는 경우는, 불량 메모리 셀의 어드레스(RD Add)가 불량 어드레스 기억 회로(108)에 기억된다. 상기 로 어드레스(Row Add)는 로 디코더(102)에 입력되는 한편 불량 어드레스 비교 회로(109)에 입력되며, 상기 불량 어드레스 기억 회로(108)의 내용과 비교 연산이 행해진다. 입력된 로 어드레스(Row Add)가 불량 메모리 셀의 어드레스(RD Add)와 일치한 경우, 불량 어드레스 비교 회로(109)는 용장 로 디코더(110), 로 디코더(102), 등화 제어 회로(112)에 불량 어드레스 검지 신호(HIT)를 송출한다. 불량 어드레스 검지 신호(HIT)를 받아, 용장 로 디코더(110)는 용장 워드선(WLRD)를 선택 상태로 하고, 로 디코더는 워드선(WL1∼WLm)을 모두 비선택 상태로 한다.
등화 제어 회로(112)는 펄스 발생 회로이며, 상기 불량 어드레스 검지 신호(HIT)를 받아 일정 기간 H 레벨이 되는 펄스 신호(EQC)를 송출한다.
판독 전위 발생 회로(104), 기준 전위 발생 회로(106) 및 커런트 미러형 증폭 회로(105)와 등화 회로(111)의 상세한 회로예를 도 2에 도시한다.
도 2에서 판독 전위 발생 회로(104), 기준 전위 발생 회로(106), 커런트 미러형 증폭 회로(105)의 회로 구성과 동작은 도 9에 도시한 판독 전위 발생 회로(804), 기준 전위 발생 회로(806), 커런트 미러형 증폭 회로(805)와 동일하므로 설명을 생략한다.
본 발명의 구성에서 새롭게 추가된, 등화 회로(111)는 판독 전위 발생 회로(104)의 VSA노드 2와 기준 전위 발생 회로(106)의 VRFE노드 2의 접속을 ON, OFF하는 N 채널 트랜지스터(N20)와 판독 전위 발생 회로(104)의 VSA노드 1과, 기준 전위 발생 회로(106)의 VRFE노드 1의 접속을 ON, OFF 하는 N 채널 트랜지스터(N21), P 채널 트랜지스터(P20)에 의해 구성된다. 트랜지스터(N20과 N21)의 게이트에는 상기 등화 제어 회로(112)로부터 송출되는 펄스 신호(EQC)가 입력되며, 트랜지스터(P20)의 게이트에는 상기 EQC의 반전 신호(/EQC)가 입력된다. 상기 EQC는 본체 메모리 셀 어레이(MAINARY)의 메모리 셀(CA11∼CAmn)을 판독하는 경우는 L 레벨이 되며, VSA노드 1과 VREF노드 1 및 VSA노드 2와 VREF노드 2의 등화는 행해지지 않는다. 이에 반하여, 상기 EQC는 용장 메모리 셀 어레이(RDARY)의 메모리 셀(CRD1∼CRDn)을 판독하는 경우는 H 레벨이 되며, VSA노드 1과 VREF노드 1 및 VSA노드 2와 VREF노드 2의 등화를 행한다.
판독 전위 발생 회로(104)는 데이터 판독시에, 선택된 메모리 셀의 드레인에 소정의 전위(예를 들면 0.8V)를 인가함과 동시에, 선택된 메모리 셀을 흐르는 전류에 따른 판독 전위(VSA)를 발생한다. 이 판독 전위(VSA)는 셀 데이터의 값이 "1", "0"에 대응한 전위 VSA1, VSA0로서 커런트 미러 증폭 회로(105)에 송출된다. 한편, 기준 전위 발생 회로(106)는 더미 셀(DC1∼DCn), DCRD의 드레인에 소정의 드레인 전위(예를 들면 0.8V)를 인가함과 동시에, 기준 전위 VREF를 발생하고, 커런트 미러 증폭 회로(105)에 송출한다. 커런트 미러 증폭 회로(105)는 입력되는 전위(VSA)와 VREF의 비교를 행하고 그 차분을 증폭하여 출력함으로써, 선택된 메모리 셀에 기억되는 데이터에 따른 출력(DSOB)을 외부에 출력한다.
본체 메모리 셀(CA11∼mn)이 지정되며 판독되는 경우는, 펄스 신호(EQC)는 "L", /EQC는 "H"가 되며, 등화 회로(111)는 VSA노드 1과 VREF노드 1 및 VSA노드 2와 VREF노드 2의 등화를 행하지 않는다. 이때, VREF노드 1의 전위(VREF)는 일정해지며, VSA노드 1의 전위(VSA)는 선택된 메모리 셀을 흐르는 전류에 따라 변화한다.
한편, 용장 메모리 셀이 판독되는 경우는, 로 어드레스(Row Add)가 불량 메모리 셀의 어드레스(RD Add)와 일치하며, HIT 신호가 "H"가 되므로 펄스 신호(EQC)는 "H", /EQC는 "L"이 되고, 등화 회로(111)는 VSA노드 1과 VREF노드 1 및 VSA노드 2와 VREF노드 2의 등화를 행한다. 펄스 신호(EQC)가 "L"이 되며 등화를 멈추는 타이밍은 용장 워드선(WLRD)의 전위가 "1" 데이터를 기억하는 메모리 셀의 임계치 보다 높아지는 시간으로 설정한다.
본 발명의 제1 실시예에서 "0" 데이터를 기억하는 메모리 셀을 판독한 후, "1" 데이터를 기억하는 본체 메모리 셀을 판독한 경우의 각 부의 전위의 변화의 상태를 도 3에 도시한다. 도 3의 (a)가 본체 메모리 셀을 판독한 경우, 도 3의 (b)가 용장 메모리 셀을 판독한 경우이다.
도 3의 (a)에서, 로 어드레스가 변화하면 선택 워드선(WLm)이 상승한다. 선택 워드선(WLm)의 전위가 임계치가 되면, 선택 메모리 셀은 전류를 흐르기 시작하고, VSA노드 1의 전위는 VSA0에서 VSA1으로 변화한다. 도 3의 (b)에서, 로 어드레스가 변화하면 선택된 워드선이 용장 워드선인지를 검지하고 불량 어드레스 검지 신호(HIT)가 상승하며, HIT 신호를 받아 용장 워드선(WLRD)이 상승한다. 이 불량 어드레스 검지 신호(HIT)의 상승 시간은 종래 기술 부분에서 설명한 바와 같이 로 어드레스를 받고나서 비교적 긴 시간을 요하므로, 용장 워드선(WLRD)은 도면에 도시한 바와 같이, 본체 메모리 셀의 워드선(WLm)에 비해 지체되어 상승한다. 또한, HIT 신호를 받아, 등화 신호(EQC)는 "H"가 되며, VSA노드 1과 VREF노드 1은 등화되며, 전 데이터의 판독 전위(VSA0)와 기준 전위(VREF)의 중간의 전위(Vmid)가 된다. 용장 워드선(WLRD)의 전위가 "1" 데이터를 기억하는 메모리 셀의 임계치 보다 높아진 시점에서, EQC는 "L"이 되며, VSA노드 1과 VREF노드 1과의 등화는 종료되고, VSA노드 1과 VREF노드 1의 전위는 각각 Vmid로부터 소정의 전위로 이행한다.
또한, 도 4에 도 3의 (b)와 동일한 메모리 셀(용장 메모리 셀)을 선택하였을 때, 등화를 행하지 않았던 경우(종래예)를 도시한다. 도 3의 (b), 도 4중에 선택 메모리 셀이 전류를 흐르기 시작하고나서 VSA노드 1의 전위가 확정될 때 까지의 시간을 각각 t1, t2로 나타낸다. 도 3의 (b), 도 4로부터 알 수 있듯이, t2는 VSA노드 1이 전위 VSA0로부터 VSA1까지 변화하는 시간, t1은 VSA노드 1이 전위 Vmid로부터 VSA1까지 변화하는 시간이며,
t1 < t2
의 관계가 성립한다. 따라서 등화를 행함으로써, VSA노드 1의 전위 확정에 요하는 시간을 t2에서 t1 까지 단축할 수 있게 된다.
또한, 도 3의 (b)의 기간(t2)에서, VSA노드 1의 전위와 VREF노드 1전위의 대소 관계가 역전된다. 이 때문에, VSA노드 1의 전위와 VREF노드 1전위를 입력으로 갖는 커런트 미러 회로(105)에서, 그 회로 동작상, 출력 신호 "H"를 송출할 때 까지의 시간에 지체가 생긴다. 이에 반해, 도 3의 (a) 중의 시간(t1)에서는, VSA노드 1의 전위는 항상 VREF노드 1의 전위 보다 낮게 할 수 있으므로, 커런트 미러 회로(105)는 출력 신호 "H"를 빠르게 송출할 수 있게 되며, 판독 신호의 확정 시간을 단축할 수 있게 된다.
이로써, 용장 워드선(WLRD)이 상승하고나서 판독 신호가 송출될 때 까지의 시간을 단축함으로써, 용장 워드선(WLRD)의 상승 시간의 지체를 커버할 수 있고, 본체 메모리 셀 어레이 중에 불량 부분이 있는 경우에서도, 반도체 기억 장치 전체로서의 판독 시간의 악화를 방지할 수 있게 된다.
다음에, 본 발명의 제2 실시예를 불휘발성 트랜지스터를 메모리 셀로 하는 불휘발성 반도체 기억 장치의 구성을 도 5에 도시한다. 본 실시예는 도 1에 도시한 제1 실시예의 불휘발성 반도체 기억 장치의 구성에 어드레스 천이 검지 회로(501)와 용장 어드레스 천이 검지 회로(502)를 부가한 구조로 되어 있으며, 대응하는 구성부에는 도 1과 동일한 번호를 부여하고 있다.
이하, 제2 실시예의 동작을 설명한다. 어드레스 버퍼(10)로부터 송출된 내부 어드레스(ATin)를 받은 어드레스 천이 검지 회로(501)는 어드레스 천이를 검지하여 어드레스 천이 검지 신호(ATDin)를 펄스형으로 등화 제어 회로(112)에 송출한다. 등화 제어 회로(112)는 어드레스 천이 검지 신호(ATDin)의 상승을 받아 일정 기간 H 레벨이 되는 펄스 신호(EQC)를 송출한다. 펄스 신호(EQC)를 받은 등화 회로(111)는 제1 실시예와 마찬가지로, 펄스 신호(QEC)가 "H"인 기간 VSA노드 1과 VREF노드 1 및 VSA노드 2와 VREF노드 2의 등화를 행한다. 이 경우의 "H"의 시간은 선택된 워드선 전위가 "1" 데이터를 기억하는 메모리 셀의 임계치 전압까지 상승하는 기간으로 설정되어 있다.
또한, 등화 실효중에 다른 내부 어드레스(ATin) 신호가 천이하고, 다른 어드레스 천이 검지 신호(ATDin)가 상승한 경우에도, 등화 동작은 최종 ATDin의 하강으로부터 일정 기간을 경과하여 종료한다.
한편, 불량 어드레스 선택시는, 불량 어드레스 검지 신호(HIT)를 받은 불량 어드레스 천이 검지 회로(502)는 불량 어드레스의 천이를 검지하여 불량 어드레스 천이 검지 신호(ATDRD)를 펄스형으로 등화 제어 회로(112)에 송출한다. 이 때 내부 어드레스(ATin)도 천이하므로, 등화 제어 회로(112)에는 불량 어드레스 천이 검지 신호(ATDRD)에 앞서 어드레스 천이 검지 신호(ATDin)이 입력되고 있으므로, 펄스 신호(EQC)는 ATDin에 의해 상승하며, ATDRD의 상승으로부터 일정 기간이 종료하면 하강한다. 이 때문에, 용장 메모리 셀을 판독하는 경우도 용장 워드선(WLRD)이 "1" 데이터를 기억하는 메모리 셀의 임계치 전압까지 상승하고나서 등화가 종료하게 된다.
이와 같이 제2 실시예에서는 용장 메모리 셀 판독시 뿐만이 아니라 본체 메모리 셀 판독시에서도 내부 어드레스가 천이된 경우에는 등화를 행하고 고속 판독을 행하는 것이다.
본 발명의 제2 실시예에서, "0" 데이터를 기억하는 메모리 셀을 판독한 후, "1" 데이터를 기억하는 본체 메모리 셀을 판독한 경우의 각 부의 전위의 변화의 상태를 도 6에 도시한다. 도 6의 (a)가 본체 메모리 셀을 판독한 경우, 도 6의 (b)가 용장 메모리 셀을 판독한 경우이다.
도 6의 (a)에서, 로 어드레스가 변화하면 선택 워드선(WLm)이 상승한다. 또한, 로 어드레스의 변화에 앞서 내부 어드레스 신호(ATin)가 변화하므로, 이에 대응하여 펄스 신호(ATDin)이 송출된다. ATDin을 받아 EQC가 일정 기간 "H"가 되며, VSA노드 1과 VREF노드 1은 등화되고, 전 데이터의 판독 전위(VSAO)와 기준 전위 VREF의 중간 전위 Vmid가 된다. 워드선(WLm)의 전위가 "1" 데이터를 기억하는 메모리 셀의 임계치 보다 높아진 시점에서, EQC는 "L"이 되고, VSA노드 1과 VREF노드 1과의 등화는 종료하고, VSA노드 1과 VREF노드 1의 전위는 각각 Vmid보다 소정의 전위로 이행한다. 이와 같이, 본 실시예에서는 본체 메모리 셀 판독시에서도 등화를 행하므로, 제1 실시예[도 3의 (a)]에서의 본체 메모리 셀 판독시와 비교하면, 판독 데이터 확정에 필요한 시간이 단축된다. 도 6의 (b)에서도, 로 어드레스의 변화에 앞서 내부 어드레스 신호(ATin)가 변화하므로, 도 6의 (a)의 경우와 마찬가지로, VSA노드 1과 VREF노드 1은 등화가 개시된다. 한편, 불량 어드레스 검지 신호(HIT)의 천이를 불량 어드레스 천이 검지 회로(502)가 검지하여 펄스 신호(ATDRD)를 송출한다. 이 때문에 ATDRD를 받아 EQC가 일정 기간 "H"가 되며, VSA노드 1과 VREF노드 1의 등화 동작은 계속되며, 용장 워드선(WLRD)의 전위가 "1" 데이터를 배치하는 메모리 셀의 임계치 보다 높아진 시점에서 EQC는 "L"이 되며, VSA노드 1과 VREF노드 1의 등화는 종료된다.
용장 메모리 셀 판독시에, 본체 메모리 셀 판독시와 마찬가지로, ATDin의 상승으로부터 일정 기간이 경과한 후에 등화를 종료 시키면, 용장 워드선(WLRD)의 전위가 "1" 데이터를 기억하는 메모리 셀의 임계치까지 상승하고 있지 않기 때문에, VSA레벨이 VREF레벨 보다도 높아지며, "0" 데이터를 판독하고자 하여 오동작하고 만다. 이에 반하여, 본 실시예에서는, 용장 메모리 셀을 선택하는 경우에는 등화 중에 불량 어드레스 검지 신호(HIT)의 천이를 받아, 등화의 종료가 결정되므로, 용장 워드선(WLRD) 판독의 오동작이 일어나지 않는다. 또한, 소위 ATD 회로를 갖는 불휘발성 반도체 장치는 도 6의 (a)에 도시한 바와 같이 내부 어드레스의 천이에 따라 등화를 행하는 것이지만, 상술한 용장 워드선의 판독 오동작을 방지하기 위하여, 등화 시간을 길게 하고 있다. 그러나, 본체 메모리 셀을 판독하는 경우에는 등화 시간을 불필요하게 길게 하게 되므로, 판독 시간의 고속화를 방해하고 있었다. 그러나, 본 발명의 제2 실시예는 판독 메모리 셀이 불량인지의 여부의 판단에 의해 등화 시간을 설정함으로써, 본체 메모리 셀의 판독시의 등화 시간과 용장 메모리 셀의 판독시의 등화 시간과의 분할을 행할 수 있으므로, 본체 메모리 셀 판독 시간을 단축할 수 있게 되어, 불휘발성 반도체 기억 장치 전체의 판독 시간도 단축된다.
또한, 오토 베리파이 기능을 구비한 불휘발성 반도체 기억 장치에서는, 데이터의 재기입/베리파이를 칩 내에서 행하므로, 이 동안의 시간적 제약은 없다. 이 때문에, 베리파이 동작과 함께 등화 동작을 하는 복잡한 동작을 행하지 않아도 된다.
본 발명의 불휘발성 반도체 기억 장치에서, 용장 메모리 셀의 판독 시간을 단축함으로써, 판독 시간의 고속화가 가능해진다.
또한, ATD 회로를 갖는 불휘발성 반도체 기억 장치에서는 본체 메모리 셀의 판독 시간과 용장 메모리 셀의 판독 시간의 분할을 행하여, 각각의 판독 시간을 단축함으로써, 판독 시간의 고속화가 가능해진다.

Claims (11)

  1. 행렬 형태로 배치된 메모리 셀로 이루어지는 제1 메모리 셀 어레이,
    상기 메모리 셀에 불량이 생긴 경우에 선택적으로 할당되는 메모리 셀로 이루어 지는 제2 메모리 셀 어레이,
    상기 제1 및 제2 메모리 셀 어레이의 임의의 메모리 셀을 지정하는 어드레스 지정부,
    상기 지정된 메모리 셀에 기억된 데이터에 기초하여 전위가 결정되는 판독 전위 노드 및 기준이 되는 전위를 갖는 기준 전위 노드의 전위를 비교하여 판독 데이터를 결정하는 데이터 판독부
    를 구비하며,
    상기 데이터 판독부는 상기 제2 메모리 셀 어레이의 메모리 셀이 지정되었을 때, 상기 판독 전위 노드와 기준 전위 노드를 단락시켜 동 전위로 하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 판독 전위 노드는 상기 제1 및 제2 메모리 셀 어레이 중의 선택된 메모리 셀에 접속되어 있고, 그 전위는 상기 메모리 셀을 흐르는 전류에 의해 결정되며,
    상기 기준 전위 노드는 상기 제1 및 제2 메모리 셀 어레이 중의 더미 셀에 접속되어 있고, 그 전위는 상기 더미 셀을 흐르는 전류에 의해 결정되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 베리파이 판독 동작시에, 상기 판독 전위 노드와 기준 전위 노드의 등화를 행하지 않는 것을 특징으로 하는 반도체 기억 장치.
  4. 워드선, 불량이 검출된 불량 워드선에 대하여 선택적으로 할당되는 용장(冗長) 워드선, 및 이들 워드선과 용장 워드선을 직행(直行)하는 비트선과 더미 셀이 접속되는 더미 비트를 포함하는 메모리 셀 어레이,
    어드레스 신호에 의해 상기 불량 워드선이 지정된 경우, 불량 어드레스 검지 신호를 출력하고, 대응하는 상기 용장 워드선을 선택 상태로 하는 용장 선택 제어부,
    상기 비트선 중의 선택된 비트선에 접속되며, 메모리 셀에 기억되는 데이터에 기초하는 판독 전위(VSA)를 송출하는 판독 전위 발생 회로,
    상기 더미 비트선에 접속되며, 기준 전위(VREF)를 송출하는 기준 전위 발생부, 및
    상기 판독 전위(VSA)와 기준 전위(VREF)를 비교하고, 그 결과를 증폭하여 0, 1의 데이터로서 출력함으로써, 메모리 셀에 기억되는 데이터를 특정하는 비교 증폭부를 갖는 반도체 기억 장치에 있어서,
    상기 불량 어드레스 검지 신호가 출력되었을 때만, 상기 비교 증폭부의 판독 전위(VSA) 노드와 기준 전위(VREF) 노드를 등화하는 등화부를 갖는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 등화부는 상기 용장 워드선이 상승할 때 까지 등화하는 것을 특징으로 하는 반도체 기억 장치.
  6. 워드선, 불량이 검출된 불량 워드선에 대하여 선택적으로 할당되는 용장 워드선, 및 이들 워드선과 용장 워드선을 직행하는 비트선과 더미 셀에 접속된 더미 비트선 포함하는 메모리 셀 어레이,
    입력 어드레스 신호의 변화를 검지하고 어드레스 천이 검지 신호를 송출하는 어드레스 천이 검지부,
    입력 어드레스 신호에 의해 상기 불량 워드선이 지정된 경우, 불량 어드레스 검지 신호를 출력하고, 대응하는 상기 용장 워드선을 선택 상태로 하는 용장 선택 제어부,
    상기 비트선 중의 선택된 비트선에 접속되며, 메모리 셀에 기억되는 데이터에 기초하는 판독 전위(VSA)를 송출하는 판독 전위 발생 회로,
    상기 더미 비트선에 접속되며, 기준 전위(VREF)를 송출하는 기준 전위 발생부, 및
    상기 판독 전위(VSA)와 기준 전위(VREF)를 비교하고, 그 결과를 증폭하여 0, 1의 데이터로서 출력함으로써, 메모리 셀에 기억되는 데이터를 특정하는 비교 증폭부를 갖는 반도체 기억 장치에 있어서,
    상기 어드레스 천이 신호가 출력된 경우와, 상기 불량 어드레스 검지 신호가 출력된 경우는, 상기 비교 증폭부의 판독 전위(VSA) 노드와 기준 전위(VREF) 노드를 등화하는 등화부를 갖는 것을 특징으로 하는 반도체 기억 장치.
  7. 제4항에 있어서, 상기 등화부는, 상기 어드레스 천이 신호를 받은 경우는 상기 워드선이 상승할 때 까지, 상기 불량 어드레스 검지 신호를 받은 경우는 상기 용장 워드선이 상승할 때 까지 등화하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제4항에 있어서, 상기 등화부는 베리파이 판독시에 등화하지 않는 것을 특징으로 하는 반도체 기억 장치.
  9. 제5항에 있어서, 상기 등화부는 베리파이 판독시에 등화하지 않는 것을 특징으로 하는 반도체 기억 장치.
  10. 제6항에 있어서, 상기 등화부는 베리파이 판독시에 등화하지 않는 것을 특징으로 하는 반도체 기억 장치.
  11. 제7항에 있어서, 상기 등화부는 베리파이 판독시에 등화하지 않는 것을 특징으로 하는 반도체 기억 장치.
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