KR100261229B1 - Demodulator of pai/4 dqpsk - Google Patents
Demodulator of pai/4 dqpsk Download PDFInfo
- Publication number
- KR100261229B1 KR100261229B1 KR1019930003025A KR930003025A KR100261229B1 KR 100261229 B1 KR100261229 B1 KR 100261229B1 KR 1019930003025 A KR1019930003025 A KR 1019930003025A KR 930003025 A KR930003025 A KR 930003025A KR 100261229 B1 KR100261229 B1 KR 100261229B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- channel
- received
- demodulator
- received signal
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
제1도는 본 발명에 따른 π/4 차분 직교위상 편이변조(DQPSK)신호의 복조기의 블럭도이고,1 is a block diagram of a demodulator of a π / 4 differential quadrature phase shift keying (DQPSK) signal according to the present invention,
제2도는 전송되는 데이타구성의 일실시예를 나타낸 도면이고,2 is a view showing an embodiment of a data configuration to be transmitted,
제3도는 적응정합필터의 일실시예에 따른 구성을 나타낸 도면이고,3 is a diagram illustrating a configuration according to an embodiment of an adaptive matching filter.
제4도는 비터비 등화수단에서 수행되는 알고리즘을 설명하기 위한 격자상태도이다.4 is a grid state diagram for explaining an algorithm performed in the Viterbi equalization means.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
109 : 디지탈 신호처리부109: digital signal processing unit
본 발명은 이동 무선통신용 시분할 다중접속(TDMA;Time Division Multiple Access) 시스템등에서 사용되는 디지탈 복조기의 하나인 π/4 차분 직교위상 편이변조(DQPSK)신호의 복조기에 관한 것이다.The present invention relates to a demodulator for [pi] / 4 differential quadrature phase shift keying (DQPSK) signal, which is one of digital demodulators used in a time division multiple access (TDMA) system for mobile wireless communications.
π/4 차분 직교위상 편이변조(DQPSK) 방식은 디지탈 데이타 전송을 위한 변조방식의 하나로서, 변조된 신호는 위상의 최대 순간 천이 값이 기존의 직교위상 편이변조(QPSK) 방식에 비하여 작게 되어 보다 많은 양의 데이타를 전송할 수 있으며, 비교적 간단한 수신기를 사용할 수 있는 장점을 갖는다. 그러나 다중경로를 사용하여 전송하는 시스템(예를 들면 무선 디지탈 이동통신 시스템)인 경우에는 다중 경로 페이딩(multipath fading) 효과로 인하여 데이타 전송 에러가 증가되는 문제점이 있다.The π / 4 differential quadrature shift keying (DQPSK) method is a modulation method for digital data transmission. The modulated signal has a smaller maximum instantaneous transition value than the conventional quadrature shift keying (QPSK) method. It can transmit a large amount of data and has the advantage of using a relatively simple receiver. However, in the case of a system using a multipath transmission (for example, a wireless digital mobile communication system), a data transmission error is increased due to the multipath fading effect.
따라서 본 발명의 목적은 π/4 차분 직교위상 편이변조(DQPSK) 방식으로 변조되어 전송된 신호를 수신한 후, 상기한 바와 같은 다중 경로 페이딩(multipath fading) 효과로 인하여 발생되는 데이타 전송 에러를 극복하여 원래의 디지탈 데이타로 복조를 수행할 수 있는 복조기를 제공하는 것에 있다.Accordingly, an object of the present invention is to overcome the data transmission error caused by the multipath fading effect as described above after receiving a signal modulated and transmitted by π / 4 differential quadrature phase shifting (DQPSK). The present invention provides a demodulator capable of performing demodulation on original digital data.
상기 목적을 달성하기 위하여 본 발명인 π/4 차분 직교위상 편이변조(DQPSK)신호의 복조기는 π/4 차분 직교위상 편이변조(DQPSK)신호를 복조하기 위한 장치에 있어서, 수신신호에 사인파 및 코사인파를 각각 승산함으로써 수신신호를 기저대역으로 천이시킴과 동시에 I채널신호 및 Q채널신호로 분리하는 채널분리수단과; 상기 아날로그 형태의 I채널신호 및 Q채널신호를 디지탈형태로 변환하는 A/D변환기와; 상기 A/D변환기의 출력을 버퍼링하기 위한 버퍼 메모리와; 기준 트레이닝 데이타열에 대한 π/4 차분 직교위상 편이변조(DQPSK)된 신호와 상기 이중-포트-메모리에 저장된 수신신호와의 상관함수값을 산출하여 수신신호중 기준 트레이닝 데이타열의 위치를 검출함으로써 시간동기를 수행하는 시간동기수단과; 동기된 수신신호에 대하여 블럭추정(block estimation) 알고리즘을 수행하여 채널 특성값을 추정하여 출력하는 채널특성추정수단과; 상기 채널 특성값에 대하여 비터비 알고리즘을 수행하여 수신위상값들을 결정하는 비터비 등화수단과; 상기 수신위상값들의 차를 검출하여 그에 대응되는 소정의 2진데이타를 출력하는 차분위상 복원수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, a demodulator of the π / 4 differential quadrature shift keying (DQPSK) signal of the present invention is a device for demodulating a π / 4 differential quadrature shift keying (DQPSK) signal. Channel separating means for shifting the received signal to the baseband by multiplying the signal and separating the received signal into an I channel signal and a Q channel signal; An A / D converter for converting the analog I channel signal and the Q channel signal into a digital form; A buffer memory for buffering the output of the A / D converter; By calculating the correlation function value of the π / 4 differential quadrature phase shift keyed (DQPSK) signal for the reference training data sequence and the received signal stored in the dual-port-memory, the time synchronization is detected by detecting the position of the reference training data sequence in the received signal. Time synchronous means for performing; Channel characteristic estimating means for performing a block estimation algorithm on the synchronized received signals to estimate and output channel characteristic values; Viterbi equalization means for performing a Viterbi algorithm on the channel characteristic value to determine reception phase values; And differential phase restoring means for detecting a difference between the received phase values and outputting predetermined binary data corresponding thereto.
즉 본 발명은 다중 경로 페이딩(multipath fading) 효과로 인하여 발생하는 전송데이타의 오류를 극복하기 위하여 비터비 등화수단을 채용하며, 동기를 좀 더 간편한 방식으로 처리하기 위하여 수신된 신호의 트레이닝 시퀀스부분을 검출할 때 소정 데이타열 즉 기준 트레이닝 시퀀스와의 상관함수값이 최대가 되는 수신점(correlation point)를 검출하도록 하는 방식을 사용한 것이다.That is, the present invention employs Viterbi equalization means to overcome errors in transmission data caused by multipath fading effects, and the training sequence portion of the received signal is processed to process synchronization in a more convenient manner. When detecting, a method of detecting a correlation point where a correlation value with a predetermined data string, that is, a reference training sequence, is maximized is used.
이어서 첨부한 도면을 이용하여 본 발명에 관하여 좀 더 상세히 설명하기로 한다.Next, the present invention will be described in more detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 π/4 차분 직교위상 편이변조(DQPSK)신호의 복조기의 블럭도로서, 제1곱셈기(101)와 제2곱셈기(102)와 저역통과 필터(LPF; 103, 104)와 A/D변환기(105, 106)와 버퍼메모리(107, 108) 및 디지탈 신호처리부(109)를 포함하여 구성된다. 디지탈 신호처리부(109)는 시간동기수단(110)과 적응정합필터(111)와 트레이닝 파형부(114)와 채널특성 추정수단(115)과 비터비 등화수단(112)과 차분위상 복호수단(113)을 포함하여 구성된다.1 is a block diagram of a demodulator of a π / 4 differential quadrature phase shift keying (DQPSK) signal according to the present invention, and includes a first multiplier 101 and a second multiplier 102 and a low pass filter (LPF) 103 and 104. And A / D converters 105 and 106, buffer memories 107 and 108, and a digital signal processor 109. The digital signal processing unit 109 includes a time synchronization unit 110, an adaptive matching filter 111, a training waveform unit 114, a channel characteristic estimation unit 115, a Viterbi equalization unit 112, and a differential phase decoding unit 113. It is configured to include).
제1도에 있어서, 상기 제1곱셈기(101) 및 제2곱셈기(102)는 채널분리수단으로서 RF(Radio Frequency) 대역의 신호를 기저대역(Baseband)의 신호로 변환하며 동시에 수신신호에 합성된 형태로 존재하는 2개의 채널신호를 분리하여 출력하는 기능을 수행한다. 즉 수신된 신호가 직교위상 편이변조된 신호이므로 상호 직교성을 갖는 2개의 반송파(cosω0t, -sinω0t)를 수신된 신호와 각각 승산시킴으로써 수신된 신호를 I채널 및 Q채널로 분리하는 역할을 수행한다. 여기서 ω0는 국부반송파의 주파수를 f0라고 할 때 2πf0를 나타낸다. 저역통과 필터(LPF; 103, 104)는 상기 제1곱셈기(101) 및 제2곱셈기(102)를 통하여 기저대역으로 변환되고 I채널 및 Q채널로 분리된 신호중 저역성분만을 통과시킴으로써 고역성분에 존재하는 잡음을 제거한다. 즉 기저대역으로 신호를 천이하는 과정에서 발생하는 고조파 잡음 및 고주파수를 갖는 반송파성분을 제거하는 동시에 얼라이어징(aliasing)을 방지하는 기능을 수행한다. A/D변환기(105, 106)는 상기 저역통과 필터(LPF; 103, 104)로부터 출력되는 아날로그상태의 신호를 디지탈신호로 변환하는 기능을 수행한다. 이 때 상기 A/D변환기(105, 106)는 원래의 디지탈 데이타가 갖는 주파수의 정수배에 해당하는 주파수를 갖는 클럭을 사용하여 샘플링을 수행함(오버샘플링; oversampling) 으로써 전송된 데이타의 정수배에 해당하는 데이타를 출력하도록 한다. 예를 들어 설명하면, 1비트의 데이타가 전송되는 주기를 T라고 할 때, 1/T의 정수 k배의 주파수를 갖는 클럭을 사용하여 샘플링을 수행하며, 1샘플은 n비트로 양자화된다. 전송되어온 데이타의 한 타임슬롯(time slot)이 L×T인 경우, 다시 말하면 타임슬롯에 포함된 데이타가 L심볼인 경우 상기 A/D변환기(105, 106)로부터 출력되는 신호는 한 타임슬롯당 k×L×n(단 k는 양의 정수를 의미한다)비트가 된다. 여기서 n은 하드디시젼을 수행하는 경우에는 1이 되며, 소프트 디시젼을 수행하는 경우에는 2이상의 정수값을 갖는다. 예를 들면 8로 양자화하도록 할 수 있다.In FIG. 1, the first multiplier 101 and the second multiplier 102 convert a signal of a radio frequency (RF) band into a baseband signal and simultaneously synthesize the received signal as channel separation means. This function separates and outputs two channel signals existing in the form. That is, since the received signal is a quadrature shift-modulated signal, two carriers (cosω 0 t and -sinω 0 t) having mutual orthogonality are multiplied with the received signal to separate the received signal into I and Q channels. Do this. Here, ω 0 represents 2πf 0 when the frequency of the local carrier is f 0 . A low pass filter (LPF) 103, 104 is present in the high pass component by passing only the low pass component of the signal converted into baseband and separated into I and Q channels through the first multiplier 101 and the second multiplier 102. Eliminate noise. In other words, it removes the carrier component having harmonic noise and high frequency generated during the transition of the signal to the baseband and prevents aliasing. The A / D converters 105 and 106 perform a function of converting an analog signal output from the low pass filter (LPF) 103 or 104 into a digital signal. At this time, the A / D converters 105 and 106 perform sampling by using a clock having a frequency corresponding to an integer multiple of the frequency of the original digital data (oversampling) and corresponding to the integer multiple of the transmitted data. Output the data. For example, when a period in which 1 bit of data is transmitted is T, sampling is performed using a clock having a frequency of an integer k times of 1 / T, and one sample is quantized to n bits. When one time slot of the transmitted data is L × T, that is, when the data included in the time slot is an L symbol, the signal output from the A / D converters 105 and 106 is one time slot. k × L × n (where k means a positive integer) bit. In this case, n is 1 when performing hard decision, and has an integer value of 2 or more when performing soft decision. For example, it can be quantized to 8.
즉, 상기 A/D변환기는 송신측에서 원래의 디지탈데이타를 아날로그신호로 변환할 때 사용한 데이타클럭을 D-CK라 하고 K를 자연수라고 할 때, K×(D-CK)의 클럭을 사용하여 오버샘플링을 수행하게 되는 것이다.That is, the A / D converter uses a clock of K × (D-CK) when the data clock used when converting the original digital data into an analog signal is called D-CK and K is a natural number. Oversampling.
버퍼메모리(107, 108)는 상기 A/D변환기(105, 106)로부터 출력되는 신호를 저장하는 기능을 수행하는 것으로 이는 후단에 위치한 디지탈 신호처리부(109)에서의 신호처리속도와 상기 A/D변환기(105, 106)에서의 신호처리속도가 다르기 때문에, 데이타를 일시적으로 저장하는 기능을 수행하게 된다. 여기서 상기 버퍼메모리(107, 108)는 양방향에서 모두 액세스가 가능하도록 이중 포트 메모리(Dual port memory)를 사용하여 구성한다. 즉 상기 버퍼메모리(107, 108)로의 읽기(Read) 및 쓰기(Write)동작시 사용하는 클럭값을 달리 사용할 수 있는 것으로 상기 A/D변환기(105, 106) 및 상기 디지탈 신호처리부(109)의 동작이 상호 독립적으로 이루어질 수 있도록 구성한다.The buffer memories 107 and 108 perform a function of storing signals output from the A / D converters 105 and 106, which are signal processing speeds of the digital signal processor 109 located at a rear end and the A / D. Since the signal processing speeds in the converters 105 and 106 are different, the function of temporarily storing data is performed. In this case, the buffer memories 107 and 108 are configured using dual port memory to be accessible in both directions. That is, the clock values used in the read and write operations to the buffer memories 107 and 108 may be used differently, so that the A / D converters 105 and 106 and the digital signal processor 109 Configure the operation to be independent of each other.
디지탈 신호처리부(109)는 π/4 차분 직교위상 편이변조(DQPSK)된 신호에 대하여 복조알고리즘을 수행하는 부분으로 일반 DSP(Digital Signal Processing)칩을 사용하여 그동작이 소프트웨어적으로 이루어지도록 구현하거나, 또는 전용의 VLSI(Very Large Scale Integrated circuit)칩을 설계하여 구현할 수도 있다. 여기서 상기 디지탈 신호처리부(109)의 기능을 제1도에 도시된 블럭도를 기준으로 설명하기로 한다.The digital signal processing unit 109 performs a demodulation algorithm on a π / 4 differential quadrature phase shift keyed (DQPSK) signal and implements the operation by software using a general digital signal processing (DSP) chip. Alternatively, proprietary VLSI chips can be designed and implemented. Here, the function of the digital signal processing unit 109 will be described with reference to the block diagram shown in FIG.
제1도에 있어서, 상기 시간동기수단(110)은 소정의 기준 트레이닝 시퀀스에 대한 π/4 차분 디지탈변조된 데이타와 수신되어 직교위상 편이복조된 후 디지탈로 변환되어 상기 버퍼메모리(107, 108)에 저장되어 있는 데이타와의 상관함수 값을 계산함으로써 그 타임슬롯내의 각 데이타들의 위치를 검출하는 기능을 수행한다.In FIG. 1, the time synchronous means 110 is received with π / 4 differential digitally modulated data for a predetermined reference training sequence, quadrature shifted, demodulated, and then converted to digital. The function of detecting the position of each data in the timeslot is calculated by calculating the correlation function value with the data stored in the data slot.
즉 수신된 타임슬롯의 길이를 L×T라고 할 때, 상기 A/D변환기(105, 106)로부터 오버샘플링되며 디지탈로 변환된 데이타계열을 각 채널별로 다음과 같이 k개의 세트로 분리한다.In other words, when the length of the received timeslot is L × T, the data sequence oversampled from the A / D converters 105 and 106 and digitally converted is divided into k sets for each channel as follows.
여기서 아래첨자는 각 채널별로 A/D변환되어 출력된 순서를 의미한다. 이와 같이 k개의 세트로 분리된 데이타열은 각 세트와 수신단에 저장되어 있는 소정 기준 트레이닝 시퀀스의 π/4 차분 디지탈 변조파형과의 상관함수 값을 계산하게 된다. k개의 세트의 각각의 상관함수값중 상관함수의 피크값이 가장 크게 나타나는 한 세트를 한 타임슬롯의 수신계열로 선택하며, 피크값을 나타내는 싯점에서의 수신데이타를 기준 트레이닝 시퀀스 데이타로 검출한다. 이를 좀 더 구체적으로 설명하면 다음과 같다.Here, the subscript means an A / D conversion order for each channel. As described above, the data sequence divided into k sets calculates a correlation function value with the π / 4 differential digital modulation waveform of a predetermined reference training sequence stored in each set and the receiver. One set in which the peak value of the correlation function is the largest among each of the k sets of correlation functions is selected as a reception sequence of one time slot, and the reception data at the point representing the peak value is detected as reference training sequence data. If this is explained in more detail as follows.
수신된 기저대역 디지탈 I,Q 채널의 수신계열을Receive sequence of received baseband digital I, Q channels
로 표현하고 기준 트레이닝 시퀀스의 π/4 차분 디지탈 변조파형을Π / 4 differential digital modulation waveform of the reference training sequence
(단, S값은 기준 트레이닝 시퀀스를 구성하는 비트수를 의미하는 것으로, 소프트 디시젼되는 경우에는 그에 맞게 기준 트레이닝 시퀀스도 변환되어 비트수도 S의 정수배(nS)가 된다.) 라 하면, 상관함수의 피크값은 다음과 같은 과정으로 구한다.(However, the S value means the number of bits constituting the reference training sequence. If soft decision is performed, the reference training sequence is also converted accordingly and the number of bits is also an integer multiple of S (nS).) The peak value of is obtained by the following procedure.
먼저, 식(3)과 식(4)에 따라 각 채널별 상관함수값을 계산한다.First, a correlation function value for each channel is calculated according to equations (3) and (4).
상기 식(3) 및 식(4)에 의하여 구한 값을 다음 식(5)에 따라 그 합성값을 구한다.The value obtained by the above formulas (3) and (4) is obtained according to the following formula (5).
상기와 같은 과정을 통하여 구한 R[J]값이 최대치를 나타내는 부분을 JP라고 할 때, JP±1인 지점에서 JP를 시간동기 기준시간 tP로서 검출한다. 이것은 1타임슬롯에 대한 수신 디지탈 신호중에서 기준 트레이닝 시퀀스의 위치를 찾아내는 것이다. 여기서 상기 tP가 검출된 데이타가 속한 세트를 수신데이타 계열로 선택하며, 상기 시간동기수단(110)은 이를 적응정합필터(111)로 인가한다. 또한 상기 시간동기수단(110)은 기준 트레이닝 시퀀스 변조파형과 수신된 트레이닝 시퀀스 변조파형간의 상관함수값들로 이루어진 벡터 PC를 채널특성 추정수단(115)으로 인가하게 된다. 상기 기준 트레이닝 시퀀스 변조파형은 기준 트레이닝 시퀀스가 0, -π/4, π/2, π/4, π/2, -3π/4, π/2, -3π/4, π/2, π/4, π, -3π/4, π, 3π/4 라고 할 때, 각각 다음과 같은 값으로 나타내어진다.When the part that is R [J] the value obtained through the process as described above represents the maximum value J P, and detects J P in J P ± 1 of the reference point, a time synchronization as the time t P. This is to locate the reference training sequence in the received digital signal for one time slot. In this case, the set to which the data detected by t P belongs is selected as a received data sequence, and the time synchronization means 110 applies it to the adaptive matching filter 111. In addition, the time synchronization means 110 applies a vector P C , which consists of correlation function values between the reference training sequence modulation waveform and the received training sequence modulation waveform, to the channel characteristic estimating means 115. The reference training sequence modulation waveform is 0, -π / 4, π / 2, π / 4, π / 2, -3π / 4, π / 2, -3π / 4, π / 2, π / When 4, π, -3π / 4, π, and 3π / 4 are represented, the following values are represented, respectively.
mI[i]=1, 1/√2, 0, 1/√2, 0, -1/√2, 0, -1/√2, 0, 1/√2, -1, -1/√2, -1, -1/√2m I [i] = 1, 1 / √2, 0, 1 / √2, 0, -1 / √2, 0, -1 / √2, 0, 1 / √2, -1, -1 / √ 2, -1, -1 / √2
mQ[i]=0, -1/√2, -1, 1/√2, 1, -1/√2, 1, -1/√2, 1, 1/√2, 0, -1/√2, 0, 1/√2m Q [i] = 0, -1 / √2, -1, 1 / √2, 1, -1 / √2, 1, -1 / √2, 1, 1 / √2, 0, -1 / √2, 0, 1 / √2
이와 같은 파형은 트레이닝 파형부(114)에 저장되어 각 블럭에서 이용되도록 한다.Such a waveform is stored in the training waveform section 114 to be used in each block.
채널특성 추정수단(115)은 채널의 임펄스 응답특성을 추정하는 수단으로서, 상기 시간동기수단(110)으로부터 출력되는 벡터 PC와 기준 트레이닝 시퀀스 변조파형의 자기상관 함수값들로 이루어진 벡터 RC의 역벡터의 내적값인 HC를 산출한다. 이를 식으로 표현하면 다음과 같다.The channel characteristic estimating means 115 is a means for estimating the impulse response characteristic of the channel, and the vector R C composed of the vector P C output from the time synchronization means 110 and the autocorrelation function values of the reference training sequence modulation waveform. Calculates H C , the dot product of the inverse vector. This is expressed as follows.
여기서 상기 HC값을 이산 시간모델(discrete time model)의 계수벡터라 한다.The H C value is referred to as a coefficient vector of a discrete time model.
적응정합필터(111)는 수신신호의 신호대 잡음비를 극대화하기 위한 필터링 기능을 수행하는 것으로서, 상기 시간동기수단(110)으로부터 출력되는 이산 시간모델의 계수벡터를 HC라 하고 그의 공액벡터를 HC*라고 할 때, HC*(-t)에 대하여 정합여파를 수행한다. 이 때 상기 적응정합필터(111)은 수신신호의 채널특성이 매 타임슬롯마다 변화하기 때문에, 상기 정합여파를 매 타임슬롯마다 수행하게 된다. 이와 같은 적응정합필터(111)를 적용하지 않는 경우에는 상기 시간동기수단(110)의 출력을 곧바로 비터비 등화수단(112)으로 인가하도록 한다.The adaptive matching filter 111 performs a filtering function for maximizing the signal-to-noise ratio of the received signal. The coefficient vector of the discrete time model output from the time synchronization means 110 is referred to as H C , and the conjugate vector is H C. When we say *, we perform matched filtering on H C * (-t). At this time, the adaptive matching filter 111 performs the matching filter every time slot because the channel characteristics of the received signal change every time slot. When the adaptive matching filter 111 is not applied, the output of the time synchronization means 110 is directly applied to the Viterbi equalization means 112.
비터비 등화수단(112)는 디지탈 등화수단의 하나로서, 상기 적응정합필터(111)로부터 출력되는 신호에 대하여 상기 채널특성 추정수단(115)에 의하여 추정된 채널특성을 이용하여 송신단으로부터 전송되어 왔을 확률이 가장 큰 π/4 차분 디지탈 변조신호의 위상정보를 추정 및 결정하는 기능을 수행한다. 비터비 등화수단(112)에서 수행하는 알고리즘은 미국공보 USP 5,119,400에 이미 공지된 것으로, 길쌈부호를 복호하는 비터비 복호 알고리즘과 유사하다. π/4 차분 디지탈 변조신호에 있어서는 전송되는 값이 위상차에 해당되는 데이타열로서, 제4도에 도시한바와 같은 격자상태도를 그려서 나타낼 수 있다. 즉 각 싯점은 우수점과 기수점으로 대별할 수 있으며, 우수점 및 기수점에서의 상태가 서로 다른 특성을 갖는다. 또한 우수점에서 기수점으로의 상태변화는 각 상태에서 각각 4가지가 가능하고 기수점에서 우수점으로의 상태변화도 각 상태에서 각각 4가지가 가능하다. 그 밖에 역추적 경로의 길이등은 신호가 통과하는 채널의 다중 경로 페이딩 현상에 의한 지연분포도(delay spread)에 따라 결정하도록 한다.Viterbi equalization means 112 is one of digital equalization means, and has been transmitted from the transmitter using the channel characteristics estimated by the channel characteristic estimation means 115 for the signal output from the adaptive matching filter 111. A function of estimating and determining phase information of a π / 4 differential digital modulated signal having the highest probability is performed. The algorithm performed by the Viterbi equalization means 112 is already known from US Pat. No. 5,119,400, which is similar to the Viterbi decoding algorithm for decoding convolutional codes. In the π / 4 differential digital modulated signal, the value to be transmitted is a data string corresponding to the phase difference, and can be represented by drawing a lattice state diagram as shown in FIG. That is, each point can be roughly divided into an excellent point and an odd point, and the state of the excellent point and the odd point has a different characteristic. In addition, there are four possible state changes from excellent to radix, and four state changes from radix to excellent. In addition, the length of the traceback path is determined according to the delay spread due to the multipath fading phenomenon of the channel through which the signal passes.
여기서 상기 비터비 등화수단(112)으로부터 출력되는 위상차값 △φ은 소정 데이타에 대응되어 부호화된 것으로서 이의 역과정을 수행하여야 한다. 이와 같은 기능은 차분위상 복호수단(113)에서 수행되는 것으로 이를 다음 표 1에 나타내었다.Here, the phase difference value Δφ output from the Viterbi equalization means 112 is encoded in correspondence with predetermined data and its reverse process must be performed. This function is performed in the differential phase decoding means 113, which is shown in Table 1 below.
[표 1]TABLE 1
제2도는 전송되는 데이타구성의 일실시예를 나타낸 도면으로서, 한 타임슬롯의 데이타길이를 L비트라고 하고 트레이닝 시퀀스의 길이를 S비트로 하여 나타낸 것이다. 도면에 나타낸 T는 상기에서 설명한 바와 같이 1비트의 데이타가 전송되는 주기를 말한다. 즉, 트레이닝 시퀀스는 한 타임슬롯중 송,수신측에서 상호 규약(protocol)을 통하여 정해지는 소정기간동안 전송하게 되는 것이다. 이러한 트레이닝 시퀀스를 이루는 각 비트에 관한 정보는 송,수신측이 모두 알고 있는 정보여야 한다.FIG. 2 is a diagram showing an embodiment of a data structure to be transmitted. The data length of one time slot is represented by L bits and the length of the training sequence is represented by S bits. T shown in the figure indicates a period in which one bit of data is transmitted as described above. That is, the training sequence is transmitted for a predetermined period of time determined through mutual protocol at the transmitting and receiving side in one time slot. Information about each bit constituting the training sequence should be information known to both the transmitting and receiving sides.
제3도는 적응정합필터의 일실시예에 따른 구성을 나타낸 것으로서, 지연기(301)와 2개의 곱셈기(302, 303) 및 가산기(304)를 포함하여 구성된다.3 illustrates a configuration of an adaptive matching filter, which includes a delay unit 301, two multipliers 302 and 303, and an adder 304.
제3도에 있어서, 지연기(301)는 상기 시간동기수단(110)으로부터 출력되는 신호를 한번 지연하는 기능을 수행하며, 곱셈기(302)는 상기 채널특성 추정수단(115)으로부터 출력되는 HC벡터가In FIG. 3, the delay unit 301 performs a function of delaying the signal output from the time synchronization unit 110 once, and the multiplier 302 outputs the H C outputted from the channel characteristic estimation unit 115. Vector autumn
와 같이 이루어질 때, h0값과 상기 시간동기수단(110)으로부터 출력되는 데이타를 승산하며, 곱셈기(302)는 상기 지연기(301)의 출력신호와 상기 h1값을 승산한다. 가산기(304)는 2개의 곱셈기(302, 303)의 출력을 가산하는 기능을 수행한다.In this case, the value h 0 is multiplied by the data output from the time synchronous means 110, and the multiplier 302 multiplies the output signal of the delay unit 301 by the value h 1 . The adder 304 performs the function of adding the outputs of the two multipliers 302 and 303.
상술한 바와 같이 본 발명은 종래의 구성이 복잡한 등화기를 채용하는 대신에 비터비 등화수단을 채용하여 다중 경로 페이딩에 의한 오류를 극복할 수 있도록 하였으며, 채널특성 추정수단에서도 블럭 추정방식을 사용하여 적은 계산량으로 채널의 특성을 추정할 수 있도록 하고 있다. 즉 대부분의 복조과정을 디지탈로 수행할 수 있도록 하고 있으며, 적은 계산량으로 정확한 복조를 달성할 수 있도록 구성된 것으로서, 주변 제어회로와 인터페이스도 용이하며, 또한 소형 원칩화하는 경우에도 A/D변환기를 포함하여 구성하게 되면, 기저대역 처리를 하나의 칩으로 구현하게 되는 잇점을 갖는다.As described above, the present invention uses a Viterbi equalization means to overcome the error caused by multipath fading instead of employing a complicated equalizer. The amount of computation allows the estimation of channel characteristics. That is, most of the demodulation process can be performed digitally, and it is configured to achieve accurate demodulation with a small amount of calculation. It is easy to interface with peripheral control circuits and also includes an A / D converter even in the case of small one chip. When configured, it has the advantage of implementing baseband processing on a single chip.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930003025A KR100261229B1 (en) | 1993-02-27 | 1993-02-27 | Demodulator of pai/4 dqpsk |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930003025A KR100261229B1 (en) | 1993-02-27 | 1993-02-27 | Demodulator of pai/4 dqpsk |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940020684A KR940020684A (en) | 1994-09-16 |
| KR100261229B1 true KR100261229B1 (en) | 2000-07-01 |
Family
ID=19351475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930003025A KR100261229B1 (en) | 1993-02-27 | 1993-02-27 | Demodulator of pai/4 dqpsk |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100261229B1 (en) |
-
1993
- 1993-02-27 KR KR1019930003025A patent/KR100261229B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940020684A (en) | 1994-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3188356B2 (en) | Digital demodulation method and circuit for time division multiplex communication channel | |
| US5787123A (en) | Receiver for orthogonal frequency division multiplexed signals | |
| US5956328A (en) | Spread spectrum communications system | |
| JP2526931B2 (en) | PSK signal demodulator | |
| US7966360B2 (en) | Finite impulse response filter and digital signal receiving apparatus | |
| US5049830A (en) | Carrier recovery system and digital phase demodulator | |
| KR950003666B1 (en) | Method and its device demodulating gaussian filtered minimum shift keying | |
| KR20010043543A (en) | Multipath cdma receiver for reduced pilot | |
| KR19990042181A (en) | Structure of Synchronous Dual Channel KPI SKY Transceiver Using Pilot Symbol in Code Division Multiple Access System | |
| JPH10294714A (en) | Multi-tone dpsk modem on fast fourier transformation (fft) basis | |
| US20170373893A1 (en) | Frequency shift keying (fsk) demodulator and method therefor | |
| US5499273A (en) | Method and apparatus for symbol clock recovery from signal having wide frequency possibilities | |
| JP2008530951A (en) | Demodulator and receiver for pre-encoded partial response signals | |
| US6111910A (en) | Maximal correlation symbol estimation demodulator | |
| KR100788012B1 (en) | Offset correction in a spread spectrum communication system | |
| KR100261229B1 (en) | Demodulator of pai/4 dqpsk | |
| WO2001059980A1 (en) | Dtse at less than two complex samples per symbol | |
| CN115085745A (en) | VDE-TER-based digital diversity communication system | |
| JP4430073B2 (en) | Timing recovery circuit and receiver | |
| WO2005112381A1 (en) | Radio communication device, demodulation method, and frequency deflection correction circuit | |
| EP1267534A1 (en) | Digital modulation system, radio communication system, radio communication device | |
| JP4307746B2 (en) | Carrier wave recovery circuit and demodulator | |
| KR100246619B1 (en) | Demodulation apparatus for up-stream link in very high speed digital subscriber line | |
| KR940010430B1 (en) | Gmsk digital decoder and method | |
| JP3679299B2 (en) | Symbol timing detection method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120329 Year of fee payment: 13 |
|
| EXPY | Expiration of term |