JP3679299B2

JP3679299B2 - Symbol timing detection method

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Publication number: JP3679299B2
Application number: JP2000052130A
Authority: JP
Inventors: 欽一日暮; 岳彦小林
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2000-02-23
Filing date: 2000-02-23
Publication date: 2005-08-03
Anticipated expiration: 2020-02-23
Also published as: JP2001237905A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル無線通信で使用される受信機において、受信した受信信号から、伝送されてきた音声やデータなどのデジタル情報信号を復号するときに使用されるシンボルタイミング検出方法に関するものである。
【０００２】
【従来の技術】
伝送したい音声やデータなどの情報信号をデジタル化して送受信を行なう、例えば、デジタル無線機などを使用するデジタル無線通信においては、デジタル送信機より送信されたデジタル送信信号を受信するデジタル受信機は、受信信号を処理し伝送されてきた情報信号を適正に取り出すために、伝送したい情報信号に所要の処理をし送信したデジタル送信機とのフレーム同期、シンボルタイミング同期、周波数変移補正などの各処理を行なう必要がある。
これら各処理の中で、シンボルタイミング同期を行なうために必要なシンボルタイミングの検出方法について説明をする。
図６は、受信した受信信号を検波して得られた同相成分信号および直交成分信号からデジタル情報信号を復号する復号回路のブロック図である。
図６に示す復号回路は、シンボルタイミング検出手段を備えており、受信信号からデジタル情報信号を復号するために必要なシンボルタイミングを相関により検出するシンボルタイミング検出方法を使用する例である。
なお、ここで説明に使用する受信信号は、π／４シフトＱＰＳＫ（Quaternary Phase Shift Keying ）変調を使用し、フレームフォーマットの中にプリアンブル（“1001”（２進数）の繰り返し）が付加されたデータで変調した送信信号を、シンボル周期Ｔ_S 当たりＮ倍（Ｎは自然数）でオーバーサンプリングした信号である。
【０００３】
受信機で受信した受信信号は、直交検波回路（図示してない）で復調されて同相（Ｉ）成分信号と直交（Ｑ）成分信号となり、同相成分信号が入力端子５０１を介してルートロールオフフィルタ５０３-1に、直交成分信号が入力端子５０２を介してルートロールオフフィルタ５０３-2に入力される。
ルートロールオフフィルタ５０３-1は、入力される同相成分信号の帯域制限を行ない、帯域制限を行なった同相成分信号をサンプラー５０７-1と相関回路５０４とへ出力する。
ルートロールオフフィルタ５０３-2は、入力される直交成分信号の帯域制限を行ない、帯域制限を行なった直交成分信号をサンプラー５０７-2と相関回路５０４とへ出力する。
【０００４】
相関回路５０４は、ルートロールオフフィルタ５０３-1より入力される帯域制限を行なった同相成分信号とルートロールオフフィルタ５０３-2より入力される帯域制限を行なった直交成分信号とに、別途、入力されるプリアンブルパターンとの相関演算を行ない、演算結果の実数部および虚数部を２乗値演算回路５０５へ出力する。
２乗値演算回路５０５は、相関回路５０４より入力される演算結果の実数部および虚数部の相関演算結果を２乗値演算し、算出した２乗値を最大値検索回路５０６へ出力する。
この２乗値演算回路５０５は、相関回路５０４から出力される演算結果が複素数であるために２乗値演算を行なう回路である。
なお、復号回路において、相関回路５０４と２乗値演算回路５０５と最大値検索回路５０６とでシンボルタイミング検出手段を構成している。
【０００５】
図７に、相関回路５０４の詳細なブロック図を示す。
図７において、６０１は、ルートロールオフフィルタ５０３-1より同相成分信号（複素数の実数部信号）が入力される入力端子、６０５は、ルートロールオフフィルタ５０３-2よれ直交成分信号（複素数の虚数部信号）が入力される入力端子、６０２-1〜６０２-7は、入力される同相成分信号および直交成分信号それぞれをＮサンプル分遅延（シンボル周期の遅延）させ出力する複数の遅延回路、６０７-1〜６０７-8は、入力される同相成分信号および直交成分信号の複素数信号とプリアンブルパターン（複素数信号）とを乗算し出力する複数の複素乗算回路、６０３-1は、複素乗算回路６０７-1と６０７-2とより出力される同相成分信号および直交成分信号の複素数信号とプリアンブルパターンとの乗算信号をそれぞれ加算する複素加算回路、６０３-2〜６０３-7は、前段の複素加算回路６０３よりの加算信号と複素乗算回路６０７よりの同相成分信号および直交成分信号とプリアンブルパターンとのそれぞれの乗算信号とを加算する複数の複素加算回路、６０４は、相関演算結果の複素数信号が出力される出力端子、６０６は、相関演算結果の複素数信号が出力される出力端子を示す。
なお、図７に、複数の複素乗算回路６０７それぞれに乗算するプリアンブルパターンｐの値を示しており、ｐの右肩に付与されている「* 」は複素共役を表している。
【０００６】
相関回路５０４の入力端子６０１に入力された同相成分信号および入力端子６０５に入力された直交成分信号は、複数のＮサンプル（例えば、１シンボル）遅延回路６０２でつぎつぎと遅延され、各遅延回路６０２の遅延した信号が各複素乗算回路６０７へ出力される。（図７において、ｘ（ｎ）は入力された信号、ｘ（ｎ−Ｎ）は遅延回路６０２-1で１シンボル周期遅延した信号、ｘ（ｎ−7Ｎ）は遅延回路６０２-1〜６０２-7で７シンボル周期遅延した信号を示している。これは、言い替えると、ｘ（ｎ−Ｎ）は１シンボル周期前に、ｘ（ｎ−7Ｎ）は７シンボル周期前に入力端子６０１、６０５に入力された信号を示している。）
【０００７】
入力端子６０１、６０５から入力された信号ｘ（ｎ）、各遅延回路６０２で遅延した信号ｘ（ｎ−Ｎ）〜ｘ（ｎ−7Ｎ）は、それぞれ複素乗算回路６０７-1〜６０７-8に入力され、別途、複素乗算回路６０７-1〜６０７-8のそれぞれに入力されるプリアンブルパターンｐ（７）〜ｐ（０）との乗算を行ない、乗算結果が複数の複素加算回路６０３-1〜６０３-7へ出力される。
複素加算回路６０３-1は、複素乗算回路６０７-1および６０７-2より入力される乗算結果を加算し、加算結果を複素加算回路６０３-2（図示してない）へ出力する。
複素加算回路６０３-2は、複素加算回路６０３-1より入力される加算結果と複素乗算回路６０７-3（図示してない）より入力される乗算結果とを加算し、加算結果を複素加算回路６０３-3（図示してない）へ出力する。
つづく複素加算回路６０３で同様の加算が行なわれ、最後の複素加算回路６０３-7は、複素加算回路６０３-6より入力される積算された加算結果と複素乗算回路６０７-8より入力される乗算結果とを加算し、すべてを積算した加算結果の実数部および虚数部を、それぞれ実数部出力端子６０４と虚数部出力端子６０６とへ出力する。
【０００８】
図６に示す復号回路において、同相成分信号のプリアンブルが入力端子５０１を介してルートロールオフフィルタ５０３-1に、直交成分信号のプリアンブルが入力端子５０２を介してルートロールオフフィルタ５０３-2に入力された場合、それぞれより出力される帯域制限を行なった同相成分信号および直交成分信号のプリアンブルは、図９のコンスタレーション波形図、および、図１０（ａ）、（ｂ）の波形図で示す波形のようになる。
さらに、帯域制限を行なった同相成分信号および直交成分信号のプリアンブルがルートロールオフフィルタ５０３より入力された場合の相関回路５０４の演算信号を、さらに２乗値演算回路５０５に入力し２乗値演算した信号は、図１０（ｃ）の波形図で示す波形のようになる。
また、図９、図１０には、ルートロールオフフィルタ２０３のロールオフ率αを変化させた波形を示しており、実線はロールオフ率α＝０．２、破線はα＝０．５、点線はα＝０．７の場合の波形である。
また、図９に示す波形上の点に付与されている数字（０）、（１）・・・（８）は遷移の順序を示している。
【０００９】
図１０（ｃ）に示すように、相関回路５０４よりの相関演算結果を２乗値演算回路５０５で演算した２乗値|r|²は、シンボル周期Ｔ_S の２倍の周期２Ｔ_S のシンボル点で値が最大となっている。
したがって、最大値検索回路５０６は、２乗値演算回路５０５より入力される２乗値|r|²が最大となるサンプル点を検索し、このサンプル点をサンプラー５０７-1および５０７-2へ出力する。
サンプラー５０７-1は、ルートロールオフフィルタ５０３-1より入力される帯域制限を行なった同相成分信号を、サンプラー５０７-2は、ルートロールオフフィルタ５０３-2より入力される帯域制限を行なった直交成分信号を、最大値検索回路５０６より入力される２乗値|r|²が最大となるサンプル点を基準にシンボル間隔でサンプリングし、サンプリングした結果をそれぞれ遅延検波回路５０８へ出力する。
遅延検波回路５０８は、サンプラー５０７-1およびサンプラー５０７-2より入力されるサンプリング結果を遅延検波し、位相の差分を取り、判定回路５０９へ出力する。
判定回路５０９は、遅延検波回路５０８より入力される位相差分信号を符号判定し、判定した結果を復号出力として出力端子５１０より他の回路へ出力する。
【００１０】
図８に、遅延検波回路５０８の詳細ブロック図を示す。
遅延検波回路５０８は、サンプラー５０７-1およびサンプラー５０７-2より出力されるサンプリング結果の複素数信号が、入力端子４０１および入力端子４０６を介し、複素乗算回路４０４とシンボル周期Ｔ_S の遅延を持つ遅延回路４０２とに入力される。
シンボル周期Ｔ_S の遅延回路４０２は、サンプラー５０７-1およびサンプラー５０７-2より入力されるサンプリング結果の複素数信号それぞれにシンボル周期Ｔ_S の遅延を与え、シンボル周期Ｔ_S の遅延をした複素数信号それぞれを複素共役演算回路４０３へ出力する。
複素共役演算回路４０３は、シンボル周期Ｔ_S の遅延を持つ遅延回路４０２より入力されるシンボル周期Ｔ_S の遅延をした複素数信号の虚数部の符号を反転し、複素乗算回路４０４へ出力する。
複素乗算回路４０４は、サンプラー５０７-1およびサンプラー５０７-2より入力されるサンプリング結果のそれぞれの複素数信号を、別途、複素共役演算回路４０３より入力される１シンボル前の信号であるシンボル周期Ｔ_S の遅延を持つ複素共役信号とを乗算し、乗算結果を遅延検波出力端子４０５および４０７を介して、判定回路５０９へ出力する。
【００１１】
図１１に、判定回路５０９の詳細ブロック図を示す。
判定回路５０９は、遅延検波回路５０８の出力端子４０５および４０７より出力される複素数の位相差分信号が、同相成分信号入力端子1101および直交成分信号入力端子1102を介し、符号判定回路1103-1および1103-2に入力される。
同相成分信号入力端子1101より符号判定回路1103-1に入力される信号をＤ_I 、直交成分信号入力端子1102より符号判定回路1103-2に入力される信号をＤ_Q とする。
スイッチ1104の端子ａ-1〜ａ-4には、端子ａ-1から順番に、２ビットのデータ“００”、“０１”、“１０”、“１１”が入力され、端子ａ-1〜ａ-4のいずれかが、符号判定回路1103-1および1103-2の判定結果により端子ｂと接続される。
Ｄ_I ≧０かつＤ_Q ≧０ならば、端子ａ-1とｂとを接続し、データ“００”を、復調出力端子1106を介して他の回路へ出力する。
Ｄ_I ＜０かつＤ_Q ≧０ならば、端子ａ-2とｂとを接続し、データ“０１”を、復調出力端子1106を介して他の回路へ出力する。
Ｄ_I ≧０かつＤ_Q ＜０ならば、端子ａ-3とｂとを接続し、データ“１０”を、復調出力端子1106を介して他の回路へ出力する。
Ｄ_I ＜０かつＤ_Q ＜０ならば、端子ａ-4とｂとを接続し、データ“１１”を、復調出力端子1106を介して他の回路へ出力する。
【００１２】
図６に示す復号回路のシンボルタイミング検出手段で使用されるシンボルタイミング検出方法における演算量の大部分は、相関回路５０４での演算および２乗値演算回路５０５での演算である。
復号回路に使用されている相関回路５０４は、図７に示す一例のように演算部分が８個の複素乗算回路６０７と７個の複素加算回路６０３とで構成され、同相成分信号および直交成分信号の１サンプル分の信号を演算するのに、それぞれ８回の複素数乗算と７回の複素数加算（積算）を必要とする。
さらに詳細には、１回の複素積和（乗算と加算）演算は実数の積和演算４回で構成されるので、相関回路５０４の演算は、１サンプル分を演算するのにそれぞれ３２回の積和演算（実数）を必要とする。
また、２乗値演算回路５０５は、相関回路５０４より入力される相関演算結果の実数部の２乗値および虚数部の２乗値をそれぞれ演算し、それぞれの２乗値を加算するので、２回の実数乗算と１回の実数加算で構成され、１サンプル分の演算をするのに２回の積和演算（実数）を必要とする。
【００１３】
したがって、相関回路５０４での演算および２乗値演算回路５０５での演算は、１サンプルの演算をするのに合計３４回の積和演算（実数）を必要とする。
例えば、動画データの伝送を行なう無線システムの場合、伝送レートが数Ｍｂｐｓ〜１０数Ｍｂｐｓとなるため、この場合の演算量は大きなものとなる。
例えば、伝送ビットレートが１０Ｍｂｐｓ（π／４シフトＱＰＳＫでは２ビットのデータで１回変調され、シンボルレート（１秒間の変調回数）は５Ｍｂｐｓとなる）、フレーム長が５１２シンボル、プリアンブルの長さが５０シンボルあり、そのうち１０シンボルをシンボルタイミング検出に使用し、シンボル周期Ｔ_S 当たり１６倍オーバーサンプリングの場合を想定すると、３４回×５Ｍｂａｕｄ×１６×（１０／５１２）＝５３．１２５ＭＩＰＳの演算量となる。
ただし、１命令で１回の積和演算を行なえるＤＳＰ（デジタル信号処理プロセッサ）を想定している。
１００ＭＩＰＳのＤＳＰを使用するとしても、処理量の半分がシンボルタイミング検出で占められてしまうことになる。
【００１４】
【発明が解決しようとする課題】
従来技術によるシンボルタイミング検出方法は、シンボルタイミングの検出における演算量の大部分が相関演算で占められており、１サンプル分の相関演算に３２回の積和演算を必要とするとして、例えば、動画データを伝送する１０Ｍｂｐｓの無線システムでは、フレーム長５１２シンボルに対して、プリアンブルを１０シンボル分使用し、１６倍オーバーサンプリングの場合を想定すると、シンボルタイミング検出に５０ＭＩＰＳの演算量を必要とする。
本発明は、前記問題を解決し、シンボルタイミング検出の演算量を減少させたシンボルタイミング検出方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記問題を解決するため、本発明によるシンボルタイミング検出方法は、受信信号をシンボル周期当たりＮ回（Ｎは自然数）オーバーサンプリングし、該オーバーサンプリングした受信信号の同相成分信号および直交成分信号の２乗値をそれぞれ算出し、算出した前記２乗値それぞれを加算した加算値について隣り合うシンボル点同士の最大値と最小値との情報を算出し、算出した前記最大値と最小値との情報に応じて、シンボルタイミングを検出する方法である。
また、本発明によるシンボルタイミング検出方法は、デジタル通信に用いる受信機に使用するシンボルタイミング検出方法であって、π／４シフトＱＰＳＫ変調を使用し、フレームフォーマットの中にプリアンブルが付加されたデータで変調した送信信号を、前記受信機で受信して受信信号とし、検波した前記受信信号をシンボル周期当たりＮ回オーバーサンプリングし、オーバーサンプリングした受信信号のプリアンブル区間の同相成分信号および直交成分信号からシンボルタイミングを検出するシンボルタイミング検出方法において、前記プリアンブル区間の同相成分信号および直交成分信号の２乗値を計算し、該２乗値が最大値を与える位置Ｍ1 と最小値を与える位置Ｍ2 とを検索して、Ｍ1 とＭ2 との中間点ｍ＝（Ｍ1 ＋Ｍ2 ）／２を求め、ｍをＮで割った余りｍｍｏｄＮをシンボルタイミングとする方法である。
【００１６】
また、本発明によるシンボルタイミング検出方法は、デジタル通信に用いる受信機に使用するシンボルタイミング検出方法であって、π／４シフトＱＰＳＫ変調を使用し、フレームフォーマットの中にプリアンブルが付加されたデータを変調した送信信号を、前記受信機で受信して受信信号とし、検波回路で直交検波した前記受信信号をシンボル周期当たりＮ回オーバーサンプリングし、オーバーサンプリングした受信信号のプリアンブル区間の同相成分信号および直交成分信号をそれぞれルートロールオフフィルタで処理した信号からシンボルタイミングを検出するシンボルタイミング検出方法において、前記プリアンブル区間の同相成分信号および直交成分信号の２乗値をそれぞれ２乗回路で計算し、前記同相成分信号および直交成分信号の２乗値を加算回路により加算し、該加算した２乗値から、最大値検索回路および最小値検索回路により最大値を与える位置Ｍ1 と最小値を与える位置Ｍ2 とを検索し、前記最大値の位置Ｍ1 と前記最小値の位置Ｍ2 とから、加算回路と乗算回路とにより中間点ｍ＝（Ｍ1 ＋Ｍ2 ）／２を求め、前記中間点ｍを、剰余算出回路で前記Ｎで割った余りｍｍｏｄＮを算出し、算出した前記剰余値ｍｍｏｄＮをシンボルタイミングとする方法である。
【００１７】
さらに詳しくは、本発明によるシンボルタイミング検出方法は、２乗値ｘ（ｎ）（ｎはサンプリング間隔ごとに１増加する整数）を、ｎを２Ｎで割った余りｎｍｏｄ２Ｎで振り分け、振り分けた系列（０、１、・・・２Ｎ−１）のそれぞれで平均値を計算し、該平均値が最大となる系列の番号をＭ1 、最小となる系列の番号をＭ2 とし、Ｍ1 とＭ2 との中間点ｍ＝（Ｍ1 ＋Ｍ2 ）／２を求め、前記ｍをＮで割った余りｍｍｏｄＮをシンボルタイミングとする方法である。
また、本発明によるシンボルタイミング検出方法は、プリアンブル区間の同相成分信号および直交成分信号の２乗値が最小値を与える位置Ｍ2 を検索し、該Ｍ2 からシンボル周期の１／２離れた位置ｍ1 ＝Ｍ2 ＋Ｎ／２、または、ｍ2 ＝Ｍ2 −Ｎ／２を求め、前記ｍ1 または前記ｍ2 をＮで割った余りｍ1 ｍｏｄＮ、または、ｍ2 ｍｏｄＮをシンボルタイミングとする方法である。
また、本発明によるシンボルタイミング検出方法は、振り分けた平均値が最小となる系列の番号をＭ2 とし、該Ｍ2 からシンボル周期の１／２離れた位置ｍ1 ＝Ｍ2 ＋Ｎ／２、または、ｍ2 ＝Ｍ2 −Ｎ／２を求め、前記ｍ1 、または、前記ｍ2 をＮで割った余りｍ1 ｍｏｄＮ、または、ｍ2 ｍｏｄＮをシンボルタイミングとする方法である。
【００１８】
【発明の実施の形態】
本発明によるシンボルタイミング検出方法の実施形態の説明をする前に本発明の基本とする要点を概略説明する。
従来技術によるシンボルタイミング検出方法は、復号回路において、ルートロールオフフィルタから出力される帯域制限を行なった同相成分信号および直交成分信号の相関演算を行なってから２乗値の演算を行なっているが、本発明によるシンボルタイミング検出方法では、ルートロールオフフィルタから出力される帯域制限を行なった同相成分信号および直交成分信号の相関演算を行なわず、２乗値の演算を行なって使用する。
ルートロールオフフィルタから出力される帯域制限を行なった同相成分信号および直交成分信号のプリアンブルの波形は、図５（ａ）、（ｂ）の波形図のようになっており、演算した２乗値の波形は、図１０（ｃ）の波形図に示すようになり、ロールオフ率α≦０．５の場合、隣り合うシンボル点同士の中心で極大および極小となるが、ロールオフ率α＞０．５の場合、極小点のみ存在する。
したがって、ロールオフ率α≦０．５の場合は、極大点および極小点の中心をシンボルタイミングとし、ロールオフ率α＞０．５の場合は、極小点から前方へ、あるいは、後方へ１／２シンボル長離れた点をシンボルタイミングとするものである。
【００１９】
基本の概略説明につづき、本発明によるシンボルタイミング検出方法の実施例を図１、図２、図３を使用して説明する。
図１は、極大点と極小点との中心をシンボルタイミングとするシンボルタイミング検出方法を使用したシンボルタイミング検出回路のブロック図である。
同相成分信号入力端子１０１を介してルートロールオフフィルタより入力される帯域制限された同相成分信号（Ｉ（ｎ））は、２乗回路１０４-1に入力され、直交成分信号入力端子１０２を介してルートロールオフフィルタより入力される帯域制限された直交成分信号（Ｑ（ｎ））は、２乗回路１０４-2に入力される。
２乗回路１０４-1と２乗回路１０４-2とは、入力される同相成分信号（Ｉ（ｎ））および直交成分信号（Ｑ（ｎ））の２乗値をそれぞれ演算し、演算したそれぞれの２乗値（Ｉ（ｎ）²およびＱ（ｎ）²）をそれぞれ加算回路１０５へ出力する。
【００２０】
加算回路１０５は、２乗回路１０４-1と２乗回路１０４-2とよりそれぞれ入力される２乗値を加算し、加算した２乗値（Ｉ（ｎ）²＋Ｑ（ｎ）²）をロータリースイッチ１０７のａ接点へ出力する。
なお、入力端子１０１に入力される同相成分信号（Ｉ（ｎ））および入力端子１０２に入力される直交成分信号（Ｑ（ｎ））は、シンボル周期当たりＮ回オーバーサンプリングされており、ｎはそのサンプル番号を示している。
サンプル番号入力端子１０３を介して前記サンプル番号ｎの信号を剰余算出回路１０６に入力する。
剰余算出回路１０６は、入力されるよりサンプル番号ｎの信号を２Ｎで割った余りｎｍｏｄ２Ｎを算出し、算出した剰余値ｎｍｏｄ２Ｎをロータリースイッチ１０７へ出力する。
ロータリースイッチ１０７は、加算回路１０５よりａ接点に入力される２乗値（Ｉ（ｎ）²＋Ｑ（ｎ）²）を、別途、剰余算出回路１０６より入力される剰余値ｎｍｏｄ２Ｎの周期で切り換え、複数の接点ｂ-0〜ｂ-(2n-1) を介して２Ｎ個の積算回路１０８-0〜１０８-(2n-1) それぞれへ出力する。
【００２１】
２Ｎ個の積算回路１０８は、それぞれ図４に示すように、加算回路３０２と遅延回路３０３とで構成されており、加算回路３０２より出力される２乗値の加算結果を遅延回路３０３で所要時間遅延させて加算回路３０２にもどし、加算回路３０２でつぎの２乗値の入力信号と加算することで積算を行なっている。
２Ｎ個の積算回路１０８は、それぞれ入力端子３０１より入力される２乗値（Ｉ（ｎ）²＋Ｑ（ｎ）²）を加算していくが、この加算は雑音の影響を軽減するためである。
２Ｎ個の積算回路１０８は、それぞれに入力される２乗値（Ｉ（ｎ）² ＋Ｑ（ｎ）² ）を所要サンプル数だけ積算し、積算値を最大値検索回路１０９と最小値検索回路１１０とへ出力する。
【００２２】
最大値検索回路１０９は、２Ｎ個の積算回路１０８より入力される積算値から最大値を検索して最大となる積算回路回路１０８の番号Ｍ1 を求め、最小値検索回路１１０は、２Ｎ個の積算回路１０８より入力される積算値から最小値を検索して最小となる積算回路１０８の番号Ｍ2 を求め、それぞれ加算回路１０５へ出力する。
なお、２Ｎ個の積算回路１０８の番号は、ロータリースイッチ１０７が剰余値ｎｍｏｄ２Ｎ＝０の時に接続されるものを「０」、剰余値ｎｍｏｄ２Ｎ＝１の時に接続されるものを「１」というように付与している。
加算回路１１１は、最大値検索回路１０９より入力される番号Ｍ1 と最小値検索回路１１０より入力される番号Ｍ2 とを加算し、加算した（Ｍ1 ＋Ｍ2 ）を乗算回路１１２へ出力する。
乗算回路１１２は、加算回路１１１より入力される加算結果（Ｍ1 ＋Ｍ2 ）と、別途、入力される１／２信号とを乗算し、乗算結果ｍ＝（Ｍ1 ＋Ｍ2 ）／２を剰余算出回路１１３へ出力する。
剰余算出回路１１３は、乗算回路１１２より入力される乗算結果ｍ＝（Ｍ1 ＋Ｍ2 ）／２をＮで割った余り剰余値ｍｍｏｄＮを算出し、算出した剰余値ｍｍｏｄＮの値をシンボルタイミング出力端子１１４からサンプラーへ出力する。
【００２３】
図２は、極小点のみを用いるシンボルタイミング検出方法を使用したシンボルタイミング検出回路のブロック図である。
同相成分信号入力端子１０１を介してルートロールオフフィルタより入力される帯域制限された同相成分信号（Ｉ（ｎ））は、２乗回路１０４-1に入力され、直交信号入力端子１０２を介してルートロールオフフィルタより入力される帯域制限された直交信号（Ｑ（ｎ））は、２乗回路１０４-2に入力される。
２乗回路１０４-1と２乗回路１０４-2とは、入力される同相成分信号（Ｉ（ｎ））および直交成分信号（Ｑ（ｎ））の２乗値をそれぞれ演算し、演算したそれぞれの２乗値（Ｉ（ｎ）²およびＱ（ｎ）²）をそれぞれ加算回路１０５へ出力する。
【００２４】
加算回路１０５は、２乗回路１０４-1と２乗回路１０４-2とよりそれぞれ入力される２乗値を加算し、加算した２乗値（Ｉ（ｎ）²＋Ｑ（ｎ）²）をロータリースイッチ１０７のａ接点へ出力する。
なお、入力端子１０１に入力される同相成分信号（Ｉ（ｎ））および入力端子１０２に入力される直交成分信号（Ｑ（ｎ））は、シンボル周期当たりＮ回オーバーサンプリングされており、ｎはそのサンプル番号を示している。
サンプル番号入力端子１０３を介して前記サンプル番号ｎの信号を剰余算出回路１０６に入力する。
剰余算出回路１０６は、入力されるよりサンプル番号ｎの信号を２Ｎで割った余りｎｍｏｄ２Ｎを算出し、算出した剰余値ｎｍｏｄ２Ｎをロータリースイッチ１０７へ出力する。
ロータリースイッチ１０７は、加算回路１０５よりａ接点に入力される２乗値（Ｉ（ｎ）²＋Ｑ（ｎ）²）を、別途、剰余算出回路１０６より入力される剰余値ｎｍｏｄ２Ｎの周期で切り換え、複数の接点ｂ-0〜ｂ-(2n-1) を介して２Ｎ個の積算回路１０８-0〜１０８-(2n-1) それぞれへ出力する。
【００２５】
２Ｎ個の積算回路１０８は、それぞれ図４に示すように、加算回路３０２と遅延回路３０３とで構成されており、加算回路３０２より出力される２乗値の加算結果を遅延回路３０３で所要時間遅延させて加算回路３０２にもどし、加算回路３０２でつぎのの２乗値の入力信号と加算することで積算を行なっている。
２Ｎ個の積算回路１０８は、それぞれ入力端子３０１より入力される２乗値（Ｉ（ｎ）²＋Ｑ（ｎ）²）を加算していくが、この加算は雑音の影響を軽減するためである。
２Ｎ個の積算回路１０８は、それぞれに入力される２乗値（Ｉ（ｎ）² ＋Ｑ（ｎ）² ）を所要サンプル数だけ積算し、積算値を最小値検索回路１１０へ出力する。
【００２６】
最小値検索回路１１０は、２Ｎ個の積算回路１０８より入力される積算値から最小値を検索して最小となる積算回路１０８の番号Ｍ2 を求め、加算回路１１１へ出力する。
なお、２Ｎ個の積算回路１０８の番号は、ロータリースイッチ１０７が剰余値ｎｍｏｄ２Ｎ＝０の時に接続されるものを「０」、剰余値ｎｍｏｄ２Ｎ＝１の時に接続されるものを「１」というように付与している。
加算回路１１１は、最小値検索回路１１０より入力される番号Ｍ2 と別途、入力されるＮ／２信号とを加算し、加算結果ｍ＝Ｍ2 ＋Ｎ／２を剰余算出回路１１３へ出力する。
剰余算出回路１１３は、加算回路１１１より入力される加算結果ｍ＝Ｍ2 ＋Ｎ／２をＮで割った余り剰余値ｎｍｏｄＮを算出し、算出した剰余値ｎｍｏｄＮの値をシンボルタイミング出力端子１１４からサンプラーへ出力する。
【００２７】
図３は、図１および図２に示した本発明によるシンボルタイミング検出方法を使用したシンボルタイミング検出回路が使用されている復号回路のブロック図である。
ここで説明に使用する受信信号は、π／４シフトＱＰＳＫ（Quaternary Phase Shift Keying）で変調した信号である。
受信機で受信した受信信号は、検波回路（図示してない）で復調されて同相成分信号（Ｉ）と直交成分信号（Ｑ）となり、シンボル周期Ｔ_S 当たりＮ＝１６回オーバーサンプリングされた同相成分信号（Ｉ）が入力端子２０１を介してルートロールオフフィルタ２０３-1に、シンボル周期Ｔ_S 当たりＮ＝１６回オーバーサンプリングされた直交成分信号（Ｑ）が入力端子２０２を介してルートロールオフフィルタ２０３-2に入力される。
ルートロールオフフィルタ２０３-1は、入力される同相成分信号（Ｉ）の帯域制限を行ない、帯域制限を行なった同相成分信号（Ｉ（ｎ））をサンプラー２０６-1とシンボルタイミング検出回路２０５とへ出力する。
ルートロールオフフィルタ２０３-2は、入力される直交成分信号（Ｑ）の帯域制限を行ない、帯域制限を行なった直交成分信号（Ｑ（ｎ））をサンプラー２０６-2とシンボルタイミング検出回路２０５とへ出力する。
【００２８】
ここで、シンボルタイミング検出回路２０５は、ルートロールオフフィルタ２０３のロールオフ率をα≦０．５と想定し、図１に示す極大点と極小点の中心をシンボルタイミングとするシンボルタイミング検出方法を使用するものとする。
また、雑音の影響を軽減するために、シンボル周期１０Ｔ_S にわたり、積算回路１０８で積算を行なうものとする。
シンボルタイミング検出回路２０５は、ルートロールオフフィルタ２０３-1より入力される帯域制限を行なった同相成分信号（Ｉ（ｎ））と、ルートロールオフフィルタ２０３-2より入力される帯域制限を行なった直交成分信号（Ｑ（ｎ））と、サンプルカウンタ２０４より入力されるサンプル番号（ｎ）の信号とからシンボルタイミングを検出し、検出したシンボルタイミングをサンプラー２０６-1および２０６-2へ出力する。
【００２９】
サンプラー２０６-1は、ルートロールオフフィルタ２０３-1より入力される帯域制限を行なった同相成分信号（Ｉ（ｎ））を、サンプラー２０６-2は、ルートロールオフフィルタ２０３-2より入力される帯域制限を行なった直交成分信号（Ｑ（ｎ））を、シンボルタイミング検出回路２０５より入力されるシンボルタイミングでシンボル周期Ｔ_S 毎にサンプリングし、サンプリングした結果をそれぞれ遅延検波回路２０７へ出力する。
遅延検波回路２０７は、サンプラー２０６-1およびサンプラー２０６-2より入力されるサンプリング結果を遅延検波し、位相の差分を取り、判定回路２０８へ出力する。
判定回路２０８は、遅延検波回路２０７より入力される検波されたデータを符号判定し、判定した結果を復号出力として復号信号出力端子２０９より他の回路へ出力する。
【００３０】
実施例として説明した上述の復号回路は、演算量の大部分がＩ（ｎ）² ＋Ｑ（ｎ）² の複素２乗演算で、１サンプルのＩ（ｎ）、Ｑ（ｎ）に対して、この複素２乗演算を１回行なう。
この複素２乗演算を行なう回路は、乗算回路２個と加算回路１個とで構成され、１サンプル分の演算に２回の積和演算（実数）を必要とする。
なお、演算量の大部分が複素２乗演算で占められるため、図２に示した極小点のみを使用するシンボルタイミング検出方法を使用した場合も、ほぼ、同じ演算量となる。
従来技術で説明した場合と同様に、１０Ｍｂｐｓの動画データの伝送を行なう無線システムで、フレーム長５１２シンボル、信号が１６倍オーバーサンプリングされていて、シンボルタイミング検出に１０シンボル分の信号を用いる場合を想定すると、本発明によるシンボルタイミング検出方法による演算処理量は、２回×５Ｍbaud×１６×（１０／５１２）＝３．１２５ＭＩＰＳとなり、従来技術によるシンボルタイミング検出方法の演算量の約５．９％である。
【００３１】
【発明の効果】
本発明によれば、シンボルタイミング検出の演算量を減少させたシンボルタイミング検出方法を提供することができる。
【図面の簡単な説明】
【図１】本発明による第１のシンボルタイミング検出方法を使用したシンボルタイミング検出回路のブロック図。
【図２】本発明による第２のシンボルタイミング検出方法を使用したシンボルタイミング検出回路のブロック図。
【図３】本発明によるシンボルタイミング検出方法を使用した復号回路のブロック図。
【図４】図１、図２に示すシンボルタイミング検出回路に使用される積算回路のブロック図。
【図５】図３に示す復号回路にプリアンブルを入力した場合のＩおよびＱのルートロールオフフィルタ出力波形図と２乗値の波形図。
【図６】従来技術によるシンボルタイミング検出方法を使用した復号回路のブロック図。
【図７】図６に示す復号回路に使用される相関回路のブロック図。
【図８】図６に示す復号回路に使用される遅延検波回路のブロック図。
【図９】図６に示す復号回路にプリアンブルを入力した場合のコンスタレーション。
【図１０】図６に示す復号回路にプリアンブルを入力した場合のＩおよびＱのルートロールオフフィルタ出力波形図と２乗値の波形図。
【図１１】従来の判定回路の詳細を示すブロック図。
【符号の説明】
１０１…同相成分信号（Ｉ（ｎ））入力端子、１０２…直交成分信号（Ｑ（ｎ））入力端子、１０３…サンプル番号入力端子、１０４…２乗回路、１０５、１１１、３０２、６０３…加算回路、１０６、１１３…剰余算出回路、１０７…ロータリスイッチ、１０８…積算回路、１０９…最大値検索回路、１１０…最小値検索回路、１１２、４０４、６０７…乗算回路、１１４…シンボルタイミング出力端子、２０１、５０１…同相成分信号（Ｉ）入力端子、２０２、５０２…直交成分信号（Ｑ）入力端子、２０３、５０３…ルートロールオフフィルタ、２０４…サンプルカウンタ、２０５…シンボルタイミング検出回路、２０６、５０７…サンプラー、２０７、５０８…遅延検波回路、２０８、５０９…判定回路、２０９、５１０…復号信号出力端子、３０３、４０２、６０２…遅延回路、４０３…複素共役演算回路、５０４…相関回路、５０５…２乗値演算回路、５０６…最大値検索回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a symbol timing detection method used when a digital information signal such as transmitted voice or data is decoded from a received signal in a receiver used in digital wireless communication.
[0002]
[Prior art]
Digital information signals such as voice and data to be transmitted are transmitted and received. For example, in digital wireless communication using a digital wireless device, a digital receiver that receives a digital transmission signal transmitted from a digital transmitter is: In order to properly process the received signal and take out the transmitted information signal, each process such as frame synchronization, symbol timing synchronization, and frequency shift correction with the digital transmitter that performed the necessary processing on the information signal to be transmitted was transmitted. Need to do.
A symbol timing detection method necessary for performing symbol timing synchronization in each of these processes will be described.
FIG. 6 is a block diagram of a decoding circuit that decodes a digital information signal from an in-phase component signal and a quadrature component signal obtained by detecting a received signal received.
The decoding circuit shown in FIG. 6 includes symbol timing detection means, and is an example using a symbol timing detection method for detecting symbol timing necessary for decoding a digital information signal from a received signal by correlation.
The received signal used in the description here is data in which π / 4 shift QPSK (Quaternary Phase Shift Keying) modulation is used and a preamble (repetition of “1001” (binary number)) is added to the frame format. The transmission signal modulated with the symbol period T _S This is a signal oversampled by N times (N is a natural number).
[0003]
The received signal received by the receiver is demodulated by a quadrature detection circuit (not shown) to become an in-phase (I) component signal and a quadrature (Q) component signal, and the in-phase component signal is route-rolled off via the input terminal 501. The quadrature component signal is input to the filter 503-1 via the input terminal 502 to the root roll-off filter 503-2.
The root roll-off filter 503-1 performs band limitation on the input in-phase component signal, and outputs the band-limited in-phase component signal to the sampler 507-1 and the correlation circuit 504.
The root roll-off filter 503-2 performs band limitation on the input quadrature component signal, and outputs the band-limited quadrature component signal to the sampler 507-2 and the correlation circuit 504.
[0004]
Correlation circuit 504 separately inputs a band-limited in-phase component signal input from root roll-off filter 503-1 and a quadrature component signal subjected to band limitation input from root roll-off filter 503-2. The correlation calculation with the preamble pattern is performed, and the real part and the imaginary part of the calculation result are output to the square value calculation circuit 505.
The square value calculation circuit 505 calculates the square value of the correlation calculation results of the real part and the imaginary part of the calculation result input from the correlation circuit 504 and outputs the calculated square value to the maximum value search circuit 506.
The square value calculation circuit 505 is a circuit that performs a square value calculation because the calculation result output from the correlation circuit 504 is a complex number.
In the decoding circuit, the correlation circuit 504, the square value calculation circuit 505, and the maximum value search circuit 506 constitute symbol timing detection means.
[0005]
FIG. 7 shows a detailed block diagram of the correlation circuit 504.
In FIG. 7, 601 is an input terminal to which an in-phase component signal (complex real part signal) is input from the root roll-off filter 503-1, and 605 is an orthogonal component signal (complex imaginary number) by the root roll-off filter 503-2. 602-1 to 602-7 are a plurality of delay circuits that delay the input in-phase component signal and quadrature component signal by N samples (symbol period delay), and output 607. -1 to 607-8 are a plurality of complex multiplication circuits that multiply and output the complex signal of the input in-phase component signal and quadrature component signal and a preamble pattern (complex number signal), and 603-1 is a complex multiplication circuit 607- A complex addition circuit for adding the complex signal of the in-phase component signal and the quadrature component signal output from 1 and 607-2 and the multiplication signal of the preamble pattern, 6 Reference numerals 3-2 to 603-7 denote a plurality of complex additions for adding the addition signal from the complex addition circuit 603 in the preceding stage, the in-phase component signal from the complex multiplication circuit 607, the quadrature component signal, and the multiplication signal of the preamble pattern. A circuit 604 is an output terminal from which a complex signal resulting from correlation calculation is output, and 606 is an output terminal from which a complex signal resulting from correlation calculation is output.
FIG. 7 shows the value of the preamble pattern p multiplied by each of the plurality of complex multiplication circuits 607, and “*” given to the right shoulder of p represents a complex conjugate.
[0006]
The in-phase component signal input to the input terminal 601 of the correlation circuit 504 and the quadrature component signal input to the input terminal 605 are sequentially delayed by a plurality of N sample (for example, one symbol) delay circuits 602, and each delay circuit 602. The delayed signal is output to each complex multiplication circuit 607. (In FIG. 7, x (n) is an input signal, x (n−N) is a signal delayed by one symbol period in the delay circuit 602-1, and x (n−7N) is delay circuits 602-1 to 602−. 7 shows a signal delayed by 7 symbol periods, in other words, x (n−N) is input to the input terminals 601 and 605 one symbol period before, and x (n−7N) is input to the input terminals 601 and 605 before 7 symbol periods. Indicates the input signal.)
[0007]
The signal x (n) input from the input terminals 601 and 605 and the signals x (n−N) to x (n−7N) delayed by the delay circuits 602 are respectively sent to the complex multiplication circuits 607-1 to 607-8. Multiplication is performed with the preamble patterns p (7) to p (0) that are input and separately input to the complex multiplication circuits 607-1 to 607-8, respectively, and the multiplication result is a plurality of complex addition circuits 603-1 to 603-1. It is output to 603-7.
The complex adder circuit 603-1 adds the multiplication results input from the complex multiplier circuits 607-1 and 607-2 and outputs the addition result to the complex adder circuit 603-2 (not shown).
The complex addition circuit 603-2 adds the addition result input from the complex addition circuit 603-1 and the multiplication result input from the complex multiplication circuit 607-3 (not shown), and the addition result is the complex addition circuit. Output to 603-3 (not shown).
Subsequently, the same addition is performed in the complex adder circuit 603, and the last complex adder circuit 603-7 performs the summation result input from the complex adder circuit 603-6 and the multiplication input from the complex multiplier circuit 607-8. The result is added, and the real part and imaginary part of the addition result obtained by adding up all are output to the real part output terminal 604 and the imaginary part output terminal 606, respectively.
[0008]
In the decoding circuit shown in FIG. 6, the preamble of the in-phase component signal is input to the root roll-off filter 503-1 via the input terminal 501, and the preamble of the quadrature component signal is input to the root roll-off filter 503-2 via the input terminal 502. In this case, the preambles of the in-phase component signal and the quadrature component signal that are output from the respective band-limited signals are the waveforms shown in the constellation waveform diagram of FIG. 9 and the waveform diagrams of FIGS. 10 (a) and 10 (b). become that way.
Further, the calculation signal of the correlation circuit 504 when the preambles of the in-phase component signal and the quadrature component signal subjected to band limitation are input from the root roll-off filter 503 is further input to the square value calculation circuit 505 to calculate the square value. The signal thus obtained has the waveform shown in the waveform diagram of FIG.
9 and 10 show waveforms obtained by changing the roll-off rate α of the root roll-off filter 203. The solid line indicates the roll-off rate α = 0.2, the broken line indicates α = 0.5, and the dotted line. Is a waveform when α = 0.7.
Also, numerals (0), (1),... (8) given to the points on the waveform shown in FIG. 9 indicate the order of transition.
[0009]
As shown in FIG. 10C, the square value | r | obtained by calculating the correlation calculation result from the correlation circuit 504 by the square value calculation circuit 505. ² Is the symbol period T _S 2T period 2T _S The value is the maximum at the symbol point.
Therefore, the maximum value search circuit 506 receives the square value | r | input from the square value calculation circuit 505. ² Is searched for and the sample points are output to the samplers 507-1 and 507-2.
The sampler 507-1 is an in-phase component signal subjected to band limitation input from the root roll-off filter 503-1, and the sampler 507-2 is a quadrature signal subjected to band limitation input from the root roll-off filter 503-2. The square value | r | input from the maximum value search circuit 506 is input to the component signal. ² Are sampled at symbol intervals with reference to the sample point at which becomes the maximum, and the sampled results are output to the delay detection circuit 508, respectively.
The delay detection circuit 508 delay-detects the sampling results input from the sampler 507-1 and the sampler 507-2, obtains a phase difference, and outputs the difference to the determination circuit 509.
The determination circuit 509 performs code determination on the phase difference signal input from the delay detection circuit 508, and outputs the determined result as a decoded output from the output terminal 510 to another circuit.
[0010]
FIG. 8 shows a detailed block diagram of the delay detection circuit 508.
In the delay detection circuit 508, the complex signal of the sampling result output from the sampler 507-1 and the sampler 507-2 is connected to the complex multiplication circuit 404 and the symbol period T via the input terminal 401 and the input terminal 406. _S To the delay circuit 402 having a delay of
Symbol period T _S , The delay circuit 402 of each of the sampled complex number signals input from the sampler 507-1 and the sampler 507-2 receives a symbol period T. _S And a symbol period T _S Are output to the complex conjugate arithmetic circuit 403.
The complex conjugate arithmetic circuit 403 has a symbol period T _S Symbol period T input from delay circuit 402 having a delay of _S The sign of the imaginary part of the complex signal that has been delayed is inverted and output to the complex multiplication circuit 404.
The complex multiplication circuit 404 separately converts each complex number signal of the sampling results input from the sampler 507-1 and the sampler 507-2 into a symbol period T which is a signal one symbol before input from the complex conjugate arithmetic circuit 403. _S Is multiplied by a complex conjugate signal having a delay of and the multiplication result is output to the determination circuit 509 via the delay detection output terminals 405 and 407.
[0011]
FIG. 11 shows a detailed block diagram of the determination circuit 509.
In the determination circuit 509, the complex phase difference signals output from the output terminals 405 and 407 of the delay detection circuit 508 are transmitted to the code determination circuits 1103-1 and 1103 via the in-phase component signal input terminal 1101 and the quadrature component signal input terminal 1102, respectively. Input to -2.
The signal input to the sign judgment circuit 1103-1 from the in-phase component signal input terminal 1101 is D _I , The signal input to the sign determination circuit 1103-2 from the orthogonal component signal input terminal 1102 _Q And
2-bit data “00”, “01”, “10”, and “11” are input to the terminals a-1 to a-4 of the switch 1104 in order from the terminal a-1, and the terminals a-1 to Any one of a-4 is connected to the terminal b according to the determination results of the code determination circuits 1103-1 and 1103-2.
D _I ≧ 0 and D _Q If ≧ 0, the terminals a-1 and b are connected, and the data “00” is output to another circuit via the demodulation output terminal 1106.
D _I <0 and D _Q If ≧ 0, the terminals a-2 and b are connected, and the data “01” is output to another circuit via the demodulation output terminal 1106.
D _I ≧ 0 and D _Q If <0, the terminals a-3 and b are connected, and the data “10” is output to another circuit via the demodulation output terminal 1106.
D _I <0 and D _Q If <0, the terminals a-4 and b are connected, and the data “11” is output to another circuit via the demodulation output terminal 1106.
[0012]
Most of the calculation amount in the symbol timing detection method used in the symbol timing detection means of the decoding circuit shown in FIG. 6 is the calculation in the correlation circuit 504 and the calculation in the square value calculation circuit 505.
The correlation circuit 504 used in the decoding circuit is composed of eight complex multiplication circuits 607 and seven complex addition circuits 603 as shown in FIG. 7, and the in-phase component signal and the quadrature component signal. In order to calculate a signal for one sample, 8 complex multiplications and 7 complex additions (accumulation) are required.
More specifically, since one complex product-sum (multiplication and addition) operation is composed of four real product-sum operations, the correlation circuit 504 performs 32 operations each to calculate one sample. Requires product-sum operation (real number).
The square value calculation circuit 505 calculates the square value of the real part and the square value of the imaginary part of the correlation calculation result input from the correlation circuit 504, and adds the square values. It consists of one real number multiplication and one real number addition, and two product-sum operations (real numbers) are required to perform one sample operation.
[0013]
Accordingly, the calculation in the correlation circuit 504 and the calculation in the square value calculation circuit 505 require a total of 34 product-sum calculations (real numbers) to perform one sample.
For example, in the case of a wireless system that transmits moving image data, since the transmission rate is several Mbps to several tens Mbps, the amount of calculation in this case becomes large.
For example, the transmission bit rate is 10 Mbps (in π / 4 shift QPSK, modulation is performed once with 2-bit data, the symbol rate (number of modulations per second) is 5 Mbps), the frame length is 512 symbols, and the preamble length is There are 50 symbols, 10 of which are used for symbol timing detection and the symbol period T _S Assuming a case of 16 times oversampling, the calculation amount is 34 times × 5 Mbaud × 16 × (10/512) = 53.125 MIPS.
However, a DSP (digital signal processor) capable of performing one product-sum operation with one instruction is assumed.
Even if a 100 MIPS DSP is used, half of the processing amount is occupied by symbol timing detection.
[0014]
[Problems to be solved by the invention]
In the symbol timing detection method according to the prior art, most of the calculation amount in the detection of the symbol timing is occupied by the correlation calculation, and the correlation calculation for one sample requires 32 product-sum calculations. In a 10 Mbps wireless system for transmitting data, assuming a case where 16 preambles are used for a frame length of 512 symbols and 16-times oversampling is performed, a calculation amount of 50 MIPS is required for symbol timing detection.
It is an object of the present invention to provide a symbol timing detection method that solves the above problems and reduces the amount of calculation of symbol timing detection.
[0015]
[Means for Solving the Problems]
In order to solve the above problem, the symbol timing detection method according to the present invention oversamples a received signal N times per symbol period (N is a natural number), and squares the in-phase component signal and quadrature component signal of the oversampled received signal. Each value is calculated, information on the maximum value and the minimum value of adjacent symbol points is calculated for the added value obtained by adding the calculated square values, and the information on the calculated maximum value and minimum value is used. Thus, the symbol timing is detected.
The symbol timing detection method according to the present invention is a symbol timing detection method used in a receiver used for digital communication, and uses π / 4 shift QPSK modulation and data with a preamble added in a frame format. The modulated transmission signal is received by the receiver as a reception signal, the detected reception signal is oversampled N times per symbol period, and symbols are obtained from the in-phase component signal and the quadrature component signal in the preamble section of the oversampled reception signal. In a symbol timing detection method for detecting timing, a square value of an in-phase component signal and a quadrature component signal in the preamble section is calculated, and a position M1 at which the square value gives a maximum value and a position M2 at which a minimum value is given are searched. Then, an intermediate point m = (M1 + M2) / 2 between M1 and M2 is obtained. A method for the remainder m mod N where m is divided by N and the symbol timing.
[0016]
A symbol timing detection method according to the present invention is a symbol timing detection method used for a receiver used for digital communication, and uses π / 4 shift QPSK modulation and adds data in which a preamble is added in a frame format. The modulated transmission signal is received by the receiver as a reception signal, the reception signal obtained by quadrature detection by the detection circuit is oversampled N times per symbol period, and the in-phase component signal and quadrature in the preamble section of the oversampled reception signal are obtained. In a symbol timing detection method for detecting symbol timing from a signal obtained by processing each component signal by a root roll-off filter, the square values of the in-phase component signal and the quadrature component signal in the preamble section are respectively calculated by a squaring circuit, and the in-phase signal is detected. Component signal and quadrature component signal Are added by the adder circuit, and the maximum value search circuit and the minimum value search circuit are used to search the position M1 for giving the maximum value and the position M2 for giving the minimum value from the added square value. The intermediate point m = (M1 + M2) / 2 is obtained from the position M1 of the current value and the minimum value position M2 by the adder circuit and the multiplier circuit, and the remainder m obtained by dividing the intermediate point m by the remainder calculation circuit N Mod N is calculated, and the calculated remainder value m mod N is used as a symbol timing.
[0017]
More specifically, in the symbol timing detection method according to the present invention, the square value x (n) (n is an integer that increases by 1 at every sampling interval) is divided by nmod 2N obtained by dividing n by 2N. The average value is calculated for each of 0, 1,... 2N-1), the number of the series having the maximum average value is M1, the number of the series having the minimum value is M2, and the midpoint between M1 and M2 In this method, m = (M1 + M2) / 2 is obtained, and the remainder m mod N obtained by dividing m by N is used as a symbol timing.
Also, the symbol timing detection method according to the present invention searches for a position M2 at which the square value of the in-phase component signal and quadrature component signal in the preamble section gives the minimum value, and a position m1 = 1/2 of the symbol period away from M2. In this method, M2 + N / 2 or m2 = M2 -N / 2 is obtained, and m1 mod N or m2 mod N obtained by dividing m1 or m2 by N is used as a symbol timing.
Also, in the symbol timing detection method according to the present invention, the sequence number with the smallest distributed average value is M2, and a position m1 = M2 + N / 2, or m2 = M2 that is 1/2 the symbol period away from M2. -N / 2 is obtained, and the remainder m1 mod N or m2 mod N obtained by dividing m1 or m2 by N is used as a symbol timing.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Before describing the embodiment of the symbol timing detection method according to the present invention, the basic points of the present invention will be outlined.
In the conventional symbol timing detection method, the decoding circuit calculates the square value after calculating the correlation between the in-phase component signal and the quadrature component signal which are output from the root roll-off filter. In the symbol timing detection method according to the present invention, the square value is calculated and used without performing the correlation calculation of the in-phase component signal and the quadrature component signal which have been subjected to the band limitation output from the root roll-off filter.
The preamble waveforms of the in-phase component signal and the quadrature component signal subjected to band limitation output from the root roll-off filter are as shown in the waveform diagrams of FIGS. 5A and 5B, and the calculated square value The waveform of FIG. 10C is as shown in the waveform diagram of FIG. 10C. When the roll-off rate α ≦ 0.5, the maximum and minimum values are obtained at the centers of adjacent symbol points, but the roll-off rate α> 0. In the case of .5, only the minimum point exists.
Therefore, when the roll-off rate α ≦ 0.5, the center of the local maximum point and the local minimum point is the symbol timing, and when the roll-off rate α> 0.5, the forward / backward from the local minimum point is 1 / A point separated by two symbols is used as a symbol timing.
[0019]
Following the basic outline, an embodiment of the symbol timing detection method according to the present invention will be described with reference to FIGS.
FIG. 1 is a block diagram of a symbol timing detection circuit using a symbol timing detection method in which the center of the maximum point and the minimum point is a symbol timing.
The band-limited in-phase component signal (I (n)) input from the root roll-off filter via the in-phase component signal input terminal 101 is input to the squaring circuit 104-1 and via the quadrature component signal input terminal 102. The band-limited quadrature component signal (Q (n)) input from the root roll-off filter is input to the squaring circuit 104-2.
The square circuit 104-1 and the square circuit 104-2 calculate the square values of the input in-phase component signal (I (n)) and quadrature component signal (Q (n)), respectively, Squared value (I (n) ² And Q (n) ² ) Are respectively output to the adder circuit 105.
[0020]
The adder circuit 105 adds the square values respectively input from the square circuit 104-1 and the square circuit 104-2, and adds the square value (I (n) ² + Q (n) ² ) To the contact a of the rotary switch 107.
The in-phase component signal (I (n)) input to the input terminal 101 and the quadrature component signal (Q (n)) input to the input terminal 102 are oversampled N times per symbol period, and n is The sample number is shown.
The signal of the sample number n is input to the remainder calculation circuit 106 via the sample number input terminal 103.
The remainder calculation circuit 106 calculates a remainder n mod 2N obtained by dividing the signal of the sample number n by 2N from the input, and outputs the calculated remainder value n mod 2N to the rotary switch 107.
The rotary switch 107 is a square value (I (n)) input to the contact a from the adder circuit 105. ² + Q (n) ² ) Are separately switched at a cycle of the remainder value n mod 2N input from the remainder calculating circuit 106, and 2N integrating circuits 108-0 to 108 through a plurality of contacts b-0 to b- (2n-1). -(2n-1) Output to each.
[0021]
As shown in FIG. 4, each of the 2N integrating circuits 108 includes an adder circuit 302 and a delay circuit 303, and the addition result of the square value output from the adder circuit 302 is converted into a required time by the delay circuit 303. The delay is returned to the adding circuit 302, and the adding circuit 302 adds the next square value input signal to perform integration.
Each of the 2N integrating circuits 108 is a square value (I (n)) input from the input terminal 301. ² + Q (n) ² ) Are added in order to reduce the influence of noise.
The 2N integrating circuits 108 have square values (I (n)) input to each of them. ² + Q (n) ² ) Is accumulated for the required number of samples, and the accumulated value is output to the maximum value search circuit 109 and the minimum value search circuit 110.
[0022]
The maximum value search circuit 109 searches the maximum value from the integrated values input from the 2N integration circuits 108 to obtain the maximum integration circuit circuit 108 number M1, and the minimum value search circuit 110 outputs 2N integrations. The minimum value is searched from the integrated values input from the circuit 108 to obtain the minimum number M2 of the integrating circuit 108 and output to the adder circuit 105.
The numbers of the 2N integrating circuits 108 are “0” when the rotary switch 107 is connected when the remainder value n mod 2N = 0, and “1” when the rotary switch 107 is connected when the remainder value n mod 2N = 1. "And so on.
The adder circuit 111 adds the number M1 input from the maximum value search circuit 109 and the number M2 input from the minimum value search circuit 110, and outputs the added (M1 + M2) to the multiplier circuit 112.
The multiplication circuit 112 multiplies the addition result (M 1 + M 2) input from the addition circuit 111 by a separately input 1/2 signal, and the multiplication result m = (M 1 + M 2) / 2 is sent to the remainder calculation circuit 113. Output.
The remainder calculation circuit 113 calculates a remainder residue value m mod N obtained by dividing the multiplication result m = (M 1 + M 2) / 2 input from the multiplication circuit 112 by N, and uses the value of the calculated remainder value m mod N as a symbol timing. Output from the output terminal 114 to the sampler.
[0023]
FIG. 2 is a block diagram of a symbol timing detection circuit using a symbol timing detection method using only a minimum point.
The band-limited in-phase component signal (I (n)) input from the root roll-off filter via the in-phase component signal input terminal 101 is input to the squaring circuit 104-1 and is input via the quadrature signal input terminal 102. The band-limited quadrature signal (Q (n)) input from the root roll-off filter is input to the squaring circuit 104-2.
The square circuit 104-1 and the square circuit 104-2 calculate the square values of the input in-phase component signal (I (n)) and quadrature component signal (Q (n)), respectively, Squared value (I (n) ² And Q (n) ² ) Are respectively output to the adder circuit 105.
[0024]
The adder circuit 105 adds the square values respectively input from the square circuit 104-1 and the square circuit 104-2, and adds the square value (I (n) ² + Q (n) ² ) To the contact a of the rotary switch 107.
The in-phase component signal (I (n)) input to the input terminal 101 and the quadrature component signal (Q (n)) input to the input terminal 102 are oversampled N times per symbol period, and n is The sample number is shown.
The signal of the sample number n is input to the remainder calculation circuit 106 via the sample number input terminal 103.
The remainder calculation circuit 106 calculates a remainder n mod 2N obtained by dividing the signal of the sample number n by 2N from the input, and outputs the calculated remainder value n mod 2N to the rotary switch 107.
The rotary switch 107 is a square value (I (n)) input to the contact a from the adder circuit 105. ² + Q (n) ² ) Are separately switched at a cycle of the remainder value n mod 2N input from the remainder calculating circuit 106, and 2N integrating circuits 108-0 to 108 through a plurality of contacts b-0 to b- (2n-1). -(2n-1) Output to each.
[0025]
As shown in FIG. 4, each of the 2N integrating circuits 108 includes an adder circuit 302 and a delay circuit 303, and the addition result of the square value output from the adder circuit 302 is converted into a required time by the delay circuit 303. The delay is returned to the addition circuit 302, and the addition circuit 302 adds the next square value input signal to perform integration.
Each of the 2N integrating circuits 108 is a square value (I (n)) input from the input terminal 301. ² + Q (n) ² ) Are added in order to reduce the influence of noise.
The 2N integrating circuits 108 have square values (I (n)) input to each of them. ² + Q (n) ² ) Is integrated for the required number of samples, and the integrated value is output to the minimum value search circuit 110.
[0026]
The minimum value search circuit 110 searches for the minimum value from the integrated values input from the 2N integration circuits 108, finds the minimum integration circuit 108 number M 2, and outputs it to the addition circuit 111.
The numbers of the 2N integrating circuits 108 are “0” when the rotary switch 107 is connected when the remainder value n mod 2N = 0, and “1” when the rotary switch 107 is connected when the remainder value n mod 2N = 1. "And so on.
The adder circuit 111 adds the number M 2 input from the minimum value search circuit 110 and the separately input N / 2 signal, and outputs the addition result m = M 2 + N / 2 to the remainder calculation circuit 113.
The remainder calculation circuit 113 calculates the remainder value n mod N obtained by dividing the addition result m = M 2 + N / 2 input from the addition circuit 111 by N, and uses the calculated remainder value n mod N as a symbol timing output terminal. Output from 114 to the sampler.
[0027]
FIG. 3 is a block diagram of a decoding circuit in which the symbol timing detection circuit using the symbol timing detection method according to the present invention shown in FIGS. 1 and 2 is used.
The received signal used for explanation here is a signal modulated by π / 4 shift QPSK (Quaternary Phase Shift Keying).
The received signal received by the receiver is demodulated by a detection circuit (not shown) to become an in-phase component signal (I) and a quadrature component signal (Q), and a symbol period T _S The in-phase component signal (I) oversampled N = 16 times per hit is sent to the root roll-off filter 203-1 via the input terminal 201, and the symbol period _S The quadrature component signal (Q) oversampled N = 16 times per hit is input to the root roll-off filter 203-2 via the input terminal 202.
The root roll-off filter 203-1 performs band limitation of the input in-phase component signal (I), and the band-limited in-phase component signal (I (n)) is sampled by the sampler 206-1, the symbol timing detection circuit 205, and the like. Output to.
The root roll-off filter 203-2 limits the band of the input quadrature component signal (Q) and outputs the band-limited quadrature component signal (Q (n)) to the sampler 206-2, the symbol timing detection circuit 205, and the like. Output to.
[0028]
Here, the symbol timing detection circuit 205 assumes that the roll-off rate of the root roll-off filter 203 is α ≦ 0.5, and performs the symbol timing detection method using the center of the maximum point and the minimum point shown in FIG. Shall be used.
In order to reduce the influence of noise, a symbol period of 10T _S It is assumed that the integration circuit 108 performs integration.
The symbol timing detection circuit 205 performs the band limitation input from the root roll-off filter 203-2 and the in-phase component signal (I (n)) subjected to the band limitation input from the root roll-off filter 203-1. The symbol timing is detected from the quadrature component signal (Q (n)) and the signal of the sample number (n) input from the sample counter 204, and the detected symbol timing is output to the samplers 206-1 and 206-2.
[0029]
The sampler 206-1 receives the in-phase component signal (I (n)) subjected to the band limitation input from the root roll-off filter 203-1, and the sampler 206-2 receives the input from the root roll-off filter 203-2. The band-limited quadrature component signal (Q (n)) is converted into a symbol period T at the symbol timing input from the symbol timing detection circuit 205. _S Sampling is performed every time, and the sampled result is output to the delay detection circuit 207.
The delay detection circuit 207 delay-detects the sampling results input from the sampler 206-1 and the sampler 206-2, obtains a phase difference, and outputs the difference to the determination circuit 208.
The determination circuit 208 performs code determination on the detected data input from the delay detection circuit 207, and outputs the determined result as a decoded output from the decoded signal output terminal 209 to another circuit.
[0030]
In the above-described decoding circuit described as the embodiment, most of the calculation amount is I (n). ² + Q (n) ² This complex square calculation is performed once for one sample of I (n) and Q (n).
A circuit that performs this complex square operation is composed of two multiplication circuits and one addition circuit, and requires two product-sum operations (real number) for one sample of operation.
Since most of the calculation amount is occupied by complex square calculation, even when the symbol timing detection method using only the minimum point shown in FIG. 2 is used, the calculation amount is almost the same.
Similarly to the case described in the prior art, in a wireless system that transmits moving image data of 10 Mbps, the frame length is 512 symbols, the signal is oversampled 16 times, and a signal for 10 symbols is used for symbol timing detection. Assuming that the calculation processing amount by the symbol timing detection method according to the present invention is 2 × 5 Mbaud × 16 × (10/512) = 3.125 MIPS, which is about 5.9% of the calculation amount of the symbol timing detection method according to the prior art. It is.
[0031]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to this invention, the symbol timing detection method which reduced the amount of calculations of symbol timing detection can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram of a symbol timing detection circuit using a first symbol timing detection method according to the present invention.
FIG. 2 is a block diagram of a symbol timing detection circuit using a second symbol timing detection method according to the present invention.
FIG. 3 is a block diagram of a decoding circuit using the symbol timing detection method according to the present invention.
4 is a block diagram of an integration circuit used in the symbol timing detection circuit shown in FIGS. 1 and 2. FIG.
5 is an I and Q root roll-off filter output waveform diagram and a square value waveform diagram when a preamble is input to the decoding circuit shown in FIG. 3; FIG.
FIG. 6 is a block diagram of a decoding circuit using a conventional symbol timing detection method.
7 is a block diagram of a correlation circuit used in the decoding circuit shown in FIG.
8 is a block diagram of a delay detection circuit used in the decoding circuit shown in FIG.
9 shows a constellation when a preamble is input to the decoding circuit shown in FIG.
10 is an I and Q root roll-off filter output waveform diagram and a square value waveform diagram when a preamble is input to the decoding circuit shown in FIG. 6;
FIG. 11 is a block diagram showing details of a conventional determination circuit.
[Explanation of symbols]
101 ... In-phase component signal (I (n)) input terminal, 102 ... Quadrature component signal (Q (n)) input terminal, 103 ... Sample number input terminal, 104 ... Square circuit, 105, 111, 302, 603 ... Addition Circuits 106, 113 ... Remainder calculation circuit, 107 ... Rotary switch, 108 ... Integration circuit, 109 ... Maximum value search circuit, 110 ... Minimum value search circuit, 112, 404, 607 ... Multiplication circuit, 114 ... Symbol timing output terminal, 201, 501 ... In-phase component signal (I) input terminal, 202, 502 ... Quadrature component signal (Q) input terminal, 203, 503 ... Root roll-off filter, 204 ... Sample counter, 205 ... Symbol timing detection circuit, 206, 507 ... Sampler, 207, 508 ... Delay detection circuit, 208, 509 ... Determination circuit, 209, 510 ... Decoded signal Power terminal, 303,402,602 ... delay circuit, 403 ... complex conjugate operation circuit 504 ... correlation circuit, 505 ... squared calculation circuit, 506 ... maximum value search circuit.

Claims

受信信号をシンボル周期当たりＮ回（Ｎは自然数）オーバーサンプリングし、該オーバーサンプリングした受信信号の同相成分信号および直交成分信号のそれぞれの２乗値を加算し、これを、所要のサンプル数分剰余算出手段で算出した剰余値の周期で切り換えて、複数の積算手段に出力し、該複数の積算手段のそれぞれで所要のサンプル数分積算した複数の積算値より最大値と最小値との情報を検出し、検出した前記最大値と最小値との情報に応じて、シンボルタイミングを検出することを特徴とするシンボルタイミング検出方法。 The received signal is oversampled N times per symbol period (N is a natural number), the square values of the in-phase component signal and the quadrature component signal of the oversampled received signal are added, and this is the remainder of the required number of samples. Switching between the periods of the residue values calculated by the calculation means, outputting to a plurality of integration means, and information on the maximum value and the minimum value from a plurality of integration values integrated by the required number of samples in each of the plurality of integration means. A symbol timing detection method comprising: detecting a symbol timing according to information on the detected maximum value and minimum value.

請求項１記載のシンボルタイミング検出方法において、２乗値を算出するための同相成分信号および直交成分信号はそれぞれロールオフフィルタによって帯域制限された信号であることを特徴とするシンボルタイミング検出方法。 2. The symbol timing detection method according to claim 1, wherein the in-phase component signal and the quadrature component signal for calculating the square value are signals band-limited by a roll-off filter, respectively.

デジタル通信に用いる受信機に使用するシンボルタイミング検出方法であって、
π／４シフトＱＰＳＫ変調を使用し、フレームフォーマットの中にプリアンブルが付加されたデータで変調した送信信号を、前記受信機で受信して受信信号とし、
検波した前記受信信号をシンボル周期当たりＮ回オーバーサンプリングし、オーバーサンプリングした受信信号のプリアンブル区間の同相成分信号および直交成分信号からシンボルタイミングを検出するシンボルタイミング検出方法において、
前記プリアンブル区間の同相成分信号および直交成分信号の２乗値を計算し、
該２乗値が最大値を与える位置Ｍ1 と最小値を与える位置Ｍ2 とを検索して、Ｍ1 とＭ2 との中間点ｍ＝（Ｍ1 ＋Ｍ2 ）／２を求め、ｍをＮで割った余りｍｍｏｄＮをシンボルタイミングとすることを特徴とするシンボルタイミング検出方法。A symbol timing detection method used for a receiver used for digital communication,
Using π / 4 shift QPSK modulation, a transmission signal modulated with data in which a preamble is added in a frame format is received by the receiver as a reception signal;
In the symbol timing detection method for oversampling the detected received signal N times per symbol period and detecting the symbol timing from the in-phase component signal and the quadrature component signal in the preamble section of the oversampled received signal,
Calculating a square value of the in-phase component signal and the quadrature component signal of the preamble section;
A search is made for a position M1 at which the square value gives the maximum value and a position M2 at which the minimum value gives the minimum value, to determine an intermediate point m = (M1 + M2) / 2 between M1 and M2, and the remainder m obtained by dividing m by N A symbol timing detection method, wherein mod N is a symbol timing.

デジタル通信に用いる受信機に使用するシンボルタイミング検出方法であって、
π／４シフトＱＰＳＫ変調を使用し、フレームフォーマットの中にプリアンブルが付加されたデータを変調した送信信号を、前記受信機で受信して受信信号とし、
検波回路で直交検波した前記受信信号をシンボル周期当たりＮ回オーバーサンプリングし、オーバーサンプリングした受信信号のプリアンブル区間の同相成分信号および直交成分信号をそれぞれルートロールオフフィルタで処理した信号からシンボルタイミングを検出するシンボルタイミング検出方法において、
前記プリアンブル区間の同相成分信号および直交成分信号の２乗値をそれぞれ２乗回路で計算し、
前記同相成分信号および直交成分信号の２乗値を加算回路により加算し、
該加算した２乗値から、最大値検索回路および最小値検索回路により最大値を与える位置Ｍ1 と最小値を与える位置Ｍ2 とを検索し、
前記最大値の位置Ｍ1 と前記最小値の位置Ｍ2 とから、加算回路と乗算回路とにより中間点ｍ＝（Ｍ1 ＋Ｍ2 ）／２を求め、
前記中間点ｍを、剰余算出回路で前記Ｎで割った余りｍｍｏｄＮを算出し、算出した前記剰余値ｍｍｏｄＮをシンボルタイミングとすることを特徴とするシンボルタイミング検出方法。A symbol timing detection method used for a receiver used for digital communication,
Using π / 4 shift QPSK modulation, a transmission signal obtained by modulating data with a preamble added in a frame format is received by the receiver as a reception signal;
The received signal quadrature-detected by the detection circuit is oversampled N times per symbol period, and the symbol timing is detected from the signal obtained by processing the in-phase component signal and the quadrature component signal in the preamble section of the oversampled received signal by the root roll-off filter. In the symbol timing detection method to
The square values of the in-phase component signal and the quadrature component signal in the preamble section are calculated by the squaring circuit,
The square value of the in-phase component signal and the quadrature component signal is added by an adder circuit,
From the added square value, a maximum value search circuit and a minimum value search circuit search for a position M1 for giving the maximum value and a position M2 for giving the minimum value,
An intermediate point m = (M1 + M2) / 2 is obtained from the maximum value position M1 and the minimum value position M2 by an adder circuit and a multiplier circuit.
A symbol timing detection method comprising: calculating a remainder m mod N obtained by dividing the intermediate point m by the remainder N by a remainder calculating circuit, and using the calculated remainder value m mod N as a symbol timing.

請求項３記載のシンボルタイミング検出方法において、
２乗値ｘ（ｎ）（ｎはサンプリング間隔ごとに１増加する整数）を、ｎを２Ｎで割った余りｎｍｏｄ２Ｎで振り分け、
振り分けた系列（０、１、・・・２Ｎ−１）のそれぞれで平均値を計算し、
該平均値が最大となる系列の番号をＭ1 、最小となる系列の番号をＭ2 とし、Ｍ1 とＭ2 との中間点ｍ＝（Ｍ1 ＋Ｍ2 ）／２を求め、前記ｍをＮで割った余りｍｍｏｄＮをシンボルタイミングとすることを特徴とするシンボルタイミング検出方法。The symbol timing detection method according to claim 3 , wherein
The square value x (n) (n is an integer that increases by 1 at each sampling interval) is divided by the remainder n mod 2N obtained by dividing n by 2N,
An average value is calculated for each of the distributed series (0, 1, ... 2N-1),
The number of the series having the maximum average value is M1, the number of the series having the minimum value is M2, and an intermediate point m = (M1 + M2) / 2 between M1 and M2 is obtained, and the remainder m obtained by dividing m by N A symbol timing detection method, wherein mod N is a symbol timing.

請求項３記載のシンボルタイミング検出方法において、
プリアンブル区間の同相成分信号および直交成分信号の２乗値が最小値を与える位置Ｍ2 を検索し、該Ｍ2 からシンボル周期の１／２離れた位置ｍ1 ＝Ｍ2 ＋Ｎ／２、または、ｍ2 ＝Ｍ2 −Ｎ／２を求め、前記ｍ1 または前記ｍ2 をＮで割った余りｍ1 ｍｏｄＮ、または、ｍ2 ｍｏｄＮをシンボルタイミングとすることを特徴とするシンボルタイミング検出方法。The symbol timing detection method according to claim 3 , wherein
A position M2 at which the square value of the in-phase component signal and the quadrature component signal in the preamble section gives the minimum value is searched, and a position m1 = M2 + N / 2 or 1/2 of the symbol period is separated from M2 or m2 = M2 − A symbol timing detection method characterized in that N / 2 is obtained and a remainder m1 mod N or m2 mod N obtained by dividing m1 or m2 by N is used as a symbol timing.

請求項３または請求項５記載のシンボルタイミング検出方法において、
振り分けた平均値が最小となる系列の番号をＭ2 とし、該Ｍ2 からシンボル周期の１／２離れた位置ｍ1 ＝Ｍ2 ＋Ｎ／２、または、ｍ2 ＝Ｍ2 −Ｎ／２を求め、前記ｍ1 、または、前記ｍ2 をＮで割った余りｍ1 ｍｏｄＮ、または、ｍ2 ｍｏｄＮをシンボルタイミングとすることを特徴とするシンボルタイミング検出方法。The symbol timing detection method according to claim 3 or 5 ,
The number of the sequence with the smallest distributed average value is M2, and a position m1 = M2 + N / 2 or m2 = M2 -N / 2 away from M2 by a half of the symbol period is obtained, m1 or A symbol timing detection method, wherein the remainder m1 mod N obtained by dividing m2 by N or m2 mod N is used as a symbol timing.