KR100257253B1 - 교환기의 망동기 장치 - Google Patents

Abstract

본 발명은 교환기간 클럭 주파수의 불일치에 의해서 발생하는 슬립을 최소화하기 위하여 PAMS(Preassigned Alternate Master Slave) 동기방식을 사용하여 상위국 교환기의 기준 클럭에 동기된 시스템 클럭을 제공하는 망동기 장치에 있어서, 1개의 셀프에 2종의 회로팩 만을 구비하여 기준 클럭에 동기된 시스템 클럭의 발생이 가능토록 한 망동기 장치에 관한 것으로서, 이러한 본 발명은, 중계선 장치로부터 얻어지는 기준클럭을 수신하여 시스템 클럭 발생부에 제공해주고, 상기 시스템 클럭 발생부에서 얻어지는 시스템 클럭을 분배하여 교환기의 다른 장치로 공급해주는 기준클럭 수신 및 시스템 클럭 분배부, 기준클럭 수신 및 시스템 클럭 분배부에서 얻어지는 기준 클럭에 동기된 시스템 클럭을 발생하는 시스템 클럭 발생부로 망동기 장치를 구현함으로써, 소수의 회로팩에 의해 상위 교환기와 동기화된 기준 클럭 및 시스템 클럭을 발생할 수 있다.

Description

교환기의 망동기 장치

본 발명은 TDX-10 교환기의 망동기 장치에 관한 것으로, 특히 교환기간의 클럭 주파수의 불일치에 의해서 발생하는 슬립을 최소화하기 위하여 PAMS(Preassigned Alternate Master Slave) 동기방식을 사용하여 상위국 교환기의 기준 클럭에 동기된 시스템 클럭을 제공하는 망동기 장치에 있어서, 1개의 셀프에 2종의 회로팩 만을 구비하고 기준 클럭에 동기된 시스템 클럭의 발생이 가능토록 한 망동기 장치에 관한 것이다.

종래 TDX-10 교환기내의 망동기 장치는 도 1에 도시된 바와 같이, 2개의 셀프에 10여종의 회로팩이 부가되어 구성된다.

즉, 2매로 이루어진 네트워크 동기 기준클럭 보드 어셈블리(10)(Network synchronization Reference Clock board Assembly : NRCA)는 2개의 셀프의 중계선 장치로부터 얻어지는 기준 클럭을 수신한다. 그리고 네트워크 동기제어 프로세서 보드 어셈블리(20)(Network synchronization Control Processor board Assembly : NCPA)는 네트워크 동기 제어 기능을 수행한다. 그리고 마스터 클럭 콘트롤 보드 어셈블리(30)(Master Clock Control board Assembly:MCCA)는 마스터 클럭을 콘트롤 하게 되며, 로컬 마스터 클럭 발생보드 유니트(40)(Local Master Clock Generation board Unit:LMGU)는 로컬 마스터 클럭을 발생한다. 그리고 마스터 클럭 버퍼 보드 어셈블리(50)(Master Clock Buffer board Assembly:MCBA)는 발생된 마스터 클럭을 버퍼링하게 되며, 광전변환 보드(60)(Electric to Optic Conversion Daughter board:EOCD)는 광전 변환 기능을 수행한다.

또한, 광 클럭 분배 유니트(70)(Optic Clock Distribution Unit:OCDU)는 광 클럭을 분배해주는 역할을 수행하며, 시간 및 날짜 클럭 유지 보드 유니트(80)(Time of Day clock ＆ Maintenance board Unit:TDMU)는 시간 및 날짜 클럭의 발생과 유지 기능을 수행한다.

그리고 상기 회로팩 이외에 하기한 바와 같은 회로팩이 더 구비되어 하나의 망동기 장치를 이룬다.

즉, NCPA, MCCA, LMGU가 각각 3매씩 실장되는 마스터 클럭 발생 백보드(Master clock Generation Back Board:MGBB)와, NRCA, MCBA, EOCD가 각각 2매, TDMU가 1매 실장되는 마스터 클럭 분배 백 보드(Master clock Distribution Back Board:MDBB)와, TDMU에 포함되는 시간 및 날짜 클럭 발생 보드(Time of Clock Daughter board:TDCD)와, LMGU에 포함되는 동기 상태 검출 보드(Synchronization Status Indication Daughter board:SSID)와, 상기 LMGU에 포함되며 디지털/아날로그 변환보드(Digital to Analog Conversion Daughter board:DACD)가 더 구비된다.

따라서 상기와 같은 종래 교환기내의 망동기 장치는 2개의 셀프에 10여 종 이상의 회로팩이 구비되므로 회로의 구성이 복잡함은 물론 장치의 사이즈가 상대적으로 커지는 단점이 있었다.

따라서 본 발명은 상기와 같은 종래 망동기 장치의 제반 문제점을 해결하기 위해서 제안된 것으로서, 본 발명의 목적은, 교환기간의 클럭 주파수의 불일치에 의해서 발생하는 슬립을 최소화하기 위하여 PAMS(Preassigned Alternate Master Slave) 동기방식을 사용하여 상위국 교환기의 기준 클럭에 동기된 시스템 클럭을 제공하는 망동기 장치에 있어서, 1개의 셀프에 2종의 회로팩 만을 구비하여 기준 클럭에 동기된 시스템 클럭의 발생이 가능토록 한 망동기 장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 본 발명은, 중계선 장치로부터 얻어지는 기준클럭을 수신하여 시스템 클럭 발생부에 제공해주고, 상기 시스템 클럭 발생부에서 얻어지는 시스템 클럭을 분배하여 교환기의 다른 장치로 공급해주는 기준 클럭 수신 및 시스템 클럭 분배부와; 상기 기준 클럭 수신 및 시스템 클럭 분배부에서 얻어지는 기준 클럭에 동기된 시스템 클럭을 발생하는 시스템 클럭 발생부로 구성됨을 특징으로 한다.

제1도는 종래 TDX-10 교환기의 망동기 장치 일 실시예를 보인 블록 구성도.

제2도는 본 발명에 의한 교환기의 망동기 장치 일 실시예를 보인 개략 구성도.

제3도는 제2도의 기준 클럭 수신 및 시스템 클럭 분배부의 일 실시예를 보인 블록 구성도.

제4도는 제3도의 시스템 클럭 선택부의 일 실시예를 보인 블록 구성도.

제5도는 제3도의 미세 위상차 검출부의 일 실시예를 보인 블록 구성도.

제6도는 제3도의 시스템 클럭 선택 제어부의 일 실시예를 보인 블록 구성도.

제7도는 제2도의 시스템 클럭 발생부의 일 실시예를 보인 블록 구성도.

* 도면의 주요부분에 대한 부호의 설명

100, 100', 100 " : 기준클럭수신 및 시스템클럭 분배부

110 : 기준클럭 수신부 120 : 시스템 클럭 분배부

200, 200', 200" : 시스템 클럭 발생부

이하, 상기와 같은 기술적 사상에 따라 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

도 2는 본 발명에 의한 교환기의 망동기 장치의 실시예를 보인 블록도이다.

도시한 바와 같이, 중계선 장치로부터 얻어지는 기준클럭을 수신하여 시스템 클럭 발생부(200)에 제공하고, 그 시스템 클럭 발생부(200)로부터 각각 얻어지는 시스템 클럭을 분배하여 교환기의 다른 장치로 공급해주는 기준클럭 수신 및 시스템 클럭 분배부(100)와, 상기 기준클럭 수신 및 시스템 클럭 분배부(100)에서 얻어지는 기준클럭으로 시스템 클럭을 발생하여 상기 기준클럭 수신 및 시스템 클럭 분배부(100)로 피드백시키는 시스템 클럭 발생부(200)로 구성되었다.

이와 같이 구성되는 망동기장치는, 삼중화를 위해서 기준클럭 수신 및 시스템클럭 분배부가 두 개(100', 100") 더 부가되고, 마찬가지로 시스템 클럭 발생부도 두 개(200', 200") 더 부가되어 망동기 장치를 구현한다.

상기에서, 기준클럭 수신 및 시스템클럭 분배부(100)는, 도 3에 도시된 바와 같이, 중계선 장치로부터 얻어지는 기준클럭을 수신하여 시스템 클럭 발생부(200)에 제공해주는 기준클럭 수신부(110)와; 상기 시스템 클럭 발생부(200)에서 얻어지는 시스템 클럭을 분배하여 교환기의 다른 장치로 공급해주는 시스템 클럭 분배부(120)로 구성된다.

그리고, 상기 기준클럭 수신부(110)는, 중계선 장치로부터 수신되는 최대 3회선의 기준 클럭의 상태를 감시하는 기준클럭 감시부(111)와, 상기 기준클럭 감시부(111)에서 얻어지는 기준클럭 상태에 따라 수신한 3회선의 기준클럭중 하나의 기준클럭을 선택하는 기준클럭 선택부(112)와, 상기 수신한 3회선의 기준클럭중 슬립검출용 기준 클럭을 선택하는 슬립 검출용 기준클럭 선택부(113)와, 기준 클럭의 삼중화를 콘트롤하는 기준클럭 삼중화부(114)와, 상기 기준클럭 삼중화부(114)에서 얻어지는 제어신호에 따라 상기 기준클럭 선택부(112)에서 선택된 기준클럭을 버퍼링하여 시스템 클럭 발생부(200)로 전달해주는 기준클럭 버퍼부(115)와, 상기 슬립 검출용 기준클럭 선택부(13)에서 선택된 기준클럭으로부터 슬립을 검출하여 상위 프로세서로 전달해주는 슬립 검출부(116)로 구성된다.

또한, 상기 시스템 클럭 분배부(120)는, 상기 시스템클럭 발생부(200)에서 각각 얻어지는 3개의 시스템 클럭의 상태를 감시하는 시스템 클럭 감시부(121)와, 상기 시스템 클럭 감시부(121)에서 발생된 상태 감시 제어신호에 따라 상기 3개의 시스템 클럭중 하나의 시스템 클럭을 선택하는 시스템 클럭 선택부(122)와, 상기 3개의 시스템 클럭간의 미세 위상차를 검출하는 미세 위상차 검출부(123)와, 상기 시스템 클럭 선택부(122)가 하나의 시스템 클럭을 선택토록 제어신호를 발생하는 시스템 클럭 선택 제어부(124)와, 상기 상위 프로세서와 통신을 통하여 시스템 클럭 분배를 제어하는 시스템클럭 분배 제어부(125)와, 상기 시스템클럭 분배 제어부(125)에서 발생된 분배 제어신호에 따라 상기 시스템 클럭 선택부(122)에서 선택한 시스템 클럭을 버퍼링하여 출력하는 시스템 클럭 버퍼부(126)와, 상기 시스템 클럭 버퍼부(126)에서 버퍼링된 시스템 클럭을 타 교환기의 장치가 필요로 하는 클럭으로 분배해주는 시스템 클럭 공급부(127)로 구성된다.

또한, 상기 시스템 클럭 발생부(200)는 상기 기준클럭 수신 및 시스템클럭 발생부(100)에서 얻어지는 기준 클럭과 다른 시스템 클럭 발생부로부터 얻어지는 기준 클럭 중 하나를 선택하고 그 선택한 클럭과 내부 발진 클럭과의 위상차를 검출하는 위상차 검출부(201)와, 상기 위상차 검출부(201)에서 검출한 위상차를 처리하고 시스템 클럭 발생장치 전체 동작을 제어하는 제어부(202)와, 상기 제어부(202)의 제어에 따라 시스템 클럭 발생부의 프로세서간 통신 경로를 제공하는 프로세서간 통신 정합부(203)와, 상기 제어부(202)에서 얻어지는 위상차 처리값에 따라 수신된 기준 클럭에 동기되는 시스템 클럭을 발생하는 시스템 클럭 발생기(204)로 구성된다.

또한, 상기 시스템 클럭 선택부(122)는 도 4에 도시된 바와 같이, 망동기 장치를 구성하는 3개의 시스템 클럭 발생부(200, 200', 200")로부터 얻어지는 3회선의 ELC(Emitter Coupled Logic) 시스템 클럭을 TTL 신호로 변환하는 ECL/TTL 변환부(221)와, 상기 시스템 클럭 감시부(121)로부터 시스템 클럭의 상태정보를 받아 3회선의 시스템 클럭 중 하나의 시스템 클럭이 선택되도록 제어신호를 발생하는 3/1 선택부(222)와, 상기 3/1선택부(222)에서 발생되는 시스템 클럭 선택신호에 따라 상기 ECL/TTL변환부(221)로부터 얻어지는 시스템 클럭 중 하나를 선택하여 시스템 클럭 버퍼부(126)에 전달해주는 클럭 선택기(223)로 구성된다.

또한, 상기 미세 위상차 검출부(123)는, 도 5에 도시된 바와 같이, 3개의 시스템 클럭 발생부(200, 200', 200")로부터 얻어지는 3개의 시스템 클럭중 제1 및 제2시스템 클럭간의 위상차를 검출하는 제1플립플롭(231) 및 제1배타적 논리합소자(234)와, 상기 제1시스템클럭과 제3시스템클럭 간의 위상차를 검출하는 제2플립플롭(232) 및 제2배타적 논리합소자(235)와, 상기 제2시스템 클럭과 제3시스템 클럭간의 위상차를 검출하는 제3플립플롭(233) 및 제3배타적 논리합소자(236)로 구성된다.

또한, 상기 시스템 클럭 선택 제어부(240)는, 3개의 시스템 클럭 발생부(200, 200', 200")로부터 각각 얻어지는 마스터 코드값(어떤 시스템 클럭 발생부가 주 시스템 클럭 발생부인지를 나타내는 이진값)을 래치하는 제1 내지 제3 래치(241~243)와, 상기 마스터 코드가 전송되는지를 감시하는 제1 내지 제3 감시부(247~249)와, 상기 제1 내지 제3 감시부(247~249)에서 각각 얻어지는 신호에 따라 상기 제1 내지 제3 래치(241~243)에서 각각 얻어지는 마스터 코드값을 출력하거나 이전의 마스터 코드값을 출력하는 제1 내지 제3 레지스터(244~246)와, 상기 제1 내지 제3 레지스터(244~246)에서 각각 얻어지는 마스터 코드값 중 일치하는 2개 이상의 신호에 의해 시스템 클럭 선택신호를 발생하는 제1 및 제2 어드레스 디코더(251)(252)로 구성된다.

이와 같이 구성된 본 발명에 의한 망동기 장치의 작용을 설명하면 다음과 같다.

먼저, 본 발명에 따르는 망동기 장치는 3매의 기준클럭 수신 및 시스템클럭 분배부(100, 100', 100")와 3매의 시스템 클럭 발생부(200, 200', 200")및 이 회로팩을 실장하기 위한 셀프(백보드)로 구성되며, 여기서 기준클럭 수신 및 시스템 클럭 분배부(100, 100', 100")와 시스템 클럭 발생부(200, 200', 200")가 각각 3매로 구성된 것은 삼중화를 구현하기 위한 것이다.

상기에서, 삼중화란 동일하게 동작하며 동일한 물리적 구조를 가진 회로 또는 회로팩이 3개 존재한다는 것을 뜻한다. 이중화 구조에 비해 제어방법은 다소 어렵고 복잡하지만 신뢰성 및 안전성을 높이기 위해 사용하는 방법이다. 특히 3중화는 망동기 장치의 특징중 하나이며 높은 신뢰도를 요구하는 장치에 존재한다.

다시 말해, 3매의 기준 클럭 수신 및 시스템 클럭 분배부(100, 100', 100")는 각각 서로의 상태를 감시하여 우선 순위에 따라 양호한 회로팩 가운데 하나가 주 회로팩이 되고, 나머지 두개의 회로팩은 부 회로팩이 되며, 3매의 시스템 클럭 발생부(200, 200', 200")들도 서로의 통신을 통하여 하나의 주 회로팩과 2매의 부회로팩이 결정된다.

이하, 본 발명에서는 상기에서 선택된 하나의 주 회로팩인 기준클럭 수신 및 시스템클럭 분배부(100)와 시스템 클럭 발생부(200)에 대해서만 그 작용을 설명한다.

먼저, 기준클럭 수신 및 시스템클럭 분배부(100)내의 기준클럭 수신부(110)는, 도 3에 도시된 바와 같이, 기준클럭 감시부(111)에서 상위 교환국으로부터 최대 3개의 기준 클럭을 중계선 장치를 통해 수신하게 되고, 그 수신한 3회선의 기준 클럭의 상태를 감시하고, 그 감시 결과 가장 양호한 기준클럭이 선택되도록 기준클럭선택부(112)에 기준클럭 선택 제어 신호를 발생한다.

상기에서, 가장 양호하다는 의미는 다음과 같다.

상위 교환국으로부터 전송되어지는 기준클럭은 운용자에 의해 우선 순위가 가려지고, 그 우선순위를 원칙으로 운용된다. 운용중에 최상위 기준 클럭에 이상이 발생되면, 일정 시간 동안(소프트웨어적으로 지정되며, 예를 들어, 10분 또는 30분) 상기 최상위 기준클럭은 우선 순위에서 가장 하위로 결정된다. 이러한 원리에 의해 가장 양호하다는 의미는, 운용자에 의한 우선 순위 판정과 감시 소자(클럭 감시 소자)에 의한 클럭 상태를 종합하여 우선 순위가 가장 높은 클럭을 의미한다.

여기서, 상기 기준 클럭 감시부(111)의 동작을 좀 더 상세히 설명하면 다음과 같다.

중계선 장치를 통해 수신되는 3회선의 기준 클럭을 각각 REF0, REF1, REF2라고 명명한 상태에서, 기준클럭은 상위 교환국의 우선순위에 따라 운용자가 상기 REF0, REF1, REF2를 각각 설정할 수 있다. 즉, 입력되는 기준클럭의 양호한 상태가 1차로 REF0, REF1, REF2 순으로 결정되었다고 가정을 하면, 일차적으로 상기 우선 순위에 따라 기준 클럭을 REF0로 선택하여 시스템을 운용하게 되며, 시스템 운용중에 도면에는 도시하지 않았지만 기준 클럭 감시부(111)내의 클럭 감시소자(예를 들어, TTL741s123)와 컨덴서 및 저항으로 이루어짐)로 상기 최우선 순위의 클럭 상태를 감시하여 양호하지 못하면(2.048Mhz, 1.544Mhz 클럭의 1클럭이 들어오지 않는 경우)클럭 오류 신호를 기준클럭 삼중화부(114) 및 기준클럭 선택부(112)로 전달한다. 이후 상기 기준 클럭 감시부(111)의 클럭 감시 소자는 지속적으로 클럭 감시를 수행하며, 상기 장애가 발생한 기준클럭의 상태가 양호해지면, 상기 일정시간 이후에 최상위 클럭으로 기준클럭을 다시 변경하도록 상기 기준클럭 삼중화부(114) 및 기준클럭 선택부(112)에 클럭 변경 신호를 전달한다.

그러면 기준클럭 선택부(112)는 상기 기준클럭 감시부(111)에서 얻어지는 기준 클럭 감시 결과신호에 따라 중계장치로부터 수신한 3회선의 기준클럭중 하나를 선택하여 기준클럭 버퍼부(115)에 전달한다.

아울러 상기 기준클럭 삼중화부(114)는 다른 기준클럭 수신 및 시스템 클럭 분배부(100', 100")와 데이터 통신을 통하여 기준클럭의 삼중화를 제어하게 되고, 기준클럭 버퍼부(115)는 그 삼중화 제어신호에 따라 상기 기준클럭 선택부(112)에서 선택된 기준클럭(4kHz)을 버퍼링하여 시스템 클럭 발생부(200)로 전달해주게 된다.

한편, 슬립 검출용 기준 클럭 선택부(113)는 상기 중계선 장치로부터 수신되는 최대 3회선의 기준 클럭중 하나를 선택하여 슬립 검출용으로 슬립 검출부(116)에 전달한다. 이때 선택되는 기준 클럭은 상기 기준 클럭 선택부(120)에서 선택한 기준 클럭과 동일할 수도 있고, 또한 다를 수도 있다. 이는 상위 프로세서로부터 슬립 검출용 기준클럭 설정을 명령받기 때문에 두 기준클럭이 동일할 수도 있고, 한편으로는 다를 수도 있다.

상기 슬립 검출부(116)는, 전달되는 슬립 검출용 기준 클럭과 시스템 클럭 발생부(200)로부터 얻어지는 시스템 클럭간의 슬립을 검출하여 상위 프로세서로 전달하게 된다.

즉, 슬립 검출부(116)는, 슬립 검출용으로 선택한 기준 클럭을 분주한 8Khz기준 클럭과 상기 기준 클럭에 동기하며 시스템 클럭을 12번 분주한 비교 클럭 8Khz와 시스템 클럭을 3번 분주한 4.096Mhz를 비교하여 슬립을 검출하게 된다.

이를 좀 더 상세히 설명하면, 슬립 검출은 기준 클럭을 분주한 8Khz 기준 클럭의 하강에지에서 상기 8Khz 비교 클럭의 상승 에지까지의 기간 동안 상기 4.096Mhz의 비트 수를 계수하는 일련의 과정을 말한다. 이러한 슬립 검출 동작은 상기 상위 프로세서가 슬립 검출 시작 명령을 전송하면, 상기 기준 클럭 8Khz를 동기신호로 하여 기준 클럭을 1회 동기시켜서 얻어진 8Khz의 비교 클럭을 만든 후, 상기 8Khz 기준 클럭의 하강 에지에서 비교 클럭 4.096Mhz를 계수하기 시작하며, 이러한 계수 동작은 상기 비교 클럭 8Khz의 상승 에지까지 지속된다. 슬립값은 8비트 데이터로 초기치를 기준 클럭의 위상에 따라서 F8H~FDH중 하나를 설정할 수 있으며, 이 값으로부터 512비트가 바뀌면 1슬립이 발생한 것으로 하여 상기 상위 프로세서로 전달된다. 상기에서 비교클럭인 8Khz 및 4.096Mhz의 주파수는 시스템 클럭을 분주한 클럭이다. 즉, 시스템 클럭이 32.768Mhz클럭이고, 이를 3번 분주시키면 4.096Mhz가 되고, 이 4.096Mhz클럭을 다시 9번 분주하면 비교 클럭인 8Khz를 얻을 수 있다.

다음으로, 기준클럭 삼중화부(114)는, 다른 기준클럭 수신 및 시스템 클럭 분배부(100', 100")와 상호 감시를 통하여 기준클럭의 삼중화를 제어하게 되고, 상기 기준클럭 버퍼부(115)는 그 삼중화 제어신호에 따라 상기 기준클럭 선택부(112)에서 선택한 기준클럭(8Khz)을 버퍼링하여 시스템 클럭 발생부(200)에 전달한다. 그리하면 시스템 클럭 발생부(200)는 전달되는 기준클럭에 PLL(Phase Locked Loop)을 통해 동기된 32.768Mhz 시스템 클럭을 발생하게 된다.

즉, 시스템 클럭 발생부(200)는, 도 7에 도시된 바와 같이, 위상차 검출부(201)에서 기준클럭 수신 및 시스템 클럭 발생부(100)에서 얻어지는 동기용 기준 클럭과 다른 시스템 클럭 발생부로부터 얻어지는 위상차 비교 클럭중 하나를 선택하고, 그 선택한 클럭과 내부 발진 클럭과의 위상차를 검출하여 제어부(202)에 전달해주게 된다.

제어부(202)는 그 검출된 위상차에 따라 시스템 클럭 발생 제어신호를 생성하여 시스템 클럭 발생기(204)에 전달해주게 되고, 이에 따라 시스템 클럭 발생기(204)는 그 시스템 클럭 발생 제어신호에 의거 32.768MHz의 시스템 클럭을 발생하여 상기 기준클럭 수신 및 시스템 클럭 분배부(100)에 피드백 시키게 된다. 여기서 도 7의 프로세서간 동기 정합부(203)는 삼중화된 시스템 클럭 발생장치의 프로세서간 통신 경로를 제공하게 된다.

그리고 상기와 같이 시스템 클럭이 제공되면 기준 클럭 수신 및 시스템 클럭 분배부(100)내 시스템 클럭 분배부(120)는, 입력되는 시스템 클럭을 분배하여 교환기내의 다른 장치에 제공한다.

즉, 시스템 클럭 분배부(120)내의 시스템 클럭 감시부(121)는, 각각의 시스템 클럭 발생부에서 각각 발생된 3회선 시스템 클럭의 상태를 감시하고, 그 감시결과치를 시스템 클럭 선택부(122) 및 시스템 클럭 분배 제어부(125)에 제공해 주게 된다. 여기서 시스템 클럭 감시부(121)의 동작은 전술한 기준클럭 감시부(111)의 구성 및 작용과 동일하며, 단지 입력 클럭이 기준 클럭인지(기준클럭 감시부)아니면 시스템 클럭인지(시스템 클럭 감시부)의 차이만 있으므로, 중복 설명을 회피하기 위해서 그의 자세한 설명은 생략한다.

다음으로, 시스템 클럭 선택 제어부(124)는, 도 6에 도시된 바와 같이, 제1 내지 제3 래치(241~243)에서 3개의 시스템 클럭 발생부(200, 200', 200")로부터 각각 주기적으로 보내지는 마스터 코드값을 래치하여 출력시키고, 제1 내지 제3 감시부(247~249)는 그 3개의 마스터 코드를 감시하여 그 결과치를 제1 내지 제3 레지스터(244~246)에 전달해 주어 이전에 래치된 마스터 코드값을 유지하거나 변경된 마스터 코드값을 저장하도록 한다. 즉, 제1 내지 제3 레지스터(244~246)는 상기 제1 내지 제3 감시부(247~249)에서 각각 얻어지는 신호에 따라 상기 제1 내지 제3래치(241~243)에서 각각 얻어지는 마스터 코드값을 출력하거나 이전에 저장된 마스터 코드값을 출력하게 된다. 이에 따라 제1 및 제2 어드레스 디코더(251~252)는 상기 제1 내지 제3 레지스터(244~246)에서 각각 얻어지는 마스터 코드값중 일치하는 2개 이상의 신호에 의해 시스템 클럭 선택신호를 발생하여 상기 시스템 클럭 선택부(122)에 제공한다.

상기 시스템 클럭 선택부(122)는, 상기 시스템 클럭 감시부(121)에서 얻어지는 시스템 클럭의 상태 감시 결과치와 시스템 클럭 선택 제어부(124)에서 얻어지는 시스템 클럭 제어신호에 따라 상기 3개의 시스템 클럭중 하나의 시스템 클럭을 선택하여 시스템 클럭 버퍼부(126)에 전달한다.

즉, 시스템 클럭 선택부(122)는 도 4에 도시된 바와 같이, ECL/TTL변환부(221)에서 각각의 시스템 클럭 발생부(200, 200', 200")로부터 얻어지는 3개의 ECL 시스템 클럭을 TTL신호로 변환을 하게되고, 시스템 클럭 감시부(121)는 상기 3개의 시스템 클럭을 감시하여, 그 중 가장 양호한 시스템 클럭이 선택되도록 3/1 선택부(222)에 해당 제어신호를 전달한다. 그러면 3/1선택부(222)는 상기 제어신호에 대응하는 시스템 클럭을 선택할 수 있도록 시스템 클럭 선택신호를 클럭 선택기(223)에 전달해주게 되고, 상기 클럭 선택기(223)는 그 시스템 클럭 선택 신호에 따라 상기 ECL/TTL 변환부(221)에서 얻어지는 3개의 시스템 클럭중 상기 시스템 클럭 선택 신호에 대응하는 시스템 클럭을 선택하여 시스템 클럭 버퍼부(126)에 전닳해준다.

그러면 시스템 클럭 버퍼부(126)는 그 전달되는 시스템 클럭을 버퍼링하여 시스템 클럭 공급부(127)에 전달하게 되고, 시스템 클럭 공급부(127)는 그 버퍼링된 시스템 클럭을 교환기에서 필요로 하는 각 장치에 공급하게 된다.

다음으로, 미세 위상차 검출부(230)는 도 5에 도시된 바와 같이, 제1플립플롭(231)에서 3매의 시스템 클럭 발생부(200, 200', 200")에서 각각 발생된 시스템 클럭(시스템클럭0, 시스템클럭1, 시스템클럭2)중 시스템클럭0과 시스템클럭1간 위상이 빠르고 늦음(PD1, PD2)을 검출하게 되고, 제1배타적 논리합소자(234)에서 그 시스템클럭0과 시스템클럭1을 배타적으로 논리합하여 위상차의 발생 여부(PD3)를 검출하게 된다.

또한, 제2플립플롭(232)에서는 시스템클럭0과 시스템클럭2간 위상의 빠르고 늦음(PD4, PD5)을 검출하게 되고, 제2배타적 논리합소자(235)에서 그 시스템클럭 0과 시스템클럭 2를 배타적 논리합하여 위상차의 발생여부(PD6)를 검출하게 된다.

또한, 제3플립플롭(233)에서는 시스템클럭1과 시스템클럭2간 위상의 빠르고 늦음(PD7, PD8)을 검출하게 되고, 제3배타적 논리합소자(236)에서 그 시스템클럭1과 시스템클럭 2을 배타적 논리합하여 위상차의 발생여부(PD9)를 검출하게 된다.

이렇게 검출되는 미세 위상차는 다시 시스템 클럭 발생부로 피드백되어 시스템 클럭 발생부로 하여금 시스템 클럭 발생부내에 있는 항온 전압제어 발진기(도면에는 미도시)를 제어하여 시스템 클럭들에 대한 위상의 빠르고 늦음을 조정하여 미세 위상차 조정 기능이 수행토록 한다.

이러한 미세 위상차 조정은 동일한 빠르기의 클럭이 입력되더라도 그 두 클럭간의 라이징과 폴링 시간이 달라 한 클럭의 오류 발생으로 주 클럭이 변경될 때에도 분배되는 시스템 클럭의 상태가 듀티 사이클(Duty cycle)이 양호(로직레벨 "0"과 로직레벨 "1"이 50대 50인 상태)하도록 해주는 기능이다.

여기서, 미세 위상차는 일반적인 위상차와는 다른 개념이다. 일반적으로 위상차라 함은 주파수의 차이를 말하며, 미세 위상차는 동일 주파수 내에서 앞섬과 뒤짐을 나타낸다. 예를 들면, 두 개의 10MHz 클럭이 동일하게 입력되고 있을 때 똑같은 시간에 논리레벨 "1"이 되고, 똑같은 시간에 논리레벨 "0"이 되면, 위상차도 없고 미세 위상차도 존재하지 않는다. 그러나 같은 10Mhz클럭이 입력되더라도 1ns 또는 10ns 등 하나의 클럭이 다른 클럭에 비해 논리레벨 "1"이 또는 논리레벨 "0"이 먼저 되면 위상차는 없으나 미세 위상차는 발생하고 있음을 알 수 있다.

이상에서 상세히 설명한 바와 같이, 본 발명은 1개의 셀프에 2종의 회로팩만을 구비한 상태에서도 기존의 망동기 장치와 동일한 역할을 수행할 수 있으므로, 기존에 2개의 셀프에 10여종의 회로팩을 구성하여 이루어지는 종래 망동기 장치에 비해 회로 구성이 용이함은 물론 가격면에서도 경제적이고 장치의 부피도 작아져 콤팩트화도 가능한 이점이 있다.

Claims (8)

1. 상위국 교환기의 기준 클럭에 동기된 시스템 클럭을 생성하여 교환기의 타장치에 분배해주는 망동기 장치에 있어서, 하나의 회로팩에 구비되며 삼중화를 위해 3매로 구성되어, 중계선 장치로부터 얻어지는 기준클럭을 수신하여 후단의 시스템 클럭 발생부에 제공해주고, 상기 시스템 클럭 발생부에서 얻어지는 시스템 클럭을 분배하여 교환기의 다른 장치로 공급해주는 기준클록 수신 및 시스템 클럭 분배부와; 상기 하나의 회로팩과 다른 하나의 회로팩에 구비되며 삼중화를 위해 3매로 구성되어, 상기 기준클럭 수신 및 시스템 클럭 분배부에서 얻어지는 기준 클럭에 동기된 시스템 클럭을 발생하는 시스템 클럭 발생부를 포함하여 구성된 것을 특징으로 하는 교환기의 망동기 장치.
2. 제1항에 있어서, 상기 기준클럭 수신 및 시스템 클럭 분배부는, 중계선 장치로부터 얻어지는 3회선의 기준클럭을 수신하여 시스템 클럭 발생부에 제공해주는 기준클럭 수신부와; 상기 시스템 클럭 발생부에서 얻어지는 시스템 클럭을 분배하여 교환기의 다른 장치로 공급해주는 시스템 클럭 분배부로 구성된 것을 특징으로 하는 교환기의 망동기 장치.
3. 제1항에 있어서, 상기 시스템 클럭 발생부는, 상기 기준클럭 수신 및 시스템클럭 발생부에서 얻어지는 기준 클럭과 다른 시스템 클럭 발생부로부터 얻어지는 기준 클럭중 하나를 선택하고 그 선택한 클럭과 내부 발진 클럭과의 위상차를 검출하는 위상차 검출부와, 상기 위상차 검출부에서 검출한 위상차를 처리하고 시스템 클럭 발생장치 전체 동작을 제어하는 제어부와, 상기 제어부의 제어에 따라 시스템 클럭 발생부의 프로세서간 통신 경로를 제공하는 프로세서간 통신 정합부와, 상기 제어부에서 얻어지는 위상차 처리값에 따라 수신된 기준 클럭에 동기되는 시스템 클럭을 발생하는 시스템 클럭 발생기로 구성된 것을 특징으로 하는 교환기의 망동기 장치.
4. 제3항에 있어서, 상기 기준클럭 수신부는, 중계선 장치로부터 수신되는 최대 3회선의 기준 클럭의 상태를 감시하는 기준클럭 감시부와, 상기 기준클럭 감시부에서 얻어지는 기준클럭 상태에 따라 수신한 3회선의 기준클럭중 하나의 기준클럭을 선택하는 기준클럭 선택부와, 상기 수신한 3회선의 기준클럭중 슬립검출용 기준 클럭을 선택하는 슬립 검출용 기준클럭 선택부와, 기준 클럭의 삼중화를 콘트롤하는 기준클럭 삼중화부와, 상기 기준클럭 삼중화부에서 얻어지는 제어신호에 따라 상기 기준클럭 선택부에서 선택된 기준클럭을 버퍼링하여 시스템 클럭 발생부로 전달해주는 기준클럭 버퍼부와, 상기 슬립검출용 기준클럭 선택부에서 선택된 기준클럭으로부터 슬립을 검출하여 상위 프로세서로 전달해주는 슬립 검출부로 구성된 것을 특징으로 하는 교환기의 망동기 장치.
5. 제3항에 있어서, 상기 시스템 클럭 분배부는, 상기 시스템클럭 발생부에서 각각 얻어지는 3개의 시스템 클럭의 상태를 감시하는 시스템 클럭 감시부와, 상기 시스템 클럭 감시부에서 발생된 상태 감시 제어신호에 따라 상기 3개의 시스템 클럭중 하나의 시스템 클럭을 선택하는 시스템 클럭 선택부와, 상기 3개의 시스템 클럭간의 미세 위상차를 검출하는 미세 위상차 검출부와, 상기 시스템 클럭 선택부가 하나의 시스템 클럭을 선택토록 제어신호를 발생하는 시스템 클럭 선택제어부와, 상기 상위 프로세서와 통신을 통하여 시스템 클럭 분배를 제어하는 시스템클럭 분배 제어부와, 상기 시스템클럭 분배 제어부에서 발생된 분배 제어신호에 따라 상기 시스템 클럭 선택부에서 선택한 시스템 클럭을 버퍼링하여 출력하는 시스템 클럭 버퍼부와, 상기 시스템 클럭 버퍼부에서 버퍼링된 시스템 클럭을 타 교환기의 장치가 필요로 하는 클럭으로 분배해주는 시스템 클럭 공급부로 구성된 것을 특징으로 하는 교환기의 망동기 장치.
6. 제5항에 있어서, 상기 시스템 클럭 선택부는, 망동기 장치를 구성하는 3개의 시스템 클럭 발생부로부터 얻어지는 3회선의 ECL(Emitter Coupled Logic)시스템 클럭을 TTL 신호로 변환하는 ECL/TTL 변환부와, 상기 시스템 클럭 감시부로부터 시스템 클럭의 상태 정보를 받아 3회선의 시스템 클럭중 하나의 시스템 클럭이 선택되도록 제어신호를 발생하는 3/1 선택부와, 상기 3/1선택부에서 발생되는 시스템 클럭 선택신호에 따라 상기 ECL/TTL 변환부로부터 얻어지는 시스템 클럭중 하나를 선택하여 시스템 클럭 버퍼부에 전달해주는 클럭 선택기로 구성된 것을 특징으로 하는 교환기의 망동기 장치.
7. 제5항에 있어서, 상기 미세 위상차 검출부는, 3개의 시스템 클럭 발생부로부터 얻어지는 3개의 시스템 클럭중 제1 및 제2 시스템 클럭간의 위상차를 검출하는 제1플립플롭 및 제1배타적 논리합소자와, 상기 제1시스템클럭과 제3시스템 클럭간의 위상차를 검출하는 제2플립플롭 및 제2배타적 논리합소자와, 상기 제2시스템 클럭과 제3시스템 클럭간의 위상차를 검출하는 제3플립플롭 및 제3배타적 논리합소자로 구성된 것을 특징으로 하는 교환기의 망동기 장치.
8. 제5항에 있어서, 상기 시스템 클럭 선택 제어부는, 3개의 시스템 클럭 발생부로부터 각각 얻어지는 마스터 코드값을 래치하는 제1 내지 제3 래치와, 상기 마스터 코드가 전송되는지를 감시하는 제1 내지 제3 감시부와, 상기 제1 내지 제3 감시부에서 각각 얻어지는 신호에 따라 상기 제1 내지 제3 래치에서 각각 얻어지는 마스터 코드값을 출력하거나 이전의 마스터 코드값을 출력하는 제1 내지 제3 레지스터와, 상기 제1 내지 제3 레지스터에서 각각 얻어지는 마스터 코드값 중 일치하는 2개 이상의 신호에 의해 시스템 클럭 선택신호를 발생하는 제1 및 제2 어드레스 디코더로 구성된 것을 특징으로 하는 교환기의 망동기장치.

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