JP2004199829A - 半導体記憶装置 - Google Patents
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Abstract
【課題】非選択メモリセルのデータを良好に保持しながら、低電源電圧であっても、1つの選択メモリセルのみについてデータ書き込みを可能にする。
【解決手段】各対のビット線(BIT0、NBIT0)、(BIT1、NBIT1)に接続された同一列のメモリセル(1A〜1B)、(1C〜1D)の駆動用トランジスタ(MN3A、MN4A〜MN3B、MN4B)、(MN3C、MN4C〜MN3D、MN4D)のソースを共通に活性化用トランジスタ(MN5A)、(MN5B)を介して各々低電圧電源VSSに接続する。データ書き込み時には、選択ビット線対(例えばBIT0、NBIT0)に接続された同一列のメモリセル(1A〜1B)の活性化用トランジスタ(MN5A)を非導通として、この同一列のメモリセル(1A〜1B)の駆動トランジスタ(MN3A、MN4A〜MN3B、MN4B)のソースをフローティングにする。
【選択図】図1
【解決手段】各対のビット線(BIT0、NBIT0)、(BIT1、NBIT1)に接続された同一列のメモリセル(1A〜1B)、(1C〜1D)の駆動用トランジスタ(MN3A、MN4A〜MN3B、MN4B)、(MN3C、MN4C〜MN3D、MN4D)のソースを共通に活性化用トランジスタ(MN5A)、(MN5B)を介して各々低電圧電源VSSに接続する。データ書き込み時には、選択ビット線対(例えばBIT0、NBIT0)に接続された同一列のメモリセル(1A〜1B)の活性化用トランジスタ(MN5A)を非導通として、この同一列のメモリセル(1A〜1B)の駆動トランジスタ(MN3A、MN4A〜MN3B、MN4B)のソースをフローティングにする。
【選択図】図1
Description
【0001】
【発明の属する技術分野】
本発明は半導体記憶装置の低電圧化及び低消費電力化に関する。
【0002】
【従来の技術】
図6は、従来のSRAMの回路を示す。このSRAMは、アレイ状に配置された多数のメモリセル1A〜1Dを持つ。これ等のメモリセルは同一構成を有するので、メモリセル1Aを例示して説明すると、メモリセル1Aは、2つの負荷用のトランジスタMP1A、MP2Aと、2つの転送用トランジスタMN1A、MN2Aと、2つの駆動用トランジスタMN3A、MN4Aとからなる。2つの転送用トランジスタMN1A、MN2Aは、そのゲートがワード線WLnに、ドレインがビット線BIT0、NBIT0に接続されている。2つの負荷用トランジスタMP1A、MP2Aのソースは高電圧電源VDDに接続され、2つの駆動用トランジスタMN3A、MN4Aのソースは低電圧電源VSSに接続されている。負荷用トランジスタMP1A、MP2Aと駆動用トランジスタMN3A、MN4Aとで2個のラッチ回路が形成されていて、各ラッチ回路の出力は転送用トランジスタMN1A、MN2Aのソースに接続されている。
【0003】
また、図6のSRAMにおいて、2A、2Bはビット線対(BIT0、NBIT0)、(BIT1、NBIT1)に各々接続されたプリチャージ・イコライズ回路であって、プリチャージ信号PRが入力される。3A、3Bはビット線対(BIT0、NBIT0)、(BIT1、NBIT1)に各々接続されたカラムセレクタであって、カラム信号CA0、CA1が入力される。4はデータの書き込み回路であって、1対のバスBUS、NBUSを介して前記カラムセレクタ3A、3Bに接続されている。
【0004】
前記SRAMのデータ書き込み時における動作を図7のタイミング図に沿って説明する。
【0005】
書き込み時には、プリチャージ・イコライズ回路2A、2Bによって高電圧電源VDDの電圧にプリチャージされているビット線(BIT0、NBIT0、BIT1、NBIT1)のうち、カラムセレクタ(例えば3A)で選択されたビット線(BIT0、NBIT0)のうち一方を書き込み回路4により低電圧VSSに反転させる。次に、選択されたワード線(例えばWLn)を活性化させて、メモリセル1Aの転送用トランジスタMN1A、MN2Aを導通させ、メモリセル1Aにデータを書き込む。
【0006】
ところで、データ書き込みに対する評価としては、非特許文献1では、書き込みマージンを使用している。この書き込みマージンは、メモリセル内部のデータを反転データに書き換える際のマージンを規定したものである。図6に示したSRAMのように、駆動用トランジスタMN3A〜MN4Dの各ソースが低電圧電源VSSに接続されている場合には、高電圧電源VDDが低電圧化するほど、書き込みマージンは小さくなる。
【0007】
従って、図6に示したSRAMでは、低電圧化時には、書き込みマージンが小さくなって、書き込み前のデータとは反転のデータを書き込み難くなる。更に、図6に示したSRAMでは、書き込むべきメモリセル1Aに接続されたビット線対BIT0、NBIT0のうち、一方は高電圧VDDから低電圧VSSにまで全振幅させるため、書き込み時の消費電流が大きくなる欠点がある。
【0008】
前記課題を解決するために、例えば特許文献1では、図8に示すように、同一行のメモリセル(1A、1C)〜(1B、1D)の駆動用トランジスタ(MN3A、MN4A、MN3C、MN4C)〜(MN3B、MN4B、MN3D、MN4D)のソース線を共通にし、この共通ソース線をソース電位制御信号SLn〜SL0で制御して、書き込み時には、前記駆動用トランジスタの共通ソース線のうち1本をフローティングにして、ビット線対の電位差を高電圧VDDと低電圧VSSとの電位差(VDD−VSS)よりも小さい電位差でメモリセルに書き込みを行うことにより、低消費電力を実現している。
【0009】
【非特許文献1】
電子通信情報学会論文誌 1992 Vol.J75 C-II No.7 pp350〜361
【0010】
【特許文献1】
特開平8−180684号公報(図8)
【0011】
【発明が解決しようとする課題】
しかしながら、図8に示した従来の半導体記憶装置では、例えばビット線対BIT0、NBIT0が選択された場合に、例えばワード線WLnが選択されたときには、選択メモリセル1Aでは、転送用トランジスタMN1A、MN2Aが導通し、駆動用トランジスタMN3A、MN4Aのソースはソース電位制御信号SLnによりフローティングとなって、ビット線BIT0、NBIT0の電位差がメモリセル1Aに伝達され、データが書き込まれるが、同一行の非選択メモリセル1Cでも、転送用トランジスタMN1C、MN2Cが導通すると共に、駆動用トランジスタMN3C、MN4Cのソースはフローティングとなるため、非選択メモリセル1Cも蓄積ノードDC、NDCのデータが書き換わってしまう可能性がある。従って、同一ワード線(例えばWLn)に接続された複数のメモリセル1A、1Cをカラムセレクタ3A、3Bで選択することができない。
【0012】
本発明は前記従来の問題点を解決するものであり、その目的は、同一ワード線に接続されたメモリセルをカラム選択することができ、低電圧書き込みが可能で、しかも書き込み時の消費電流を低減することにある。
【0013】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、メモリセルへのデータの書き込み時には、選択された1対のビット線に接続される複数のメモリセルにおいて、その各駆動用トランジスタのソースをフローティングにすることとする。
【0014】
具体的に、請求項1記載の発明の半導体記憶装置は、アレイ状に配置された複数のメモリセルを備え、前記各メモリセルは、ソースに第1の電位が供給され、ゲートに互いのドレインが接続された2つの負荷用トランジスタと、ソース及びドレインの一方が1対のビット線に接続され、他方が前記2つの負荷用トランジスタの各々のドレインに接続され、ゲートがワード線に接続された2つの転送用トランジスタと、ソースが共通に接続され、ドレインが前記2つの負荷用トランジスタの各々のドレインに接続され、ゲートが互いのドレインに接続された2つの駆動用トランジスタとを含む半導体記憶装置において、前記ビット線の方向に位置する複数列のメモリセルでは、各列毎に、複数個のメモリセルの各駆動用トランジスタのソース線が共通に接続されており、前記各共通ソース線は、前記ビット線を選択したデータの書き込み時には、前記選択ビット線に対応する列の共通ソース線のみが前記ワード線の活性化時にフローティングにされることを特徴とする。
【0015】
請求項2記載の発明は、前記請求項1記載の半導体記憶装置において、前記同一列の複数個のメモリセルの各駆動用トランジスタの共通ソース線がフローティングにされた際に、前記1対のビット線の電位を前記第1の電位とこの第1の電位よりも低い第2の電位との電位差よりも小さい電位差で前記メモリセルにデータを書き込むことを特徴とする。
【0016】
請求項3記載の発明は、前記請求項1又は2記載の半導体記憶装置において、前記各メモリセルの転送用トランジスタはN型トランジスタで構成されていて、前記1対のビット線を、前記第1の電位と前記第2の電位との間の第3の電位の近傍の電位で動作させることを特徴とする。
【0017】
請求項4記載の発明は、前記請求項1又は2記載の半導体記憶装置において、前記各メモリセルの転送用トランジスタはP型トランジスタで構成されていて、前記1対のビット線を、前記第1の電位の近傍の電位で動作させることを特徴とする。
【0018】
請求項5記載の発明は、前記請求項3記載の半導体記憶装置において、前記1対のビット線は、P型トランジスタにより同一電位にイコライズされることを特徴とする。
【0019】
請求項6記載の発明は、前記請求項1又は2記載の半導体記憶装置において、前記メモリセルへのデータの書き込み時において、前記ワード線を所定の一定期間のみ活性化すると共に、前記駆動用トランジスタのソースを前記一定期間のみフローティングにすることを特徴とする。
【0020】
請求項7記載の発明は、前記請求項1、2又は6記載の半導体記憶装置において、ドレインが前記同一列の複数個のメモリセルの各駆動用トランジスタの共通ソース線に接続され、ソースが前記第2の電位に接続された活性化用トランジスタを備え、前記活性化用トランジスタは、前記メモリセルへのデータの書き込み時に非導通に制御されることを特徴とする。
【0021】
請求項8記載の発明は、前記請求項7記載の半導体記憶装置において、前記活性化用トランジスタは、前記メモリセルからのデータの読み出し時に、基板電位が正電位に制御されることを特徴とする。
【0022】
以上により、請求項1〜8記載の発明では、データの書き込み時において、所定の1対のビット線の選択時には、この1対のビット線につながる同一列方向の複数のメモリセルにおいて、それ等の各駆動用トランジスタのソースがフローティングにされる。この状態において、1本のワード線が選択されると、前記同一列方向の複数のメモリセルのうち1つのメモリセルが選択され、この選択メモリセルの内部に前記選択ビット線対の電位が伝達されるので、電源電圧が低電圧の場合であっても、書き込みマージンに関わりなく、メモリセルへのデータ書き込みが可能となる。
【0023】
ここで、同一列のメモリセルのうち、非選択メモリセルでは、その駆動用トランジスタのソ−スがフローティングにされるが、転送用トランジスタが非活性であるので、データは保持される。また、非選択のビット線に繋がる多数のメモリセルでは、前記選択ワード線で選択されたメモリセルを含めて、その駆動用トランジスタのソ−スがフローティングでないので、データは良好に保持される。
【0024】
特に、請求項2記載の発明では、ビット線対の電位差を第1の電位と第2の電位との電位差に拡げなくても、その間の小さな第3の電位差でメモリセルに伝達されるので、低消費電流となる。
【0025】
また、請求項5記載の発明では、転送トランジスタをN型トランジスタで構成し、1対のビット線を第1の電位と第2の電位との間の第3の電位近傍で動作させる場合に、この1対のビット線がP型トランジスタにより同一電位にイコライズされるので、書き込み時において、1対のビット線の電位がVDD−Vtn(VtnはN型トランジスタの閾値電圧)よりも高い電位になっても、誤動作することが有効に防止される。
【0026】
更に、請求項6記載の発明では、書き込み時に、ワード線を一定期間だけ活性化させ、且つ駆動用トランジスタのソースをその一定期間に限りフローティングにするので、同一列に接続された非選択メモリセルの内部データがリーク等で破壊されることが有効に防止され、データ保持特性が向上する。
【0027】
加えて、請求項7記載の発明では、ワード線を活性化させた書き込み時には、活性化用トランジスタを非導通にして、メモリセルの駆動用トランジスタのソースをフローティングとした状態で、1対のビット線の電位がメモリセルに伝達され、その後、ワード線が非活性化されると、活性化用トランジスタを第2の電位に導通させて、メモリセル内部のデータを第1の電位にまで増幅し、保持する。従って、書き込み時のビット線対の電位差を小さく制限して、ビット線電流を削減することができる。
【0028】
また、請求項8記載の発明では、データ読み出し時には、活性化用トランジスタの基板電位が正電位に制御されるので、活性化用トランジスタの閾値電圧を小さくできて、読み出し速度が速くなる。
【0029】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【0030】
(第1の実施の形態)
図1は本発明の第1の実施の形態における半導体記憶装置の構成図を示す。
【0031】
同図において、複数のメモリセル1A〜1Dはアレイ状に配置されている。以下、代表して、メモリセル1Aについて説明する。他のメモリセル1B〜1Dは同一内部構成を持つので、各々、添符号B、C、Dを付してその説明を省略する。
【0032】
メモリセル1Aは、2つのP型負荷用トランジスタMP1A、MP2Aと、2つのN型転送用トランジスタMN1A、MN2Aと、2つのN型駆動用トランジスタMN3A、MN4Aとから構成される。2つの負荷用トランジスタMP1A、MP2Aは、そのソースが高電圧電源VDDに接続されて高電位(第1の電位)が供給され、ドレインは2つの転送用トランジスタMN1A、MN2Aのソース及び2つの駆動用トランジスタMN3A、MN4Aのドレインに接続されている。前記2つの負荷用トランジスタMP1A、MP2Aのゲートは、各々、2つの駆動用トランジスタMN3A、MN4Aのゲートと、互いの他方の負荷用トランジスタMP1A、MP2Aのドレインとに接続されている。前記2つの転送用トランジスタMN1A、MN2Aは、そのゲートがワード線WLnに接続され、ドレインはビット線BIT0、NBIT0に接続される。前記駆動用トランジスタMN3A、MN4Aは、そのゲートが互いのドレインに接続される。
【0033】
そして、ビット線BIT0、NBIT0の方向に同一列に配置されているメモリセル1A〜1Bの各2つの駆動用トランジスタ(MN3A、MN4A)、(MN3B、MN4B)のソースは、共通ソース線10Aの一端に接続される。この共通ソース線10Aの他端は接地される。更に、この共通ソース線10Aには活性化用トランジスタMN5Aが配置されている。この活性化用トランジスタMN5Aは、そのドレインが駆動用トランジスタ(MN3A、MN4A)、(MN3B、MN4B)のソースに接続され、そのソースは低電圧電源VSSに接続されて低電圧(第2の電位)が供給され、そのゲートにはソース電位制御信号SL0が入力される。同様に、ビット線BIT1、NBIT1の方向に同一列に配置されているメモリセル1C〜1Dの各2つの駆動用トランジスタ(MN3C、MN4C)、(MN3D、MN4D)のソースも、一端が接地された共通ソース線10Bに接続され、この共通ソース線10Bには活性化用トランジスタMN5Bが配置される。この活性化用トランジスタMN5Bのゲートには、ソース電位制御信号SL1が入力される。これらのソース電位制御信号SL0、SL1は、データ書き込み時に、対応するビット線対(BIT0、NBIT0)、(BIT1、NBIT1)が選択されたときに、合わせて活性化される。
【0034】
また、図1において、2A、2Bはビット線対(BIT0、NBIT0)、(BIT1、NBIT1)に対応したプリチャージ・イコライズ回路であって、各プリチャージ・イコライズ回路2A、2Bは、2個のN型プリチャージトランジスタ(MN6A、MN7A)、(MN6B、MN7B)と、1個のN型イコライズトランジスタMN8A、MN8Bとにより構成されていて、プリチャージ信号(Hレベル)PRを受けて、対応する1対のビット線を相互接続してイコライズすると共に、電源電位VDDよりもN型プリチャージトランジスタのしきい値電圧Vt分低い電位(第3の電位)VDD−Vtにプリチャージする。3A、3Bはビット線対(BIT0、NBIT0)、(BIT1、NBIT1)に対応したカラムセレクタ、4は書き込むべきデータを出力する書き込み回路である。各カラムセレクタ3A、3Bは、対応するカラムセレクタ選択信号CA0、CA1を受けて、前記書き込み回路4からのデータを対応するビット線対に伝達する。
【0035】
次に、本実施の形態の動作を説明する。ここでは、メモリセル1Aに対してデータ書き込みを行う場合を図2のタイミング図に基づいて説明する。
【0036】
書き込み時において、ビット線BIT0、NBIT0、BIT1、NBIT1は、各々、予め、プリチャージ・イコライズ回路2A、2Bにより、電位VDD−Vtnにプリチャージされている。プリチャージ信号PRが接地電位VSSになると、前記プリチャージされているビット線BIT0、NBIT0、BIT1、NBIT1のプリチャージが解除される。
【0037】
次に、カラムセレクタ選択信号CA0の電位が電源電位VDDになり、選択された1対のビット線BIT0、NBIT0のうち一方の電位を、書き込み回路4により電位(VDD−Vtn−ΔV)に引き下げる。ここで、ΔVは、プリチャージ電位(VDD−Vtn)よりも小さい微小電圧、すなわち、電源電位VDDと接地電位VSSとの電位差よりも小さい電位である。
【0038】
次いで、ワード線WLnの電位が電源電位VDDに活性化され、これと同時にソース線SL0の電位が接地電位VSSに非活性化される。このとき、このワード線WLnの活性化及びソース線SL0の非活性化は、動作周波数によらず、一定期間に設定される。この状態では、活性化用トランジスタMN5Aが非導通になるので、前記選択されたビット線BIT0、NBIT0方向に同一列に並ぶメモリセル1A〜1Bの駆動用トランジスタMN3A、MN4A〜MN3B、MN4Bのソースがフローティングになる。この時、ソース線SL1の電位は電源電位VDDに維持されるので、活性化用トランジスタMN5Bは導通しており、非選択ビット線BIT1、NBIT1方向に同一列に並ぶメモリセル1C〜1Dの駆動用トランジスタMN3C、MN4C〜MN3D、MN4Dのソースは接地されている。選択メモリセル1Aでは、駆動用トランジスタMN3A、MN4Aのソースがフローティングの状態の下で、前記ワード線WLnにより転送用トランジスタMN1A、MN2Aが導通するので、メモリセル1Aの蓄積ノードDA、NDAにビット線BIT0、NBIT0の電位(電位差ΔV)が伝達され始める。
【0039】
その後、メモリセル1Aの蓄積ノードDA、NDA間の電位差が微小電位ΔVとなると、ワード線WLnの電位が接地電位VSSになると共に、ソース線SL0の電位が電源電位VDDに上げられる。これにより、選択メモリセル1Aでは、転送用トランジスタMN1A、MN2Aが非導通になると共に、活性化用トランジスタMN5Aが導通して駆動用トランジスタMN3A、MN4Aのソースが接地電位になって、メモリセル1A内の蓄積ノードDA、NDAの電位が電源電位VDD、接地電位にまで増幅され、メモリセル1Aへのデータ書き込みが終了する。
【0040】
書き込みが終了すると、プリチャージ信号PRが電源電位VDDになり、ビット線BIT0、NBIT0、BIT1、NBIT1の電位が電位VDD−Vtnにプリチャージ及びイコライズされる。
【0041】
以上のように、データ書き込み時には、選択メモリセル1Aでは、駆動用トランジスタMN3A、MN4Aのソースがフローティングになるので、電源電圧VDDが低電圧であっても、書き込みマージンに関わらず、反転データを書き込むことができる。しかも、選択ビット線BIT0、NBIT0の一方をプリチャージ電位VDD−Vtnから微小電位ΔVにまでしか振幅させないので、全振幅(VDD−VSS)させる場合と比較して低消費電力を実現できる。
【0042】
ここに、選択メモリセル1Aと同一列に配置されている非選択メモリセル1Bでは、駆動用トランジスタMN3B、MN4Bのソースがフローティングになるが、転送用トランジスタMN1B、MN2Bが非活性であるので、データはそのまま保持される。更に、選択メモリセル1Aと同一行の非選択メモリセル1Cでは、選択ワード線WLnにより転送用トランジスタMN1C、MN2Cが導通するものの、活性化用トランジスタMN5Bが導通していて、駆動用トランジスタMN3C、MN4Cのソースが接地電位にあるので、蓄積ノードDC、NDCのデータは良好に保持される。加えて、選択メモリセル1Aへのビット線の電位伝達時において、ワード線WLnの活性化及びソース線SL0の非活性化は、動作周波数によらず一定期間に設定されるので、リーク等に起因するデータ破壊が有効に防止され、データ保持の安定性が確保される。
【0043】
以上、データ書き込み時を説明したが、データ読み出し時には、活性化用トランジスタMN5A、MN5Bの基板には正の電位が与えられる。これにより、活性化用トランジスタMN5A、MN5Bの閾値電圧が低くなって、データ読み出しの高速化が図られることになる。
【0044】
(第2の実施の形態)
次に、本発明の第2の実施の形態の半導体記憶装置を説明する。
【0045】
図3は、本実施の形態の半導体記憶装置を示す。同図では、図1の半導体記憶装置と比べて、次の点のみが相違する。即ち、プリチャージ・イコライズ回路2A、2Bのイコライズトランジスタは、P型トランジスタMP5A、MP5Bで構成され、それらのゲートにはプリチャージ信号PRの反転信号が入力される。
【0046】
本実施の形態では、ビット線BIT0、NBIT0、BIT1、NBIT1の電位がプリチャージ電位VDD−Vtnよりも高くなっても、データ書き込み時には、選択ビット線(例えばBIT0、NBIT0)のうち一方の電位を書き込み回路4により接地電位VSSに引き下げることにより、ビット線BIT0、NBIT0のデータをメモリセル1A内に伝達し、メモリセル1A内の蓄積ノードDA、NDAのうちの一方の電位が接地電位VSSになると、負荷トランジスタMP1A又はMP2Aが導通状態となるので、メモリセル1A内の蓄積ノードDA、NDAの他方が電源電位VDDになる。そして、ワード線WLnが非活性になると共にソース線SL0が電源電位VDDになることにより、メモリセル1Aへ書き込んだデータを保持することができる。従って、電源電圧VDDが低電圧であっても、書き込みマージンに関わらず、メモリセル1Aに反転データを書き込むことができる。
【0047】
また、データ読み出し時には、プリチャージ・イコライズ回路2A、2BのイコライズトランジスタMP5A、MP5BがP型トランジスタで構成されるので、ビット線BIT0、NBIT0、BIT1、NBIT1の電位が電位VDD−Vtnよりも高くなっても、メモリセル1A〜1Dのデータを良好に読み出すことが可能である。
【0048】
(第3の実施の形態)
続いて、本発明の第3の実施の形態を説明する。
【0049】
図4は本実施の形態の半導体記憶装置の構成図を示す。同図の半導体記憶装置は、図1に示した第1の実施の形態の半導体記憶装置とは次の構成のみが相違している。
【0050】
すなわち、各メモリセル1A〜1Dでは、転送用トランジスタはP型トランジスタ(MP3AとMP4A)、(MP3BとMP4B)、(MP3CとMP4C)、(MP3DとMP4D)で構成され、その各ゲートはワード線選択信号WLn〜WL0の反転信号が入力される。また、プリチャージ・イコライズ回路2A、2Bでは、プリチャージトランジスタがP型トランジスタ(MP5A、MP6A)、(MP5B、MP6B)で構成され、イコライズトランジスタもP型トランジスタMP7A、MP7Bで構成され、これらP型トランジスタの各ゲートにはプリチャージ信号PRの反転信号が入力される。更に、カラムセレクタ3A、3Bも、各々、2個のP型トランジスタ(MP8A、MP9A)、(MP8B、MP9B)で構成され、これ等のP型トランジスタの各ゲートには対応するカラムセレクタ選択信号CA0、CA1の反転信号が入力される。
【0051】
次に、本実施の形態の半導体記憶装置の動作を説明する。ここでは、メモリセル1Aにデータ書き込みを行う場合を図5に基づいて説明する。
【0052】
書き込み時において、ビット線BIT0、NBIT0、BIT1、NBIT1は、各々、予め、プリチャージ・イコライズ回路2A、2Bによって電源電圧VDDにプリチャージされている。プリチャージ信号PRが接地電位VSSになり、前記プリチャージされているビット線BIT0、NBIT0、BIT1、NBIT1のプリチャージが解除される。
【0053】
次に、カラムセレクタ選択信号CA0の電位が電源電位VDDになり、選択されたビット線BIT0、NBIT0のうち一方の電位を書き込み回路4により電源電位VDDよりも微小電位ΔVだけ低い電位VDD−ΔVに引き下げ始める。
【0054】
続いて、ワード線WLnの電位が電源電位VDDになり、これと同時にソース線SL0の電位が接地電位VSSになる。このワード線WLnの活性化及びソース線SL0の非活性化は動作周波数によらず一定期間に設定される。この状態では、活性化用トランジスタMN5Aが非導通になるので、選択メモリセル1Aでは、駆動用トランジスタMN3A、MN4Aのソースがフローティングになる。このとき、ソース線SL1の電位は電源電位VDDのままとされ、非選択メモリセル1C〜1Dでは、駆動用トランジスタ(MN3C、MN4C)〜(MN3D、MN4D)のソースは接地電位VSSに保持される。前記選択メモリセル1Aでは、転送用トランジスタMP3A、MP4Aが導通して、蓄積ノードDA、NDAに前記選択ビット線BIT0、NBIT0の電位(電位差ΔV未満)が伝達され始める。
【0055】
そして、前記選択ビット線BIT0、NBIT0の電位差が微小電位ΔVとなり、選択メモリセル1Aの蓄積ノードDA、NDAの電位差も微小電位ΔVとなると、この時点で、ワード線WLnの電位が接地電位VSSにされ、その後、ソース線SL0の電位は電源電位VDDに上げられる。これにより、選択メモリセル1Aでは、転送用トランジスタMP3A、MP4Aが非導通になると共に、ソース線SL0が電源電位VDDになって活性化用トランジスタMN5Aが導通して、駆動用トランジスタMN3A、MN4Aのソースが接地電位VSSにされるので、蓄積ノードDA、NDAの電位(VDD、VDD−ΔV)が増幅されて電源電位VDD、接地電位VSSとなり、メモリセル1Aへのデータ書き込みが完了する。
【0056】
データ書き込みが終了すると、カラムセレクタ選択信号CA0が接地電位VSSにされると共に、プリチャージ信号PRが電源電位VDDになって、ビット線BIT0、NBIT0、BIT1、NBIT1の電位が電源電位VDDにプリチャージ及びイコライズされる。
【0057】
ここに、データ書き込み時には、選択メモリセル1Aでは、駆動用トランジスタMN3A、MN4Aのソースがフローティングになるので、電源電圧VDDが低電圧であっても、書き込みマージンに関わらず、反転データを書き込むことができる。しかも、選択ビット線BIT0、NBIT0の一方をプリチャージ電位VDDよりも微小電位ΔVだけ低い電位(VDD−ΔV)までしか振幅させないので、全振幅させる場合と比較して低消費電力化を実現することができる。
【0058】
しかも、選択メモリセル1Aと同一列に配置されている非選択メモリセル1Bでは、活性化用トランジスタMN5Aの導通により駆動用トランジスタMN3B、MN4Bのソースもフローティングになるが、転送用トランジスタMP3B、MP4Bが非導通であるので、データは良好に保持される。更に、選択メモリセル1Aと同一行の非選択メモリセル1Cでは、ワード線WLnにより転送用トランジスタMP3C、MP4Cが導通するが、活性化用トランジスタMN5Bが導通していて、駆動用トランジスタMN3C、MN4Cのソースが接地電位VSSであるので、データは良好に保持される。加えて、選択メモリセル1Aへのビット線の電位伝達時において、ワード線WLnの活性化及びソース線SL0の非活性化は、動作周波数によらず一定期間に設定されるので、リーク等に起因するデータ破壊が有効に防止され、データ保持の安定性が確保される。
【0059】
以上、データ書き込み時を説明したが、データ読み出し時には、活性化用トランジスタMN5A、MN5Bの基板には正の電位が与えられる。これにより、活性化用トランジスタMN5A、MN5Bの閾値電圧が低くなって、データ読み出しの高速化が図られることになる。
【0060】
【発明の効果】
以上説明したように、請求項1〜8記載の発明の半導体記憶装置によれば、データ書き込み時には、選択ビット線に接続された同一列のメモリセルの駆動用トランジスタのソースを共通にフローティングとしたので、非選択メモリセルでのデータを良好に保持しながら、電源電圧が低電圧の場合であっても、書き込みマージンに関わりなく、1つの選択メモリセルのみについてデータ書き込みを可能にできる。
【0061】
特に、請求項2記載の発明によれば、ビット線対の電位差を第1の電位と第2の電位との電位差に拡げなくても、その間の小さな第3の電位差でメモリセルに伝達できるので、低消費電流となる。
【0062】
また、請求項5記載の発明によれば、メモリセルの転送トランジスタをN型トランジスタで構成し、1対のビット線を第1の電位と第2の電位との間の第3の電位近傍で動作させる場合に、この1対のビット線をP型トランジスタによりイコライズしたので、書き込み時において、1対のビット線の電位が高電位となっても、誤動作することを有効に防止できる。
【0063】
更に、請求項6記載の発明によれば、書き込み時に、ワード線を一定期間だけ活性化させ、且つ駆動用トランジスタのソースをその一定期間に限りフローティングにしたので、同一列に接続された非選択メモリセルの内部データがリーク等で破壊されることを有効に防止して、データ保持特性の向上を図ることができる。
【0064】
加えて、請求項7記載の発明によれば、書き込み時のビット線対の電位差を小さく制限して、ビット線電流を削減することが可能である。
【0065】
また、請求項8記載の発明によれば、メモリセルの駆動用トランジスタのソースに活性化用トランジスタを接続した場合であっても、その基板電位を読み出し時には正電位に制御したので、その活性化用トランジスタの閾値電圧を小さくできて、読み出し速度の向上を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体記憶装置を示す図である。
【図2】同半導体記憶装置の書き込み時のタイミング図である。
【図3】本発明の第2の実施の形態の半導体記憶装置を示す図である。
【図4】本発明の第3の実施の形態の半導体記憶装置を示す図である。
【図5】同半導体記憶装置の書き込み時のタイミング図である。
【図6】従来の半導体記憶装置を示す図である。
【図7】同半導体記憶装置の書き込み時のタイミング図である。
【図8】図6の半導体記憶装置を改良した従来の半導体記憶装置を示す図である。
【符号の説明】
1A〜1D メモリセル
MP1A〜MP2D 負荷用トランジスタ
MN1A〜MN2D N型転送用トランジスタ
MP3A〜MP4D P型転送用トランジスタ
MN3A〜MN4D 駆動用トランジスタ
WL0〜WLn ワード線
BIT0〜NBIT1 ビット線
SL0、SL1 ソース電位制御信号
PR プリチャージ信号
CA0、CA1 カラムセレクタ選択信号
2A、2B プリチャージ・イコライズ回路
MP5A、MP5B P型イコライズトランジスタ
3A、3B カラムセレクタ
4 書き込み回路
10A、10B 共通ソース線
【発明の属する技術分野】
本発明は半導体記憶装置の低電圧化及び低消費電力化に関する。
【0002】
【従来の技術】
図6は、従来のSRAMの回路を示す。このSRAMは、アレイ状に配置された多数のメモリセル1A〜1Dを持つ。これ等のメモリセルは同一構成を有するので、メモリセル1Aを例示して説明すると、メモリセル1Aは、2つの負荷用のトランジスタMP1A、MP2Aと、2つの転送用トランジスタMN1A、MN2Aと、2つの駆動用トランジスタMN3A、MN4Aとからなる。2つの転送用トランジスタMN1A、MN2Aは、そのゲートがワード線WLnに、ドレインがビット線BIT0、NBIT0に接続されている。2つの負荷用トランジスタMP1A、MP2Aのソースは高電圧電源VDDに接続され、2つの駆動用トランジスタMN3A、MN4Aのソースは低電圧電源VSSに接続されている。負荷用トランジスタMP1A、MP2Aと駆動用トランジスタMN3A、MN4Aとで2個のラッチ回路が形成されていて、各ラッチ回路の出力は転送用トランジスタMN1A、MN2Aのソースに接続されている。
【0003】
また、図6のSRAMにおいて、2A、2Bはビット線対(BIT0、NBIT0)、(BIT1、NBIT1)に各々接続されたプリチャージ・イコライズ回路であって、プリチャージ信号PRが入力される。3A、3Bはビット線対(BIT0、NBIT0)、(BIT1、NBIT1)に各々接続されたカラムセレクタであって、カラム信号CA0、CA1が入力される。4はデータの書き込み回路であって、1対のバスBUS、NBUSを介して前記カラムセレクタ3A、3Bに接続されている。
【0004】
前記SRAMのデータ書き込み時における動作を図7のタイミング図に沿って説明する。
【0005】
書き込み時には、プリチャージ・イコライズ回路2A、2Bによって高電圧電源VDDの電圧にプリチャージされているビット線(BIT0、NBIT0、BIT1、NBIT1)のうち、カラムセレクタ(例えば3A)で選択されたビット線(BIT0、NBIT0)のうち一方を書き込み回路4により低電圧VSSに反転させる。次に、選択されたワード線(例えばWLn)を活性化させて、メモリセル1Aの転送用トランジスタMN1A、MN2Aを導通させ、メモリセル1Aにデータを書き込む。
【0006】
ところで、データ書き込みに対する評価としては、非特許文献1では、書き込みマージンを使用している。この書き込みマージンは、メモリセル内部のデータを反転データに書き換える際のマージンを規定したものである。図6に示したSRAMのように、駆動用トランジスタMN3A〜MN4Dの各ソースが低電圧電源VSSに接続されている場合には、高電圧電源VDDが低電圧化するほど、書き込みマージンは小さくなる。
【0007】
従って、図6に示したSRAMでは、低電圧化時には、書き込みマージンが小さくなって、書き込み前のデータとは反転のデータを書き込み難くなる。更に、図6に示したSRAMでは、書き込むべきメモリセル1Aに接続されたビット線対BIT0、NBIT0のうち、一方は高電圧VDDから低電圧VSSにまで全振幅させるため、書き込み時の消費電流が大きくなる欠点がある。
【0008】
前記課題を解決するために、例えば特許文献1では、図8に示すように、同一行のメモリセル(1A、1C)〜(1B、1D)の駆動用トランジスタ(MN3A、MN4A、MN3C、MN4C)〜(MN3B、MN4B、MN3D、MN4D)のソース線を共通にし、この共通ソース線をソース電位制御信号SLn〜SL0で制御して、書き込み時には、前記駆動用トランジスタの共通ソース線のうち1本をフローティングにして、ビット線対の電位差を高電圧VDDと低電圧VSSとの電位差(VDD−VSS)よりも小さい電位差でメモリセルに書き込みを行うことにより、低消費電力を実現している。
【0009】
【非特許文献1】
電子通信情報学会論文誌 1992 Vol.J75 C-II No.7 pp350〜361
【0010】
【特許文献1】
特開平8−180684号公報(図8)
【0011】
【発明が解決しようとする課題】
しかしながら、図8に示した従来の半導体記憶装置では、例えばビット線対BIT0、NBIT0が選択された場合に、例えばワード線WLnが選択されたときには、選択メモリセル1Aでは、転送用トランジスタMN1A、MN2Aが導通し、駆動用トランジスタMN3A、MN4Aのソースはソース電位制御信号SLnによりフローティングとなって、ビット線BIT0、NBIT0の電位差がメモリセル1Aに伝達され、データが書き込まれるが、同一行の非選択メモリセル1Cでも、転送用トランジスタMN1C、MN2Cが導通すると共に、駆動用トランジスタMN3C、MN4Cのソースはフローティングとなるため、非選択メモリセル1Cも蓄積ノードDC、NDCのデータが書き換わってしまう可能性がある。従って、同一ワード線(例えばWLn)に接続された複数のメモリセル1A、1Cをカラムセレクタ3A、3Bで選択することができない。
【0012】
本発明は前記従来の問題点を解決するものであり、その目的は、同一ワード線に接続されたメモリセルをカラム選択することができ、低電圧書き込みが可能で、しかも書き込み時の消費電流を低減することにある。
【0013】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、メモリセルへのデータの書き込み時には、選択された1対のビット線に接続される複数のメモリセルにおいて、その各駆動用トランジスタのソースをフローティングにすることとする。
【0014】
具体的に、請求項1記載の発明の半導体記憶装置は、アレイ状に配置された複数のメモリセルを備え、前記各メモリセルは、ソースに第1の電位が供給され、ゲートに互いのドレインが接続された2つの負荷用トランジスタと、ソース及びドレインの一方が1対のビット線に接続され、他方が前記2つの負荷用トランジスタの各々のドレインに接続され、ゲートがワード線に接続された2つの転送用トランジスタと、ソースが共通に接続され、ドレインが前記2つの負荷用トランジスタの各々のドレインに接続され、ゲートが互いのドレインに接続された2つの駆動用トランジスタとを含む半導体記憶装置において、前記ビット線の方向に位置する複数列のメモリセルでは、各列毎に、複数個のメモリセルの各駆動用トランジスタのソース線が共通に接続されており、前記各共通ソース線は、前記ビット線を選択したデータの書き込み時には、前記選択ビット線に対応する列の共通ソース線のみが前記ワード線の活性化時にフローティングにされることを特徴とする。
【0015】
請求項2記載の発明は、前記請求項1記載の半導体記憶装置において、前記同一列の複数個のメモリセルの各駆動用トランジスタの共通ソース線がフローティングにされた際に、前記1対のビット線の電位を前記第1の電位とこの第1の電位よりも低い第2の電位との電位差よりも小さい電位差で前記メモリセルにデータを書き込むことを特徴とする。
【0016】
請求項3記載の発明は、前記請求項1又は2記載の半導体記憶装置において、前記各メモリセルの転送用トランジスタはN型トランジスタで構成されていて、前記1対のビット線を、前記第1の電位と前記第2の電位との間の第3の電位の近傍の電位で動作させることを特徴とする。
【0017】
請求項4記載の発明は、前記請求項1又は2記載の半導体記憶装置において、前記各メモリセルの転送用トランジスタはP型トランジスタで構成されていて、前記1対のビット線を、前記第1の電位の近傍の電位で動作させることを特徴とする。
【0018】
請求項5記載の発明は、前記請求項3記載の半導体記憶装置において、前記1対のビット線は、P型トランジスタにより同一電位にイコライズされることを特徴とする。
【0019】
請求項6記載の発明は、前記請求項1又は2記載の半導体記憶装置において、前記メモリセルへのデータの書き込み時において、前記ワード線を所定の一定期間のみ活性化すると共に、前記駆動用トランジスタのソースを前記一定期間のみフローティングにすることを特徴とする。
【0020】
請求項7記載の発明は、前記請求項1、2又は6記載の半導体記憶装置において、ドレインが前記同一列の複数個のメモリセルの各駆動用トランジスタの共通ソース線に接続され、ソースが前記第2の電位に接続された活性化用トランジスタを備え、前記活性化用トランジスタは、前記メモリセルへのデータの書き込み時に非導通に制御されることを特徴とする。
【0021】
請求項8記載の発明は、前記請求項7記載の半導体記憶装置において、前記活性化用トランジスタは、前記メモリセルからのデータの読み出し時に、基板電位が正電位に制御されることを特徴とする。
【0022】
以上により、請求項1〜8記載の発明では、データの書き込み時において、所定の1対のビット線の選択時には、この1対のビット線につながる同一列方向の複数のメモリセルにおいて、それ等の各駆動用トランジスタのソースがフローティングにされる。この状態において、1本のワード線が選択されると、前記同一列方向の複数のメモリセルのうち1つのメモリセルが選択され、この選択メモリセルの内部に前記選択ビット線対の電位が伝達されるので、電源電圧が低電圧の場合であっても、書き込みマージンに関わりなく、メモリセルへのデータ書き込みが可能となる。
【0023】
ここで、同一列のメモリセルのうち、非選択メモリセルでは、その駆動用トランジスタのソ−スがフローティングにされるが、転送用トランジスタが非活性であるので、データは保持される。また、非選択のビット線に繋がる多数のメモリセルでは、前記選択ワード線で選択されたメモリセルを含めて、その駆動用トランジスタのソ−スがフローティングでないので、データは良好に保持される。
【0024】
特に、請求項2記載の発明では、ビット線対の電位差を第1の電位と第2の電位との電位差に拡げなくても、その間の小さな第3の電位差でメモリセルに伝達されるので、低消費電流となる。
【0025】
また、請求項5記載の発明では、転送トランジスタをN型トランジスタで構成し、1対のビット線を第1の電位と第2の電位との間の第3の電位近傍で動作させる場合に、この1対のビット線がP型トランジスタにより同一電位にイコライズされるので、書き込み時において、1対のビット線の電位がVDD−Vtn(VtnはN型トランジスタの閾値電圧)よりも高い電位になっても、誤動作することが有効に防止される。
【0026】
更に、請求項6記載の発明では、書き込み時に、ワード線を一定期間だけ活性化させ、且つ駆動用トランジスタのソースをその一定期間に限りフローティングにするので、同一列に接続された非選択メモリセルの内部データがリーク等で破壊されることが有効に防止され、データ保持特性が向上する。
【0027】
加えて、請求項7記載の発明では、ワード線を活性化させた書き込み時には、活性化用トランジスタを非導通にして、メモリセルの駆動用トランジスタのソースをフローティングとした状態で、1対のビット線の電位がメモリセルに伝達され、その後、ワード線が非活性化されると、活性化用トランジスタを第2の電位に導通させて、メモリセル内部のデータを第1の電位にまで増幅し、保持する。従って、書き込み時のビット線対の電位差を小さく制限して、ビット線電流を削減することができる。
【0028】
また、請求項8記載の発明では、データ読み出し時には、活性化用トランジスタの基板電位が正電位に制御されるので、活性化用トランジスタの閾値電圧を小さくできて、読み出し速度が速くなる。
【0029】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【0030】
(第1の実施の形態)
図1は本発明の第1の実施の形態における半導体記憶装置の構成図を示す。
【0031】
同図において、複数のメモリセル1A〜1Dはアレイ状に配置されている。以下、代表して、メモリセル1Aについて説明する。他のメモリセル1B〜1Dは同一内部構成を持つので、各々、添符号B、C、Dを付してその説明を省略する。
【0032】
メモリセル1Aは、2つのP型負荷用トランジスタMP1A、MP2Aと、2つのN型転送用トランジスタMN1A、MN2Aと、2つのN型駆動用トランジスタMN3A、MN4Aとから構成される。2つの負荷用トランジスタMP1A、MP2Aは、そのソースが高電圧電源VDDに接続されて高電位(第1の電位)が供給され、ドレインは2つの転送用トランジスタMN1A、MN2Aのソース及び2つの駆動用トランジスタMN3A、MN4Aのドレインに接続されている。前記2つの負荷用トランジスタMP1A、MP2Aのゲートは、各々、2つの駆動用トランジスタMN3A、MN4Aのゲートと、互いの他方の負荷用トランジスタMP1A、MP2Aのドレインとに接続されている。前記2つの転送用トランジスタMN1A、MN2Aは、そのゲートがワード線WLnに接続され、ドレインはビット線BIT0、NBIT0に接続される。前記駆動用トランジスタMN3A、MN4Aは、そのゲートが互いのドレインに接続される。
【0033】
そして、ビット線BIT0、NBIT0の方向に同一列に配置されているメモリセル1A〜1Bの各2つの駆動用トランジスタ(MN3A、MN4A)、(MN3B、MN4B)のソースは、共通ソース線10Aの一端に接続される。この共通ソース線10Aの他端は接地される。更に、この共通ソース線10Aには活性化用トランジスタMN5Aが配置されている。この活性化用トランジスタMN5Aは、そのドレインが駆動用トランジスタ(MN3A、MN4A)、(MN3B、MN4B)のソースに接続され、そのソースは低電圧電源VSSに接続されて低電圧(第2の電位)が供給され、そのゲートにはソース電位制御信号SL0が入力される。同様に、ビット線BIT1、NBIT1の方向に同一列に配置されているメモリセル1C〜1Dの各2つの駆動用トランジスタ(MN3C、MN4C)、(MN3D、MN4D)のソースも、一端が接地された共通ソース線10Bに接続され、この共通ソース線10Bには活性化用トランジスタMN5Bが配置される。この活性化用トランジスタMN5Bのゲートには、ソース電位制御信号SL1が入力される。これらのソース電位制御信号SL0、SL1は、データ書き込み時に、対応するビット線対(BIT0、NBIT0)、(BIT1、NBIT1)が選択されたときに、合わせて活性化される。
【0034】
また、図1において、2A、2Bはビット線対(BIT0、NBIT0)、(BIT1、NBIT1)に対応したプリチャージ・イコライズ回路であって、各プリチャージ・イコライズ回路2A、2Bは、2個のN型プリチャージトランジスタ(MN6A、MN7A)、(MN6B、MN7B)と、1個のN型イコライズトランジスタMN8A、MN8Bとにより構成されていて、プリチャージ信号(Hレベル)PRを受けて、対応する1対のビット線を相互接続してイコライズすると共に、電源電位VDDよりもN型プリチャージトランジスタのしきい値電圧Vt分低い電位(第3の電位)VDD−Vtにプリチャージする。3A、3Bはビット線対(BIT0、NBIT0)、(BIT1、NBIT1)に対応したカラムセレクタ、4は書き込むべきデータを出力する書き込み回路である。各カラムセレクタ3A、3Bは、対応するカラムセレクタ選択信号CA0、CA1を受けて、前記書き込み回路4からのデータを対応するビット線対に伝達する。
【0035】
次に、本実施の形態の動作を説明する。ここでは、メモリセル1Aに対してデータ書き込みを行う場合を図2のタイミング図に基づいて説明する。
【0036】
書き込み時において、ビット線BIT0、NBIT0、BIT1、NBIT1は、各々、予め、プリチャージ・イコライズ回路2A、2Bにより、電位VDD−Vtnにプリチャージされている。プリチャージ信号PRが接地電位VSSになると、前記プリチャージされているビット線BIT0、NBIT0、BIT1、NBIT1のプリチャージが解除される。
【0037】
次に、カラムセレクタ選択信号CA0の電位が電源電位VDDになり、選択された1対のビット線BIT0、NBIT0のうち一方の電位を、書き込み回路4により電位(VDD−Vtn−ΔV)に引き下げる。ここで、ΔVは、プリチャージ電位(VDD−Vtn)よりも小さい微小電圧、すなわち、電源電位VDDと接地電位VSSとの電位差よりも小さい電位である。
【0038】
次いで、ワード線WLnの電位が電源電位VDDに活性化され、これと同時にソース線SL0の電位が接地電位VSSに非活性化される。このとき、このワード線WLnの活性化及びソース線SL0の非活性化は、動作周波数によらず、一定期間に設定される。この状態では、活性化用トランジスタMN5Aが非導通になるので、前記選択されたビット線BIT0、NBIT0方向に同一列に並ぶメモリセル1A〜1Bの駆動用トランジスタMN3A、MN4A〜MN3B、MN4Bのソースがフローティングになる。この時、ソース線SL1の電位は電源電位VDDに維持されるので、活性化用トランジスタMN5Bは導通しており、非選択ビット線BIT1、NBIT1方向に同一列に並ぶメモリセル1C〜1Dの駆動用トランジスタMN3C、MN4C〜MN3D、MN4Dのソースは接地されている。選択メモリセル1Aでは、駆動用トランジスタMN3A、MN4Aのソースがフローティングの状態の下で、前記ワード線WLnにより転送用トランジスタMN1A、MN2Aが導通するので、メモリセル1Aの蓄積ノードDA、NDAにビット線BIT0、NBIT0の電位(電位差ΔV)が伝達され始める。
【0039】
その後、メモリセル1Aの蓄積ノードDA、NDA間の電位差が微小電位ΔVとなると、ワード線WLnの電位が接地電位VSSになると共に、ソース線SL0の電位が電源電位VDDに上げられる。これにより、選択メモリセル1Aでは、転送用トランジスタMN1A、MN2Aが非導通になると共に、活性化用トランジスタMN5Aが導通して駆動用トランジスタMN3A、MN4Aのソースが接地電位になって、メモリセル1A内の蓄積ノードDA、NDAの電位が電源電位VDD、接地電位にまで増幅され、メモリセル1Aへのデータ書き込みが終了する。
【0040】
書き込みが終了すると、プリチャージ信号PRが電源電位VDDになり、ビット線BIT0、NBIT0、BIT1、NBIT1の電位が電位VDD−Vtnにプリチャージ及びイコライズされる。
【0041】
以上のように、データ書き込み時には、選択メモリセル1Aでは、駆動用トランジスタMN3A、MN4Aのソースがフローティングになるので、電源電圧VDDが低電圧であっても、書き込みマージンに関わらず、反転データを書き込むことができる。しかも、選択ビット線BIT0、NBIT0の一方をプリチャージ電位VDD−Vtnから微小電位ΔVにまでしか振幅させないので、全振幅(VDD−VSS)させる場合と比較して低消費電力を実現できる。
【0042】
ここに、選択メモリセル1Aと同一列に配置されている非選択メモリセル1Bでは、駆動用トランジスタMN3B、MN4Bのソースがフローティングになるが、転送用トランジスタMN1B、MN2Bが非活性であるので、データはそのまま保持される。更に、選択メモリセル1Aと同一行の非選択メモリセル1Cでは、選択ワード線WLnにより転送用トランジスタMN1C、MN2Cが導通するものの、活性化用トランジスタMN5Bが導通していて、駆動用トランジスタMN3C、MN4Cのソースが接地電位にあるので、蓄積ノードDC、NDCのデータは良好に保持される。加えて、選択メモリセル1Aへのビット線の電位伝達時において、ワード線WLnの活性化及びソース線SL0の非活性化は、動作周波数によらず一定期間に設定されるので、リーク等に起因するデータ破壊が有効に防止され、データ保持の安定性が確保される。
【0043】
以上、データ書き込み時を説明したが、データ読み出し時には、活性化用トランジスタMN5A、MN5Bの基板には正の電位が与えられる。これにより、活性化用トランジスタMN5A、MN5Bの閾値電圧が低くなって、データ読み出しの高速化が図られることになる。
【0044】
(第2の実施の形態)
次に、本発明の第2の実施の形態の半導体記憶装置を説明する。
【0045】
図3は、本実施の形態の半導体記憶装置を示す。同図では、図1の半導体記憶装置と比べて、次の点のみが相違する。即ち、プリチャージ・イコライズ回路2A、2Bのイコライズトランジスタは、P型トランジスタMP5A、MP5Bで構成され、それらのゲートにはプリチャージ信号PRの反転信号が入力される。
【0046】
本実施の形態では、ビット線BIT0、NBIT0、BIT1、NBIT1の電位がプリチャージ電位VDD−Vtnよりも高くなっても、データ書き込み時には、選択ビット線(例えばBIT0、NBIT0)のうち一方の電位を書き込み回路4により接地電位VSSに引き下げることにより、ビット線BIT0、NBIT0のデータをメモリセル1A内に伝達し、メモリセル1A内の蓄積ノードDA、NDAのうちの一方の電位が接地電位VSSになると、負荷トランジスタMP1A又はMP2Aが導通状態となるので、メモリセル1A内の蓄積ノードDA、NDAの他方が電源電位VDDになる。そして、ワード線WLnが非活性になると共にソース線SL0が電源電位VDDになることにより、メモリセル1Aへ書き込んだデータを保持することができる。従って、電源電圧VDDが低電圧であっても、書き込みマージンに関わらず、メモリセル1Aに反転データを書き込むことができる。
【0047】
また、データ読み出し時には、プリチャージ・イコライズ回路2A、2BのイコライズトランジスタMP5A、MP5BがP型トランジスタで構成されるので、ビット線BIT0、NBIT0、BIT1、NBIT1の電位が電位VDD−Vtnよりも高くなっても、メモリセル1A〜1Dのデータを良好に読み出すことが可能である。
【0048】
(第3の実施の形態)
続いて、本発明の第3の実施の形態を説明する。
【0049】
図4は本実施の形態の半導体記憶装置の構成図を示す。同図の半導体記憶装置は、図1に示した第1の実施の形態の半導体記憶装置とは次の構成のみが相違している。
【0050】
すなわち、各メモリセル1A〜1Dでは、転送用トランジスタはP型トランジスタ(MP3AとMP4A)、(MP3BとMP4B)、(MP3CとMP4C)、(MP3DとMP4D)で構成され、その各ゲートはワード線選択信号WLn〜WL0の反転信号が入力される。また、プリチャージ・イコライズ回路2A、2Bでは、プリチャージトランジスタがP型トランジスタ(MP5A、MP6A)、(MP5B、MP6B)で構成され、イコライズトランジスタもP型トランジスタMP7A、MP7Bで構成され、これらP型トランジスタの各ゲートにはプリチャージ信号PRの反転信号が入力される。更に、カラムセレクタ3A、3Bも、各々、2個のP型トランジスタ(MP8A、MP9A)、(MP8B、MP9B)で構成され、これ等のP型トランジスタの各ゲートには対応するカラムセレクタ選択信号CA0、CA1の反転信号が入力される。
【0051】
次に、本実施の形態の半導体記憶装置の動作を説明する。ここでは、メモリセル1Aにデータ書き込みを行う場合を図5に基づいて説明する。
【0052】
書き込み時において、ビット線BIT0、NBIT0、BIT1、NBIT1は、各々、予め、プリチャージ・イコライズ回路2A、2Bによって電源電圧VDDにプリチャージされている。プリチャージ信号PRが接地電位VSSになり、前記プリチャージされているビット線BIT0、NBIT0、BIT1、NBIT1のプリチャージが解除される。
【0053】
次に、カラムセレクタ選択信号CA0の電位が電源電位VDDになり、選択されたビット線BIT0、NBIT0のうち一方の電位を書き込み回路4により電源電位VDDよりも微小電位ΔVだけ低い電位VDD−ΔVに引き下げ始める。
【0054】
続いて、ワード線WLnの電位が電源電位VDDになり、これと同時にソース線SL0の電位が接地電位VSSになる。このワード線WLnの活性化及びソース線SL0の非活性化は動作周波数によらず一定期間に設定される。この状態では、活性化用トランジスタMN5Aが非導通になるので、選択メモリセル1Aでは、駆動用トランジスタMN3A、MN4Aのソースがフローティングになる。このとき、ソース線SL1の電位は電源電位VDDのままとされ、非選択メモリセル1C〜1Dでは、駆動用トランジスタ(MN3C、MN4C)〜(MN3D、MN4D)のソースは接地電位VSSに保持される。前記選択メモリセル1Aでは、転送用トランジスタMP3A、MP4Aが導通して、蓄積ノードDA、NDAに前記選択ビット線BIT0、NBIT0の電位(電位差ΔV未満)が伝達され始める。
【0055】
そして、前記選択ビット線BIT0、NBIT0の電位差が微小電位ΔVとなり、選択メモリセル1Aの蓄積ノードDA、NDAの電位差も微小電位ΔVとなると、この時点で、ワード線WLnの電位が接地電位VSSにされ、その後、ソース線SL0の電位は電源電位VDDに上げられる。これにより、選択メモリセル1Aでは、転送用トランジスタMP3A、MP4Aが非導通になると共に、ソース線SL0が電源電位VDDになって活性化用トランジスタMN5Aが導通して、駆動用トランジスタMN3A、MN4Aのソースが接地電位VSSにされるので、蓄積ノードDA、NDAの電位(VDD、VDD−ΔV)が増幅されて電源電位VDD、接地電位VSSとなり、メモリセル1Aへのデータ書き込みが完了する。
【0056】
データ書き込みが終了すると、カラムセレクタ選択信号CA0が接地電位VSSにされると共に、プリチャージ信号PRが電源電位VDDになって、ビット線BIT0、NBIT0、BIT1、NBIT1の電位が電源電位VDDにプリチャージ及びイコライズされる。
【0057】
ここに、データ書き込み時には、選択メモリセル1Aでは、駆動用トランジスタMN3A、MN4Aのソースがフローティングになるので、電源電圧VDDが低電圧であっても、書き込みマージンに関わらず、反転データを書き込むことができる。しかも、選択ビット線BIT0、NBIT0の一方をプリチャージ電位VDDよりも微小電位ΔVだけ低い電位(VDD−ΔV)までしか振幅させないので、全振幅させる場合と比較して低消費電力化を実現することができる。
【0058】
しかも、選択メモリセル1Aと同一列に配置されている非選択メモリセル1Bでは、活性化用トランジスタMN5Aの導通により駆動用トランジスタMN3B、MN4Bのソースもフローティングになるが、転送用トランジスタMP3B、MP4Bが非導通であるので、データは良好に保持される。更に、選択メモリセル1Aと同一行の非選択メモリセル1Cでは、ワード線WLnにより転送用トランジスタMP3C、MP4Cが導通するが、活性化用トランジスタMN5Bが導通していて、駆動用トランジスタMN3C、MN4Cのソースが接地電位VSSであるので、データは良好に保持される。加えて、選択メモリセル1Aへのビット線の電位伝達時において、ワード線WLnの活性化及びソース線SL0の非活性化は、動作周波数によらず一定期間に設定されるので、リーク等に起因するデータ破壊が有効に防止され、データ保持の安定性が確保される。
【0059】
以上、データ書き込み時を説明したが、データ読み出し時には、活性化用トランジスタMN5A、MN5Bの基板には正の電位が与えられる。これにより、活性化用トランジスタMN5A、MN5Bの閾値電圧が低くなって、データ読み出しの高速化が図られることになる。
【0060】
【発明の効果】
以上説明したように、請求項1〜8記載の発明の半導体記憶装置によれば、データ書き込み時には、選択ビット線に接続された同一列のメモリセルの駆動用トランジスタのソースを共通にフローティングとしたので、非選択メモリセルでのデータを良好に保持しながら、電源電圧が低電圧の場合であっても、書き込みマージンに関わりなく、1つの選択メモリセルのみについてデータ書き込みを可能にできる。
【0061】
特に、請求項2記載の発明によれば、ビット線対の電位差を第1の電位と第2の電位との電位差に拡げなくても、その間の小さな第3の電位差でメモリセルに伝達できるので、低消費電流となる。
【0062】
また、請求項5記載の発明によれば、メモリセルの転送トランジスタをN型トランジスタで構成し、1対のビット線を第1の電位と第2の電位との間の第3の電位近傍で動作させる場合に、この1対のビット線をP型トランジスタによりイコライズしたので、書き込み時において、1対のビット線の電位が高電位となっても、誤動作することを有効に防止できる。
【0063】
更に、請求項6記載の発明によれば、書き込み時に、ワード線を一定期間だけ活性化させ、且つ駆動用トランジスタのソースをその一定期間に限りフローティングにしたので、同一列に接続された非選択メモリセルの内部データがリーク等で破壊されることを有効に防止して、データ保持特性の向上を図ることができる。
【0064】
加えて、請求項7記載の発明によれば、書き込み時のビット線対の電位差を小さく制限して、ビット線電流を削減することが可能である。
【0065】
また、請求項8記載の発明によれば、メモリセルの駆動用トランジスタのソースに活性化用トランジスタを接続した場合であっても、その基板電位を読み出し時には正電位に制御したので、その活性化用トランジスタの閾値電圧を小さくできて、読み出し速度の向上を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体記憶装置を示す図である。
【図2】同半導体記憶装置の書き込み時のタイミング図である。
【図3】本発明の第2の実施の形態の半導体記憶装置を示す図である。
【図4】本発明の第3の実施の形態の半導体記憶装置を示す図である。
【図5】同半導体記憶装置の書き込み時のタイミング図である。
【図6】従来の半導体記憶装置を示す図である。
【図7】同半導体記憶装置の書き込み時のタイミング図である。
【図8】図6の半導体記憶装置を改良した従来の半導体記憶装置を示す図である。
【符号の説明】
1A〜1D メモリセル
MP1A〜MP2D 負荷用トランジスタ
MN1A〜MN2D N型転送用トランジスタ
MP3A〜MP4D P型転送用トランジスタ
MN3A〜MN4D 駆動用トランジスタ
WL0〜WLn ワード線
BIT0〜NBIT1 ビット線
SL0、SL1 ソース電位制御信号
PR プリチャージ信号
CA0、CA1 カラムセレクタ選択信号
2A、2B プリチャージ・イコライズ回路
MP5A、MP5B P型イコライズトランジスタ
3A、3B カラムセレクタ
4 書き込み回路
10A、10B 共通ソース線
Claims (8)
- アレイ状に配置された複数のメモリセルを備え、
前記各メモリセルは、
ソースに第1の電位が供給され、ゲートに互いのドレインが接続された2つの負荷用トランジスタと、
ソース及びドレインの一方が1対のビット線に接続され、他方が前記2つの負荷用トランジスタの各々のドレインに接続され、ゲートがワード線に接続された2つの転送用トランジスタと、
ソースが共通に接続され、ドレインが前記2つの負荷用トランジスタの各々のドレインに接続され、ゲートが互いのドレインに接続された2つの駆動用トランジスタと
を含む半導体記憶装置において、
前記ビット線の方向に位置する複数列のメモリセルでは、各列毎に、複数個のメモリセルの各駆動用トランジスタのソース線が共通に接続されており、
前記各共通ソース線は、前記ビット線を選択したデータの書き込み時には、前記選択ビット線に対応する列の共通ソース線のみが前記ワード線の活性化時にフローティングにされる
ことを特徴とする半導体記憶装置。 - 前記同一列の複数個のメモリセルの各駆動用トランジスタの共通ソース線がフローティングにされた際に、前記1対のビット線の電位を前記第1の電位とこの第1の電位よりも低い第2の電位との電位差よりも小さい電位差で前記メモリセルにデータを書き込む
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記各メモリセルの転送用トランジスタはN型トランジスタで構成されていて、
前記1対のビット線を、前記第1の電位と前記第2の電位との間の第3の電位の近傍の電位で動作させる
ことを特徴とする請求項1又は2記載の半導体記憶装置。 - 前記各メモリセルの転送用トランジスタはP型トランジスタで構成されていて、
前記1対のビット線を、前記第1の電位の近傍の電位で動作させる
ことを特徴とする請求項1又は2記載の半導体記憶装置。 - 前記1対のビット線は、P型トランジスタにより同一電位にイコライズされる
ことを特徴とする請求項3記載の半導体記憶装置。 - 前記メモリセルへのデータの書き込み時において、前記ワード線を所定の一定期間のみ活性化すると共に、前記駆動用トランジスタのソースを前記一定期間のみフローティングにする
ことを特徴とする請求項1又は2記載の半導体記憶装置。 - ドレインが前記同一列の複数個のメモリセルの各駆動用トランジスタの共通ソース線に接続され、ソースが前記第2の電位に接続された活性化用トランジスタを備え、
前記活性化用トランジスタは、前記メモリセルへのデータの書き込み時に非導通に制御される
ことを特徴とする請求項1、2又は6記載の半導体記憶装置。 - 前記活性化用トランジスタは、前記メモリセルからのデータの読み出し時に、基板電位が正電位に制御される
ことを特徴とする請求項7記載の半導体記憶装置。
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