KR100248452B1 - 디지털 신호 처리용 집적 회로 - Google Patents

디지털 신호 처리용 집적 회로 Download PDF

Info

Publication number
KR100248452B1
KR100248452B1 KR1019960702398A KR19960702398A KR100248452B1 KR 100248452 B1 KR100248452 B1 KR 100248452B1 KR 1019960702398 A KR1019960702398 A KR 1019960702398A KR 19960702398 A KR19960702398 A KR 19960702398A KR 100248452 B1 KR100248452 B1 KR 100248452B1
Authority
KR
South Korea
Prior art keywords
circuit
signal processing
integrated circuit
signal
selection
Prior art date
Application number
KR1019960702398A
Other languages
English (en)
Other versions
KR960706147A (ko
Inventor
테츠지로 콘도
다카시 호리시
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR960706147A publication Critical patent/KR960706147A/ko
Application granted granted Critical
Publication of KR100248452B1 publication Critical patent/KR100248452B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/20—Processor architectures; Processor configuration, e.g. pipelining

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Data Mining & Analysis (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Computational Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Algebra (AREA)
  • Picture Signal Circuits (AREA)
  • Television Systems (AREA)
  • Complex Calculations (AREA)

Abstract

하나의 칩상에 구성되는 공통의 하드웨어에 의해서 복수의 기능의 디지털 신호 처리를 가능으로 한다.
LSI(10)은 입력 단자(t1,t2,t2'), 출력 단자(t3,t4) 및 제어 입력 단자(t5)를 가지며 하드웨어로서 클래스 분류 회로(111a,111b), 지연 및 선택 회로(112a,112b), 절환 회로(113a,113b), 절환 회로(114a,114b), 계수 메모리(115a,115b), 필터 연산 회로(116a,116b), 라인 지연 회로(117), 적합 연산 회로(118), 절환 회로(119)가 설치된다. 그리고, 제어 신호에 의해서 신호의 흐름과 회로군의 기능을 선택적으로 제어한다. 그것에 의해서 LSI(10)의 기능은 절환할 수 있으며 복수의 신호 처리를 1개의 LSI(10)로 실현한다.

Description

[발명의 명칭]
디지털 신호 처리용 집적 회로
[기술분야]
본 발명은 예컨대 디지털 화상 신호의 처리를 위한 집적 회로에 관한 것이다.
[배경기술]
예컨대, 디지털 화상 신호 처리의 하드웨어를 LSI로 하는 경우, 그 한가지 방법은 그 처리와 대응한 전용의 LSI를 개발 설계하는 것이며 다른 방법은 범용성을 갖는 DSP(Digital Signal Processor)를 이용하는 것이다. DSP는 적합 연산기, RAM/ROM 등으로 이루어지며 FFT, 디지털·필터 등의 디지털 신호 처리를 행하는 것이 가능한 것이다.
전용의 LSI를 개발 설계하는 방법의 경우에는 디지털 신호 처리의 종류의 수에 상당하는 수의 LSI의 개발 설계가 필요하다. 또한, DSP는 범용성이 우수한 데 비해 효율이 저하되는 문제가 있었다.
[발명의 개시]
따라서, 본 발명의 목적은 기본적인 하드웨어 구성을 공통화하고 복수의 기능을 1칩으로 실현할 수 있는 디지털 신호 처리용 집적 회로를 제공하는데 있다.
본 발명은 단일 집적 회로 내에 복수의 회로군 및 적어도 2개 상태를 절환할 수 있는 선택 수단이 설치되어 있으며 외부로부터의 신호에 의해서 선택 수단이 선택 제어되는 디지털 신호 처리용 집적 회로이며, 선택 수단이 제1의 선택 상태를 취할 때 복수의 회로군의 적어도 일부가 제1의 접속 상태로 되며 제1의 접속 상태에서 제1의 신호 처리 기능을 수행할 수 있게 되고 선택 수단이 제2선택 상태를 취할 때 다수의 회로군의 적어도 일부가 제1접속 상태와 다른 제1접속 상태로 되고, 이 접속 상태에서 제1신호 처리 기능과는 상이한 제2의 신호 처리 기능을 수행하도록 이뤄진 것을 특징으로 하는 디지털 신호 처리용 집적 회로이다.
집적 회로의 외부로부터 부여하는 제어 신호에 의해서 선택 수단을 제어하고 그것에 의해서 다수의 회로군의 접속 상태가 절환된다. 집적 회로 내의 하드웨어의 구성을 공용하고, 제어 신호에 의해서 선택적으로 지정할 수 있는 복수의 기능을 1칩의 집적 회로에서 실현할 수 있다.
[도면의 간단한 설명]
제1도는 본 발명에 의한 집적 회로의 한 실시예의 구성을 도시하는 블록도.
제2도는 본 발명에 의한 집적 회로의 다른 실시예의 구성을 도시하는 블록도.
제3도는 본 발명의 다른 실시예에 의해 실현되는 기능의 하나인 업 컨버젼 회로의 블록도.
제4도는 업 컨버젼 처리를 설명하기 위한 약선도.
제5도는 지연 및 선택 회로의 일예의 블록도.
제6도는 지연 빛 선택 회로의 일예의 설명에 쓰이는 약선도.
제7도는 클래스 분류 회로의 1예의 블록도.
제8도는 클래스 분류 회로의 일예의 설명에 쓰이는 약선도.
제9도는 업 컨버젼 처리용의 계수를 얻기 위한 구성의 일예의 블록도.
제10도는 예측 계수를 구하기 위한 학습을 소프트웨어 처리로 행할 때의 플로챠트.
제11도는 본 발명의 다른 실시예에 의해 실현되는 기능 외의 하나인 잡음 제어기의 블록도.
제12도는 잡음 제거 처리용 계수를 얻기 위한 구성의 일예의 블록도.
제13도는 잡음 제거 처리를 설명하기 위한 약선도.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명에 대해서 도면을 참조해서 설명한다.
제1도는 본 발명의 한 실시예에 있어서의 LSI(1)의 구성을 도시하는 것이다. 즉, 제1도에 있어서 파선으로 에워싼 구성이 1칩의 집적 회로(LSI)(1)의 구성으로 되어 있다. LSI(1)에는 입력 단자(t1) 및 (t2), 출력 단자(t3) 및 (t4), 제어 신호 입력 단자(t5)가 설치되어 있다. 도시를 생략하였으나 실제로는 통상과 같인 입력/출력 단자 이외에 전원 단자, 테스트 단자 등이(LSI(1))에 설치되어 있다.
(LSI(1))에는 다수의 회로군의 형성되어 있다. 이들은 연산 회로군(11a,11b)과 메모리(12a,12b)와 적합 연산 회로군(13a,13b)과 가산기(14a,14b)와 승산기(15a,15b)와 레지스터군(16a,16b)이다. 그리고, 이것들의 회로군 또는 회로에 대해서 입력/출력 또는 상호간(회로군 또는 회로간의 상호접속, 및 회로군의 내부에 있어서의 회로간의 상호 접속의 양자를 의미한다)의 접속 상태를 절환하기 위한 절환기가(LSI(1))내에 설치되어 있다.
환언하면 (LSI(1))내의 디지털 신호의 흐름과 각 회로군의 기능이 제어 신호에 의해 제어가능하게 된다. 즉, 연산 회로군(11a,11b)과 관련하여 절환기(21a,21b)가 설치되고, 메모리(12a,12b)와 관련하여 절환기(22a,22b)가 설치되고, 적합 연산 회로군(13a,13b)과 관련하여 절환기(23a,23b)가 설치되어 있다. 또한 가산기(14a,14b), 승산기(15a,15b), 레지스터군(16a,16b)과 관련하여 절환기(24)가 설치되어 있다.
이 제1도의 구성에 의하면 제어 신호(S1-S7)에 의해서 클래스 분류에 의한 예측 처리의 구성을 실현할 수 있다. 클래스 분류 예측 처리는 후술하는 한 실시예에 의해서 보다 구체적으로 설명하는데 연산 회로군(11a,11b)에 의해 레벨 분포에 기초한 클래스 분류 회로가 각각 구성되며 선형 1차 결합(필터) 연산 회로가 적합 연산 회로군(13a,13b)에 의해서 각각 구성되며 예측을 위한 계수는 격납하는 메모리가 메모리(12a,12b)에 의해서 각각 구성된다. 또한, 2개의 1차원 필터로부터의 예측 신호를 혼합(또는 절환)을 위한 혼합 회로가 가산기(14a,14b), 레지스터군(16a,16b)에 의해서 구성된다.
또한, 제1도의 LSI(1)는 클래스 분류 처리를 이용한 잡음 감소기를 구성할 수도 있다. 잡음 감소기는 클래스 분류에 의거해서 2차원 필터 연산 및 3차원 필터 연산에 의해 각각 형성된 잡음 제거 출력을 움직임 계수에 따라서 혼합하는 구성으로 된다. 잡음 감소기의 경우에서는 연산 회로군(11a,11b)에 의해서 2차원 필터 회로가 적합 연산 회로군(13a)에 의해서 구성되며 3차원 필터 회로가 적합 연산 회로군(13b)에 의해서 구성되며 예측을 위한 계수를 격납하는 메모리가 메모리(12a,12b)에 의해서 각각 구성되며, 2차원 필터 및 3차원 필터로부터 노이즈 제거된 신호를 움직임 계수에 따라서 혼합하기 위한 혼합 회로가 가산기(14a,14b), 레지스터군(16a,16b)에 의해서 구성된다.
다음에 본 발명의 다른 실시예를 제2도에 도시한다.
다른 실시예는 제1도에 도시하는 구성과 마찬가지로 클래스 분류 적응 처리를 가능하게 한 구성이다. 제2도에 있어서 (10)이 (LSI)를 도시하며 이 LSI(10)는 디지털 화상 신호가 공급되는 입력 단자(t1,t2,t2'), (LSI(1)0)에서 처리된 디지털 화상 신호가 출력되는 단자(t3,t4), 제어 신호가 공급되는 단자(t5)를 갖고 있다.
한쪽의 입력 단자(t1)로부터의 화상 신호가 클래스 분류 회로(111a), 지연 및 선택 회로(112a) 및 라인 지연 회로(117)에 공급된다. 클래스 분류 회로(111a)는 후술하듯이 처리 대상의 주목 화소를 주목 화소값 및 그 주변의 화소값의 분포에 의해서 클래스 분류하기 위해서 논리 연산을 행하는 구성으로 되어 있다.
클래스 분류회로(111a)의 출력이 절환 회로(113a)에 공급된다. 이 클래스 분류 회로(111a)는 클래스 분류에 사용하는 복수의 화소의 조합으로서 2종류의 조합이 출력가능한 것이다. 예컨대, 1차원의 배열의 복수의 화소값을 사용한 클래스 나눔과 2차원의 배열의 복수의 화소값을 사용한 클래스 나눔을 행할 수 있으며 2개의 클래스 분류 동작의 출력(클래스 정보)의 한쪽이 절환 회로(113a)에 의해서 선택된다. 절환 회로(113a)는 단자(15)로 부터의 제어 신호에 의해서 절환된다. 선택된 클래스 정보가 계수 메모리(115a)에 대해서 어드레스로서 공급된다.
지연 및 선택 회로(112a)는 레지스터군, 라인 지연 회로 및 셀렉터로 구성되어 있다. 레지스터는 샘플 지연 소자로서 사용된다. 지연 및 선택 회로(112a)는 단자(t5)로부터의 제어 신호에 의해서 절환된다. 지연 및 선택 회로(112a)는 신호 처리가 상이하기 때문에 발생하는 신호간의 시간 어긋남을 보정하는 동시에 필터 연상에 필요한 탭(tap) 출력을 발생한다. 탭 출력으로선 1차원 필터를 위한 탭 출력 및 2차원 필터를 위한 탭 출력이 형성된다. 또, 1차원 및 2차원 필터의 각각에 있어서 2개의 탭 구조가 절환 가능으로 되며 2개의 탭 구조의 각각의 출력이 절환 회로(114a)에 공급된다. 이 절환 회로(114a)에서 선택된 복수의 탭 출력(화소 데이터)이 필터 연산 회로(116a)에 대해서 공급된다.
필터 연산 회로(116a)엔 계수 메모리(115a)로부터의 계수 데이터로 공급되며 적합 연상에 의해서 필터 출력이 형성된다. 즉, 절환 회로(114a)를 거친 탭 출력(복수의 화소 데이터)와 계수 메모리(115a)로부터 판독된 복수의 계수가 선형 1차 결합에 의해서 연산되고 예측값이 생성된다.
라인 지연 회로(117)는 메모리에서 구성된 1-수라인분의 지연을 발생시키는 회로이다. 라인 지연 회로(117)의 출력이 다른 클래스 분류 회로(116)에 공급된다.
상술한 클래스 분류 회로(111a), 지연 및 선택 회로(112a), 절환 회로(113a), 절환 회로(114a), 계수 메모리(115a), 필터 연산 회로(116a)와 마찬가지의 접속 관계를 갖도록 클래스 분류 회로(111b), 지연 및 선택 회로(112b), 절환 회로(113b), 절환 회로(114b), 계수 메모리(115b), 필터 연산 회로(116b)가 설치되어 있다. 입력 단자(t2)로부터의 화상 신호가 클래스 분류 회로(111b), 지연 및 선택 회로(112b)에 공급된다.
절환 회로(113a,113b,114a,114b) 및 후술의 절환 회로(119)는 단자(t5)로부터의 제어 신호에 의해서 제어된다. 또한, 계수 메모리(115a,115b)에는 미리 학습되어 얻어진 예측 (필터) 계수가 격납되어 있다. 예컨대 전원 온등에서 발생하는 마스타리세트 펄스에 의해서 이뤄지는 초기화 동작에 의해서 외부의 메모리로부터 LSI(10)의 계수 메모리(115a), (115b)에 대해서 예측 계수가 전송된다.
필터 연산 회로(116a)의 출력이 적합 연산 회로(118) 및 절환 회로(119)에 공급된다. 필터 연산 회로(116b)의 출력이 적합 연산 회로(118)에 공급되는 동시에 출력 단자(t4)에 출력 신호로서 꺼내어진다. 적합 연산 회로(118)는 잡음 감소기를 구성하는 경우엔 클래스 분류 회로(111b)에서 출력되는 움직임 계수에 의거해서 필터 연산 회로(116b) 및 (116b)의 출력을 혼합한다. 절환 회로(119)는 단자(t5)로부터의 제어 신호에 의해서 절환되고 필터 연산 회로(116a)의 출력과 적합 연산 회로(118)의 출력의 한쪽을 선택하고 선택된 출력이 출력 단자(t3)에 꺼내어 진다.
또한, 라인 지연 회로(117)의 출력 신호와 입력 단자(t2')로부터의 화상 신호가 클래스 분류 회로(111b), 지연 및 선택 회로(112b)에 공급된다. 입력 단자(t2) 및 (t2')로부터 1프레임의 시간차를 갖는 화상 신호를 공급하는 것에 의해서 클래스 분류 회로(111b)가 3차원의 클래스 분류를 행할 수 있고 또, 지연 및 선택 회로(112b)가 1차원, 2차원, 3차원 탭 구조를 선택적으로 가질 수 있다.
상술한 본 발명의 한 실시예의 구성은 제어 신호를 바꾸는 것에 의해서 복수의 디지털 신호 처리가 가능하다. 그 구체예에 대해서 설명한다. 최초에 디지털 텔레비젼 신호의 업 컨버젼 처리에 대해 적용한 예에 관해 설명한다. 여기서는 표준 해상도의 디지털 텔레비젼 신호(SD 신호라 칭한다)가 입력되고 최초에 수직 방향에서 화소수를 2배로 하고 그후에 수평 방향에 화소수를 2배로 하는 분리 처리에 의해서 화소수가 4배의 고해상도의 디지털 텔레비젼 신호(HD 신호라 칭한다)를 형성하는 업콘버젼의 예에 대해서 설명한다. 또한, 최초에 수평 방향의 처리를 행하고 다음에 수직 방향의 처리를 행해도 좋다.
제3도는 단자(t5)로부터의 제어 신호에 의해서 이같은 업컨버젼의 처리를 행하도록 구성된 LSI(10)를 도시한다. 제3도 및 후술의 제11도에 있어서 파선의 신호선이 배선되고 있는데 절환 회로(113a,113b,114a,114b 및 119)에 의해서 선택되지 않는 신호에 관한 신호선을 의미하고 있다. SD 신호가 입력 단자(120a)에 대해서 공급되고 수평-수직 주사선 변환 회로(121a)를 거쳐서 LSI(10)의 입력 단자(t1)에 공급된다. 이 주사선 변환 회로(121a)는 메모리를 포함하며 수평 주사(텔레비젼 라스터의 주사순서)로부터 수직 주사로의 변환을 행한다. 즉, 각 샘플링 위치에 있어서 세로 방향으로 정렬하는 화소가 화면 좌단의 샘플링 위치로부터 우단으로 향하는 순서에서 또, 각 샘플링 위치에 있어서는 위에서 아래로 향하는 순서로 출력된다.
업 컨버젼시에 기능하고 있는 회로에 대해서 설명하면 입력 단자(t1)에 대해서 클래스 분류 회로(111a), 지연 및 선택 회로(112a)가 접속된다. 클래스 분류 회로(111a)로부터의 1차원 클래스 분류의 결과인 클래스 정보(코스 신호)가 절환 회로(113a)를 거쳐서 계수 메모리(115a)에 어드레스로서 공급된다. 계수 메모리(115a)엔 미리 학습에 의해서 얻어진 계수가 격납되어 있다. 계수 메모리(115a)로부터 판독된 계수가 필터 연산 회로 (1차원 필터)(116a)에 공급된다.
필터 연산 회로(116a)는 SD 신호의 복수의 화소 데이터와 계수 메모리(115a)로부터의 복수의 계수를 각각 승산하고 승산 결과를 가산한다. 이 필터 연산 회로(116)의 출력 신호가 절환 회로(119)를 거쳐서 출력 단자(t3)에 꺼내어진다 입력 단자(t1) 및 출력 단자(t3)의 간의 구성에 의해서 수직 방향에 있어서 화소수가 2배로 된다. 이 출력 신호가 LSI(10)의 입력 단자(120b)로 되돌려지고 입력 단자(120b)로부터 수직-수평 주사선 변환 회로(121b)에 공급된다. 이 주사선 변환 회로(121b)의 출력 신호가 다시 LSI(10)의 입력 단자(t2)에 공급된다. 주사선 변환 회로(121b)는 메모리를 포함하며 수직 주사로부터 수평 주사로의 변환을 행한다. 즉, 주사선 변환 회로(121b)의 출력 신호는 텔레비젼라스터와 마찬가지의 주사 신호로 된다.
입력 단자(t2)에 대해서는 상술의 입력 단자(t1)와 마찬가지로 클래스 분류 회로(111b), 지연 및 선택 회로(112b)가 접속된다. 또한, 이것들의 회로 블록과 절환 회로(113), 절환 회로(114b), 계수 메모리(115b), 필터 연산 회로(1차원 필터)(116b)에 의해서 수평 방향으로 화소수를 2배로 증가하는 처리가 이뤄진다. 따라서, 출력 단자(t4)에는 수평 및 수직 방향으로 화소수가 각각 2배로 되며 4배의 화소수의 신호(HD 신호)가 얻어진다.
업컨버젼의 처리 예컨대 수직 방향의 처리에 대해서 보다 상세하게 설명한다. 제4도는 시간적으로 연속하는 3필드(각각 K-1, K, K+1)간의 화소 배열의 관계를 도시한다. 인터레이스 주사의 관계로, 필드 K의 라인 위치와 그전의 필드(K-1)의 라인 위치(또는 그후의 필드 K+1의 라인 위치)의 사이에 0.5H분의 수직 방향의 위치 어긋남이 있다. 이같은 인터페이스 주사의 경우에선 각 필드의 라인 수를 다만 2배로 하는 것으로는 인터레이스 관계가 흐뜨러지고 만다.
라인간의 수직 방향의 간격을 (1)로 나타내면 SD 화소(흰원으로 나타낸다) 메모리(X4)의 위측의 거리 1/8의 위치에 HD 화소(흑원으로 나타낸다) yb'를 생성하고 그 아래측의 거리 3/8의 위치에 HD 화소(흑원으로 나타낸다) ya'를 생성하는 것에 의해서 인터레이스 관계를 유지하면서 라인수를 2배로 할 수 있다. 다음의 필드 (K+1)에선 SD 화소의 위측의 3/8의 위치에 HD 화소 ya'를 생성하고 그 아래측의 1/8의 위치에 HD화소 yb'를 생성한다. 이같이 필드간에서 HD 화소를 생성하는 위치가 절환되므로 계수도 필드간에서 절환할 필요가 있다. 계수 메모리(115a)는 HD 화소 ya' 및 yb'를 각각 생성하기 위한 2조의 계수를 별개로 격납하는 메모리와 2조의 계수를 필드마다 절환하는 절환 회로를 갖는다.
제3도에 있어서의 수평-수직 주사 변환 회로(121a)에 의해서 예컨대 K번째의 필드에 있어서 SD 화소의 순서가 (XF,XF,XF...)로 변환된다. 이 시계열에서 연속하는 7개의 SD 화소와 계수 메모리(115a)로부터 판독된 2조의 계수(a1-a7) 및 (b1-b7)에 의해서 주목 화소의 값 ya', yb'가 각각 생성된다. 즉,
지연 및 선택 회로(112a)로부터는 HD 화소값 1/a'을 형성하는데 필요한 SD 화소값과 HD 화소값 yb'를 형성하는데 필요한 SD 화소값이 출력되며 절환 회로(114a)에선 이것들의 화소값이 절환되어서 필터 연산 회로(116a)에 공급된다. 필터 연산 회로(116a)에선 상술의 선형 1차 결합에 의해서 HD 화소값 ya' 및 yb'를 계산하고 출력 단자(t3)에는 수직 방향의 화소수가 2배로 된 수직 배속 신호가 얻어진다.
한편, 필터 연산 회로(116b)에 있어선 상술과 마찬가지로 예컨대 수평 방향의 7개의 SD 화소의 값과 계수 메모리(115b) 부터의 계수에 의해서 1차원 필터의 연산이 이뤄지고 수평 방향에 2배의 수로된 수평 배속 신호가 형성된다. 예컨대, SD 신호가 13.5MHz의 경우에선 27MHz의 샘플링 레이트의 수직배속 신호가 발생하며 또한 수평 처리에 의해서 출력 단자(t4)엔 54MHz의 샘플링 레이트의 HD 신호가 발생한다.
지연 및 선택 회로(112a,112b)는 후술하는 잡음 감소기의 예의 경우에선 2차원 필터 연산을 필터 연산 회로(116a,116b)가 행하기 때문에 2차원 탭의 출력을 발생한다. 1차원 탭 구조와 2차원 탭 구조의 절환은 예컨대 제5도의 구성에 의해서 가능하다.
이 예는 제6a도에 도시되는 1차원 탭 구조(업콘버젼)의 경우와 제6b도에 도시되는 2차원 탭 구조 (잡음 감소기)의 경우에서 탭 구조를 절환하는 것이다.
제6a도의 1차원 탭 구조에선 동일 라인 예컨대 1-1상의 7화소의 값(x1-x7)과 계수와의 선형 1차 결합에 의해서 예측 화소값을 계산한다. 또, 제6b도의 2차원 탭 구조에선 라인 1-1 상의 5 화소의 값(x2-x6)과 (x4)의 상하의 화소의 값(x1및 x7)과의 합계 7개의 화소의 값과 계수와의 선형 1차 결합에 의해서 예측 화소값을 계산한다.
제5도의 구성에 있어서, SD가 샘플 지연 소자이며 LD가 라인 지연 소자이다. 2개의 라인 지연 소자가 직렬로 접속되고 있으므로 이것을 입력 및 출력으로부터는 3라인(1), (1-1), (1-2)의 신호가 동시에 꺼내어진다. 그리고 각 라인의 신호에 대해서 직렬로 접속된 6개의 샘플 지연 소자가 각각 접속되어 있다. 따라서 각 샘플 지연 소자의 입력 및 출력부터는 제6도에 도시하는 (3라인 x 7화소)의 2차원 영역내의 화소가 동시에 얻어진다.
1차원 탭 구조와 2차원 탭 구조와의 사이에선 x2-x6의 5화소의 값이 공용된다. x1및 x7에 관해선 2개의 셀렉터에 의해서 각 탭 구조와 대응해서 필요한 것을 선택하는 구성으로 된다. 이같이 지연 및 선택 회로(112a)는 많은 지연 소자를 공용하면서 1차원 탭 구조 또는 2차원 탭 구조를 셀렉터 제어 신호에 따라서 절환할 수 있다. 지연 및 선택 회로(112b)로 제5도에 도시하는 구성과 마찬가지의 것인에 입력 단자(12')도 부터의 1프레임 지연 출력도 입력되므로서 3차원 탭 구조로 가능하다.
계수 메모리(115a,115b)에 축적되고 있는 계수는 미리 학습에 의해 획득되며 초기화 동작에 의해 기록된 것이다. 그리고, 이 계수는 주목 화소의 클래스마다 결정되어 있다. 예컨대 제4도중에서(ya', yb')가 주목 화소의 데이터이다. 클래스 분류의 방법의 하나는 주목 화소의 주변의 입력 신호의 레벨 분포의 패턴을 사용하는 것이 있다. 예컨대, 제4도에 있어서 주목 화소의 주변의 3개의 화소 데이터(SD 신호)의 레벨 분포의 패턴에 의거해서 클래스 분류가 이루어진다.
일반적으로 화소 데이터는 8비트의 양자화 데이터이므로 3화소의 경우, (8 x 3 = 24 비트)로 되며 24비트의 모든 조합이 (224)로 된다. 이 클래스 수는 팽대하며 계수를 기억하는 메모리 등의 하드웨어가 복잡해진다. 그래서 분류 회로(111a,111b)는 클래스 분류에 사용하는 각 화소의 비트수를 압축하므로서 클래스 수를 적정한 값으로 하고 있다.
클래스 분류를 위해서 참조하는 각 화소의 비트수에 압축하기 위한 하나의 방법은 각 화소를 레벨 방향에 정규화 하는 것이다. 1예로서 참조되는 3화소의 평균값을 구하고 평균값에 대한 대소 관계에 의해서 주위의 화소를 8비트로부터 1비트로 압축한다. 즉, 평균값보다 큰 값의 경우는 '1'를 할당하고 평균값보다 작은 값인 경우는 '0'을 할당한다. 그 결과 3비트의 코드 신호에 의해 클래스 정보가 나타내어진다.
제7도는 클래스 분류 회로(111a)의 일예를 도시한다. 제8b도에 도시한 바와 같이, (3라인 x 3화소)의 2차원 영역내에 포함되는 9화소가 2개의 라인 지연 소자(LD)와 각 라인의 데이터에 관해서 각각 2개씩 설치된 계 6 개의 샘플 지연 소자(SD)에 의해서 동시화된다. 클래스 분류의 방법으로선 1차원 클래스 분류, 2차원 클래스 분류, 3차원 클래스 분류가 있다. 후술하는 잡음 감소기에 있어선 2차원 클래스 분류 및 3차원 클래스 분류의 처리가 필요해진다.
1차원 클래스 분류는 제8a도에 도시한 바와 같이 시계열(동일 라인)상의 연속되는 3개의 화소(x1, x2및 x3)를 사용한다. 2차원 클래스 분류는 제8b도에 도시한 바와 같이, (3라인 x 3화소)의 2차원 영역내의 9화소를 사용한다. 1프레임 전의 화상 신호를 사용함으로써 3차원 클래스 분류가 가능하다.
제7도의 예는 1차원 및 2차원의 클래스 분류 절환이 가능하다. 3화소를 사용한 1차원 클래스 분류의 경우에는 게이트 회로가 오프되며 ROM 엔 3화소의 값의 합(=x1+ x2+ x3)이 공급되며 ROM은 2 평균값 AV을 발생한다.
9 화소를 사용한 2 차원 클래스 나눔의 경우에선 게이트 회로가 온으로 되며 ROW 에는 9 화소의 값의 합(= X1 + X2 + X3 + ... X2)이 공급되며 ROM은 평균값 AV 로서 9 화소의 값의 평균값을 발생한다.
'ROM으로부터의 평균값과 각 화소의 값이 각각 비교 회로에서 비교되며 화소값이 평균값보다 큰 경우에 '1'이며 화소값이 평균값 이하인 경우에 '0'인 비교 출력, 즉, 클래스 정보를 발생한다. 제7도의 구성은 게이트 회로 및 ROM을 제어하므로 1차원 클래스 분류 및 2차원 클래스 분류의 어느 것도 행할 수 있다.
또한, 정규화의 다른 방법으로서는 ADRC를 사용할 수 있다. ADRC는 복수의 화소의 동적 범위(dynamic range)(DR)및 최소값 MIN을 검출하고 각 화소의 값에서 최소값 MIN을 감산하고 최소값이 감산된 값을 동적 범위 DR로 나눗셈하고 몫을 정수화하는 처리이다.
예컨대, 1비트 ADRC의 경우에 대해서 설명하면 3화소 중의 최대값 MAX 및 최소값 MIN이 검출되며 동적 범위 DR(=MAX-MIN)가 계산된다. 각 화소의 값으로부터 최소값 MIN이 감산되며 최소값 제거후의 값이 동적 범위 DR로 나눗셈된다. 이 나눗셈의 몫이 0.5와 비교되며 0.5 이상의 경우는 '1'로 되며 몫이 0.5보다 적은 경우는 '0'으로 된다. 1비트 ADRC는 상술의 평균값과 각 화소의 값을 비교하는 것과 실질적으로 동일 결과가 얻어진다. 2비트 ADRC의 경우이면 DR/22으로 계산되는 양자화 스텝 폭에 의해서 최소값 제거후의 값이 나눗셈된다.
다음에, 계수 메모리(115a,115b)에 저장되는 계수를 얻기 위한 학습에 대해서 설명한다. 제9도는 계수 메모리(115a)에 저장되는 계수를 결정하기 위한 학습시의 구성을 도시한다.
또한, 계수 메모리(115b)에 저장되는 계수의 결정도 마찬가지이므로 그 설명을 생략한다. 제9도에 있어서 (41)로 나타내는 입력 단자에 수직-수평 주사 변환된 HB신호가 공급되며 시닝 필터(42)에 의해서 화소수가 반분으로 시닝된다. 시닝 필터(42)의 출력 신호가 계수 결정 회로(43) 및 클래스 분류 회로(111a)와 마찬가지로 주위의 화소를 사용해서 주목 화소의 클랙스를 결정한다. 클래스 분류 회로(44)로부터의 클래스 코드가 계수 결정 회로(43) 및 메모리(45)에 각각 공급된다.
계수 결정 회로(43)는 선형 1차 결합으로 생성되는 예측값과 그 참값과의 오차의 2제곱함을 최소로 하는 계수를 결정한다. 입력 단자(41)에 공급되는 HD 신호가 계수 결정 회로(43)를 최소 2제곱법에 의해서 최량의 예측 계수를 결정한다. 결정된 계수가 메모리(45)에 격납된다. 격납 어드레스는 클래스 분류 회로(44)로부터의 클래스 코드로 지시된다.
'계수 결정을 소프트웨어 처리로 행하는 동작에 대해서 제10도를 참조해서 설명한다. 우선, 스텝(55)으로부터 처리 제어가 개시되며 스텝(52)의 학습 데이터 형성에선 이미 알려진 화상에 대응한 학습 데이터가 형성된다. 스텝(53)의 데이터 종료에선 입력된 전 데이터, 예컨대, 1프레임의 데이터의 처리가 종료되어 있으면 스텝(56)의 예측 계수 결정으로 종료되어 있지 않으면 스텝(54)의 클래스 결정으로 제어가 이행된다.
스텝(54)의 클래스 결정은 상술한 주목 화소에 대한 클래스 결정 처리를 행하고 클래스를 지시하는 클래스 코드를 형성하는 스텝이다. 다음의 스텝(55)의 정규 방정식 생성에선 후술하는 정규 방정식이 작성된다. 스텝(53)의 데이터 종료로부터 전 데이터의 처리가 종료 후, 제어가 스텝(56)으로 이행하고 스텝(56)의 예측 계수 결정에선 후술하는 식(8)을 행열 해법을 써서 풀고 계수를 결정한다. 스텝(57)의 예측 계수 저장에서 예측 계수를 메모리(45)에 저장하고 스텝(58)에서 학습 처리의 제어가 종료된다.
제10도의 스텝(55)(정규 방정식 생성) 및 스텝(56)(예측 계수 결정)의 처리를 보다 상세하게 설명한다. 학습시에는 주목 화소의 참값(y)이 이미 알려져 있다. 주목 화소의 보정값을(y'), 그 주위의 화소의 값을 x1-xn로 했을 때, 클래스마다 계수 w1-wn(상술한 a1-an또는 b1-bn에 대응한다)에 의한 n탭의 선형 1차 결합,
를 설정한다. 학습전은 (w1)가 미정계수이다.
상술같이 학습은 클래스마다 이뤄지며 데이터수가 m인 경우, 식(1)에 따라서,
m＞n의 경우, wi-wn은 일의(一意)적으로 결정되지 않으므로 오차 벡터 E의 요소를,
로 정의하고 다음식(4)을 최소로 하는 계수를 구한다.
소위 최소 제곱법에 의한 해법이다. 여기에서 식(4)의 wi에 의한 편미분계수를 구한다.
식(5)을 0으로 하기 위해서는 각 (wi)가 결정되면 되므로,
로서, 행열을 쓰면,
'로 된다. 이 방정식은 일반으로 정규 방정식이라 불리고 있다. 이 방정식은 소출법(sweep out)등의 일반적인 행열 해법을 써서(wi)에 대해서 풀면 예측 계수(wi)가 구해지며 클래스 코드를 어드레스로서 이 예측 계수(wi)를 메모리(45)에 격납해둔다.
또한, 클래스 분류 적응 처리에 의거하는 업콘버젼은 상술의 일예에 한하지 않으며 여러가지의 구성이 가능하다. 예컨대, 학습에 의해서 미리 예측값 2 자체를 획득해두고 이것을 메모리에 저장해 둘 수도 있다. 또, 1차원 처리가 아니고 2차원 또는 3차원 처리에 의해서 HD 화소의 값을 얻게 해도 좋다.
다음에 제2도에 도시하는 (LSI(1)0)에 의해 구성되므로 신호 처리 회로의 다른 예에 대해서 설명한다. 다른예는 제어 신호의 설정에 의해 제11도에 도시한 바와 같이 구성된 디지털 노이즈 감소기이다.
제11도에 있어서 (122)로 나타내는 입력 단자에 잡음을 포함하는 디지털 비디오 신호가 공급된다. 입력 비디오 신호는 (LSI(1)0)의 입력 단자(t1,t2) 및 프레임 메모리(123)에 공급된다. 프레임 메모리(123)로부터의 전 프레임의 비디오 신호(LSI(1)0)의 입력 단자(t2')에 공급된다.
입력단자(t1)로부터의 현 프레임의 비디오 신호가 클래스 분류 회로(111a), 지연 및 선택 회로(112a), 라인 지연 회로(117)에 각각 공급된다. 입력 단자(52)에 공급된 현 프레임의 비디오 신호가 클래스 분류 회로(111b), 지연 및 선택 회로(112b)에 각각 공급된다. 라인 지연 회로(117)는 라스터 주사의 순서의 데이터가 인접하는 복수의 라인의 데이터를 동시화하기 위해서 설치되고 있다. 라인 지연 회로(117)의 출력 신호가 클래스 분류 회로(111a), (111b), 지연 및 선택 회로(112a,112b)에 각각 공급된다. 입력 단자(t2')에 공급된 전 프레임의 비디오 신호가 클래스 분류 회로(111b), 지연 및 선택 회로(112b)에 각각 공급된다.
클래스 분류 회로(111a)에서 얻어진 클래스 정보 코드 신호)가 절환 회로(113a)를 거쳐서 계수 메모리(115a)에 대해서 어드레스로서 공급되고 클래스 분류회로(111b)에서 얻어진 클래스 정보가 절환 회로(113b)를 거쳐서 계수 메모리(115b)에 대해서 어드레스로서 공급된다. 계수 메모리(115a,115b)에는 미리 학습에 의해 얻어진 계수가 저장되고 있으며 클래스 정보와 대응해서 판독된 계수가 2차원 필터로서 기능하는 필터 연산 회로(116a) 및 3차원 필터로서 기능하는 필터 연산 회로(116b)에 각각 공급된다.
필터 연산 회로(2차원 필터)(116a)는 현 프레임내에서 인접하는 복수의 화소로 이루어지는 2차원 블록 단위로 잡음 제거된 화소 데이터를 생성한다. 필터 연산 회로(3차원 필터)(116b)는 현 프레임 및 전 프레임의 복수의 화소로 이루는 3차원 블록 단위로 잡음 제거된 화소 데이터를 생성한다.
필터 연산 회로(116a) 및 (116b)의 각각에서의 잡음 제거는 비디오 신호가 적합 연산 회로(118)에 공급된다. 적합 연산 회로(118)부터의 합성 비디오 신호, 즉, 잡음 제거된 디지털 비디오 신호가 절환 회로(119)를 거쳐서 출력 단자(t4)에 꺼내어 진다. 적합 연산 회로(118)는 필터 연산 회로(2차원 필터,(116a)의 출력 신호와 필터 연산 회로(3차원 필터)(116b)의 출력 신호를 움직임 계수(K)에 의해 가중치 처리 가산한다. 움직임 계수(K)는 클래스 분류 회로(111b)에서 생성된다.
클래스 분류 회로(111a)는 2차원의 클래스 분류를 행한다. 즉, 주목 화소를 중심으로 하는 블록의 레벨 분포와 패턴에 의거해서 이 주목 화소의 클래스를 결정한다. 한편, 클래스 분류 회로(111b)는 3차원의 클래스 분류를 행한다. 3차원의 클래스 분류는 3차원 블록의 레벨 분포의 패턴에 의거해서 행해도 좋으나 움직임 계수 K를 발생하기 위해서 움직임 검출의 결과에 의거한 클래스 분류가 바람직하다.
공지의 움직임 검출의 방법의 하나로서 그라젠트법이라고 칭해지는 것을 채용할 수 있다. 이것은 움직임 영역중의 전 화소에 대한 프레임차와 경사 정보(수평 방향에선 샘플링차, 수직방향에선 라인차)를 사용하여 움직임량을 구하는 것이다. 우선, 비디오 신호의 경사부가 움직였을 때, 프레임차 △F(현 프레임의 화소값에서 전 프레임의 대응 화소값을 감산한 것)과 샘플링 차 △E(현화소의 값에서 전 화소의 값을 감산한 것) E을 구한다. 그리고, 프레임차 △F의 절대값 |△F|의 움직임 영역중의 적산값과 샘플링차 △E의 절대값 △E|의 움직임 영역중의 적산값로부터 수평 방향의 움직임 량(V1)의 크기가 구해진다.
즉,
여기에서 프레임차 △F의 극성과 샘플링차 △E의 극성과의 관계에서 움직임의 방향이 구해진다. 수직 방향의 움직임에 대해서도 마찬가지로 검출할 수 있다.
클래스 분류 회로(111b)는 예컨대 상술의 그라젠트법에 의해서 움직임량을 구하고 그 움직임 량에 따른 움직임 계수 K를 발생한다. 또, 프레임차 △F(또는 |△F|)와 샘플링차 △E (또는 |△E|)에 의거해서 클래스 분류가 이뤄진다. 이 경우, 이것들의 프레임차 및 샘플링차의 값을 정규화 한 값을 사용하고 적정한 수의 클래스를 형성하게 이뤄진다.
상술의 잡음 감소기에 대해서 2차원 처리를 예로 설명한다. 계수 메모리(115a)엔 미리 학습에 의해 구한 계수가 격납되어 있다. 제12도는 학습시의 구성을 도시하며 (71)로 나타내는 입력 단자에 잡음을 포함하는 디지털 비디오 신호가 공급된다. 이 입력 신호가 잡음 감소기(72) 및 블록화 회로(73)에 공급된다. 잡음 감소기(72)는 입력 신호중의 잡음은 제거하는 것이며 그 일체는 N 프레임의 메모리를 사용하고 N+1 프레임의 화상의 평균값을 형성하는 것을 사용할 수 있다. 즉, 잡음은 일반적으로 랜덤이므로 평균화에 의해 잡음이 제거된다.
잡음 감소기(72)의 출력 신호(잡음 저감 신호)가 블록 회로(74)에 공급된다. 블록화 회로(73) 및 (74)는 시계열 변환 회로이며 라스터 주사의 순서를 블록의 순서의 데이터로 변환한다. 블록화 회로(73)의 출력 신호가 클래스 분류 회로(75)에 공급된다. 클래스 분류 회로(75)는 주목 화소를 중심으로 하는 블록내의 레벨 분포에 의거해서 주목 화소의 클래스를 결정한다. 이 클래스 분류 회로(75)로부터의 클래스 정보가 계수 결정 회로(75) 및 메모리(77)에 공급된다.
'계수 결정 회로(76)에는 블록화 회로(73) 및 (74)로부터 입력 신호 및 잡음 저감 신호가 공급된다. 계수 결정 회로(76)는 상술의 업콘버젼의 경우의 계수 결정과 마찬가지로 최소 제곱법에 의해서 최량의 계수를 결정한다. 즉, 주목 화소의 주변의 블록내의 복수 화소(입력 신호의 화소)와 복수의 계수와의 선형 1차 결합에 의해서 주목 화소의 예측값을 생성했을 때, 이 예측 값과 잡음 저감 신호의 대응 화소의 값과의 오차를 최소로 하는 계수가 결정된다. 계수 결정 회로(76)로부터의 결정된 계수가 클래스 정보로 지정되는 메모리(77)의 어드레스에 기록된다. 블록화 회로(73)는 제13a도에 도시한 바와 같이 예컨대 화소(X1)를 중심으로서 (3x3)의 크기의 블록(BL1)을 형성한다. 한편, 블록화 회로(74)는 제13b도에 도시한 바와 같이 화소(y1)를 중심으로서 (3x3)의 크기의 블록(BL11)을 형성한다. 여기에서 화소(x1)와 (y1)은 화상중에서 대응하는 위치의 화소이며 화소(xF)가 잡음을 포함하며 (y1)가 잡음이 저감된 것이다. 다음의 블록(BL2) 및 (BL12)는 제13c도 및 제13d도에 각각 도시한 바와 같이 블록의 경계가 1화소 시프트한 것이며 화소(x2) 및 (y2)를 각각 중심으로 하는 것이다.
이와 같이 블록의 경계를 시프트함으로써 다수의 학습용 데이터를 모으고 제10도의 플로챠트 및 상술한 처리에 의해서 계수를 결정한다. 그 결과, 예컨대 제13a도에 도시하는 입력 신호의 블록(BL1)이 부여된 때, 블록(BL1)내의 8개의 화소의 값(주목 화소 x1이외의 화소의 값)과 8개의 계수와의 선형 1차 결합에 의해서 형성된 예측값이 잡음을 포함하지 않는 화소의 값(y1)과 거의 같은 값으로 된다. 이같이 해서 주목 화소(x1)의 잡음이 제거된다.
필터 연산 회로(3차원 필터)(116b)는 클래스 분류 및 필터 연산 이외에선 상술의 필터 연산 회로(2차원 필터)(116a)와 마찬가지로 해서 잡음 제거 처리를 행한다. 움직임 계수 K가 움직임 량과 대응하므로 필터 연산 회로(116a)의 출력 신호에 대해서 계수 K가 곱해지며 필터 연산 회로(116b)의 출력 신호에 대해서 계수(1-K)가 곱해지며 이것을 계수가 곱해진 신호가 가산된다. 즉, 움직임량이 많을 때는 시간 방향의 화상의 상관이 적어지므로 필터 연산 회로(116a)의 출력이 무게가 크게 된다.
업컨버젼과 잡음 감소기의 구체예에 대해서 설명했는데 이것들 이외의 디지털 신호 처리의 기능을 발휘하게 제어 신호에 의해 제어할 수 있다. 클래스 분류 적응 처리를 사용하는 디지털 화상 신호 처리의 예에선 서브 샘플링에 의해서 시닝된 화소를 보간하는 보간 회로, 디지털 크로마키 장치에 있어서의 신호의 생성 회로등을 구성할 수 있다.
이상, 설명한 이 발명은 전용 LSI와 같이 특정 기능에 한정되지 않고 또, 상술의 실시예에 있어서의 클래스 분류 적응 처리와 같이 실현하는 기능의 범위를 어느 정도 제한하므로 DSP 같은 충분한 범용성은 없으나 효율이 좋은 처리를 가능으로 할 수 있다.

Claims (11)

  1. 단일 집적 회로내에 복수의 회로군 및 적어도 2개의 상태를 절환할 수 있는 선택 수단이 설치되어 이루어지며, 외부로부터의 신호에 의해서 상기 선택 수단이 선택 제어되는 디지털 신호 처리용 집적 회로에 있어서,
    상기 단일 집적회로 내의 상기 선택 수단이 제1선택 상태를 취할 때에, 상기 복수의 회로군의 적어도 일부가, 상기 제1선택 상태로 되어, 상기 제1접속 상태에서 제1신호 처리 기능을 수행할 수 있도록 되고, 상기 단일 집적회로 내의 상기 선택 수단이 제2선택 상태를 취할 때에, 상기 복수의 회로군의 적어도 일부가, 상기 제1접속 상태와는 다른 제2접속 상태로 되어, 이 접속 상태에서 상기 제1신호 처리 기능과는 다른 제2신호 처리 기능을 수행하도록 되고, 상기 제1신호 처리 기능을 수행하기 위해 선택된 복수의 회로군의 일부와 상기 제2신호 처리의 기능을 수행하기 위해 선택된 복수의 회로군의 일부는 공유(公有)로 이용되는 것을 특징으로 하는 디지털 신호 처리용 집적 회로.
  2. 단일 집적 회로 내에 복수의 회로군 및 적어도 2개의 상태를 절환할 수 있는 선택 수단이 설치되어 이루어지며, 외부로부터의 신호에 의해서 상기 선택 수단이 선택 제어되는 디지털 신호 처리용 집적 회로에 있어서,
    상기 단일 집적회로 내의 상기 선택 수단이 제1선택 상태를 취할 때, 상기 복수의 회로군의 적어도 일부가 상기 제1선택 상태로 되어, 상기 제1접속 상태에서 제1신호 처리 기능을 수행할 수 있도록 되고, 상기 단일 집적회로 내의 상기 선택 수단이 제2선택 상태를 취할 때, 상기 복수의 회로군의 적어도 일부가, 상기 제1접속 상태와는 다른 제2접속 상태로 되어, 이 접속 상태에서 상기 제1신호 처리 기능과는 다른 제2신호 처리 기능을 수행하도록 되며, 상기 제1신호 처리 기능을 수행하기 위해 선택된 복수의 회로군의 일부와 상기 제2신호 처리의 기능을 수행하기 위해 선택된 복수의 회로군의 일부는 공유(公有)로 이용되며,
    이와 함께, 상기 복수의 회로군의 적어도 일부는, 상기 선택 수단의 선택 상태에 따라서 다른 회로 기능을 갖게 되고, 그것에 의해서 집적 회로 전체의 신호 처리 기능이 절환되도록 된 것을 특징으로 하는 디지털 신호 처리용 집적 회로.
  3. 제1항 또는 제2항에 있어서, 제1신호 처리 기능이 해상도 보상을 위한 신호 처리이고, 제2신호 처리 기능이 잡음 제거를 위한 신호 처리인 것을 특징으로 하는 디지털 신호 처리용 집적 회로.
  4. 제2항에 있어서, 복수의 회로군은, 제1 및 제2필터 연산 수단과, 상기 제1 및 제2필터 연산 수단에 대하여 탭 출력을 공급하기 위한 수단과, 상기 제1 및 제2필터 연산 수단에 의해서 각각 예측한 화소 데이터를 클래스 분류하는 수단과, 상기 클래스 분류 수단으로부터의 클래스 정보에 대응하여 상기 제1 및 제2필터 연산 수단에 대해서 각각 필터 계수를 가하기 위한 메모리로 구성되는 것을 특징으로 하는 디지털 신호 처리용 집적 회로.
  5. 제4항에 있어서, 선택 수단의 선택 상태에 따른 상이한 회로 기능은, 1차원 디지털 필터, 2차원 디지털 필터 및 3차원 디지털 필터 중 2개인 것을 특징으로 하는 디지털 신호 처리용 집적 회로.
  6. 제4항에 있어서, 상기 제1 및 제2필터 연산 수단의 한쪽에 대하여 가한 탭 출력으로서, 적어도 1차원 탭 출력 및 2차원 탭 출력을 절환하는 것이 가능한 것을 특징으로 하는 디지털 신호 처리용 집적 회로.
  7. 제4항에 있어서, 상기 제1 및 제2필터 연산 수단의 한쪽에 대하여 가한 계수를 발생하기 위한 클래스 분류로서, 적어도 1차원 클래스 분류 및 2차원 클래스 분류를 절환하는 것이 가능한 것을 특징으로 하는 디지털 신호 처리용 집적 회로.
  8. 단일 집적 회로 내에 복수의 회로군 및 적어도 2개의 상태를 선택적으로 가능케 하는 작동 수단이 설치되어 이루어지며, 외부로부터 공급되어 상기 집적 회로 내에서 실행되는 신호 처리 기능을 요구하는 요구 신호에 의해서 상기 작동 수단이 선택 제어되는 디지털 신호 처리용 집적 회로에 있어서,
    상기 단일 집적회로 내의 상기 작동 수단이 제1선택 상태를 취할 때에, 상기 복수의 회로군의 적어도 일부가 상기 제1선택 상태로 되어, 상기 제1접속 상태에서 제1신호 처리 기능을 수행할 수 있도록 되며, 상기 단일 집적회로 내의 상기 '작동 수단이 제2선택 상태를 취할 때에, 상기 복수의 회로군의 적어도 일부가, 상기 제1접속 상태와는 다른 제2접속 상태로 되며, 이 접속 상태에서 상기 제1신호 처리 기능과는 다른 제2신호 처리 기능을 수행하도록 되고, 상기 제1신호 처리 기능을 수행하기 위해 선택된 복수의 회로군의 일부와 상기 제2신호 처리의 기능을 수행하기 위해 선택된 복수의 회로군의 일부는 공유(公有)로 이용되는 것을 특징으로 하는 디지털 신호 처리용 집적 회로.
  9. 단일 집적 회로 내에서 디지털 신호를 처리하기 위한 디지털 신호 처리용 집적 회로에 있어서, 디지털 신호를 수신하는 디지털 신호 수신 수단과,
    상기 단일 집적회로의 외부로부터 공급되고, 상기 단일 집적회로에 의해서 실행되는 신호 처리 기능을 요구하는 제어 신호를 수신하는 제어 신호 수신 수단과, 상기 단일 집적 회로 내에서 적어도 2개의 신호 처리 기능을 실행하기 위해 사용되는 복수의 회로군을 가지며, 상기 제어신호가 제1신호 처리의 실행을 요구하는 신호인 경우에는, 상기 복수의 회로군의 적어도 일부는 상기 제1신호 처리를 실행하는 것이 가능하게 되며,
    상기 제어신호가 제2신호 처리의 실행을 요구하는 신호인 경우에는, 상기 복수의 회로군의 적어도 일부는 상기 제2신호 처리를 실행하는 것이 가능하게 되고,
    상기 제1신호 처리 기능을 수행하기 위해 선택된 복수의 회로군의 일부와 상기 제2신호 처리 기능을 수행하기 위해 선택된 복수의 회로군의 일부는 공유(公有)로 사용되는 것을 특징으로 하는 디지털 신호 처리용 집적 회로.
  10. 제8항 또는 제9항에 있어서, 상기 제어 신호는 상기 디지털 신호와 독립되어 있는 것을 특징으로 하는 디지털 신호 처리용 집적 회로.
  11. 제8항 또는 제9항에 있어서, 적어도 하나의 신호 처리는, 상기 디지털 신호를 그 디지털 신호보다 해상도가 높은 고해상도 디지털 신호로 변환하기 위한 신호 변환 처리인 것을 특징으로 하는 디지털 신호 처리용 집적 회로.
KR1019960702398A 1994-09-09 1995-09-07 디지털 신호 처리용 집적 회로 KR100248452B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP94-242150 1994-09-09
JP24215094 1994-09-09
PCT/JP1995/001779 WO1996007987A1 (fr) 1994-09-09 1995-09-07 Circuit integre pour le traitement des signaux numeriques

Publications (2)

Publication Number Publication Date
KR960706147A KR960706147A (ko) 1996-11-08
KR100248452B1 true KR100248452B1 (ko) 2000-03-15

Family

ID=17085072

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960702398A KR100248452B1 (ko) 1994-09-09 1995-09-07 디지털 신호 처리용 집적 회로

Country Status (4)

Country Link
US (2) US5903481A (ko)
JP (1) JP3845870B2 (ko)
KR (1) KR100248452B1 (ko)
WO (1) WO1996007987A1 (ko)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100248452B1 (ko) * 1994-09-09 2000-03-15 이데이 노부유끼 디지털 신호 처리용 집적 회로
EP0912045B1 (en) 1997-05-06 2007-10-10 Sony Corporation Image converter and image conversion method
US6298085B1 (en) 1997-10-23 2001-10-02 Sony Corporation Source encoding using shuffling of data to provide robust error recovery in a burst error-environment
US6581170B1 (en) 1997-10-23 2003-06-17 Sony Corporation Source coding to provide for robust error recovery during transmission losses
US6282684B1 (en) 1997-10-23 2001-08-28 Sony Corporation Apparatus and method for recovery of data in a lossy transmission environment
JP4158232B2 (ja) 1998-07-23 2008-10-01 ソニー株式会社 画像情報変換装置および画像表示装置
JP4193233B2 (ja) 1998-08-12 2008-12-10 ソニー株式会社 動き判定装置、その方法および画像情報変換装置
JP4147632B2 (ja) 1998-08-24 2008-09-10 ソニー株式会社 画像情報変換装置、画像情報変換方法、およびテレビジョン受像機
JP4168490B2 (ja) * 1998-09-03 2008-10-22 ソニー株式会社 動き判定装置、その方法および画像情報変換装置
JP4140091B2 (ja) 1998-09-14 2008-08-27 ソニー株式会社 画像情報変換装置および画像情報変換方法
US7684570B2 (en) * 1998-11-17 2010-03-23 Aamp Of America Vehicle remote control interface for controlling multiple electronic devices
US6956952B1 (en) 1998-11-17 2005-10-18 P.B. Clarke & Assoc. Remote control interface for replacement vehicle stereos
US7010737B2 (en) * 1999-02-12 2006-03-07 Sony Corporation Method and apparatus for error data recovery
US6418548B1 (en) 1999-02-12 2002-07-09 Sony Corporation Method and apparatus for preprocessing for peripheral erroneous data
US6307560B1 (en) 1999-02-12 2001-10-23 Sony Corporation Classified adaptive spatio-temporal format conversion method and apparatus
US6170074B1 (en) 1999-02-12 2001-01-02 Sony Corporation Source coding to provide for robust error recovery
US6591398B1 (en) 1999-02-12 2003-07-08 Sony Corporation Multiple processing system
US6363118B1 (en) 1999-02-12 2002-03-26 Sony Corporation Apparatus and method for the recovery of compression constants in the encoded domain
US6178266B1 (en) 1999-02-12 2001-01-23 Sony Corporation Method and apparatus for the recovery of compression constants in the encoded domain
US6621936B1 (en) 1999-02-12 2003-09-16 Sony Corporation Method and apparatus for spatial class reduction
US6519369B1 (en) 1999-02-12 2003-02-11 Sony Corporation Method and apparatus for filter tap expansion
US6535148B1 (en) 1999-02-12 2003-03-18 Sony Corporation Method and apparatus for truncated decoding
US6307979B1 (en) 1999-02-12 2001-10-23 Sony Corporation Classified adaptive error recovery method and apparatus
EP1073279A4 (en) * 1999-02-19 2006-04-05 Sony Corp PICTURE SIGNAL PROCESSOR, PICTURE SIGNAL PROCESSING METHOD, LEARNING DEVICE, LERMETHOID AND RECORDING MEDIUM
US6581080B1 (en) * 1999-04-16 2003-06-17 Sony United Kingdom Limited Digital filters
US6493842B1 (en) 1999-06-29 2002-12-10 Sony Corporation Time-varying randomization for data synchronization and implicit information transmission
US6473876B1 (en) 1999-06-29 2002-10-29 Sony Corporation Method and apparatus for encoding of bitstreams using rotation
US6389562B1 (en) 1999-06-29 2002-05-14 Sony Corporation Source code shuffling to provide for robust error recovery
US6549672B1 (en) * 1999-06-29 2003-04-15 Sony Corporation Method and apparatus for recovery of encoded data using central value
US6522785B1 (en) 1999-09-24 2003-02-18 Sony Corporation Classified adaptive error recovery method and apparatus
US6351494B1 (en) 1999-09-24 2002-02-26 Sony Corporation Classified adaptive error recovery method and apparatus
US6539517B1 (en) 1999-11-09 2003-03-25 Sony Corporation Data transformation for explicit transmission of control information
US6487456B1 (en) * 2000-02-11 2002-11-26 Thomas Michael Masano Method and apparatus for creating a selectable electrical characteristic
US6987539B2 (en) * 2000-02-24 2006-01-17 Sony Corporation Image signal conversion apparatus, method and display for image signal conversion based on selected pixel data
WO2001076232A1 (en) 2000-03-30 2001-10-11 Sony Corporation Information processor
JP4670185B2 (ja) * 2001-06-04 2011-04-13 ソニー株式会社 画像生成装置、画像処理装置およびそれらの方法
AU2002355530A1 (en) * 2001-08-03 2003-02-24 John Allen Ananian Personalized interactive digital catalog profiling
JP3777599B2 (ja) * 2002-04-23 2006-05-24 ソニー株式会社 画像情報変換装置および方法、係数算出装置および方法、係数データおよび係数データ記憶装置、画質劣化箇所検出装置および方法、記録媒体、並びにプログラム
CN1324527C (zh) * 2002-09-11 2007-07-04 皇家飞利浦电子股份有限公司 用于图像缩放的单元和方法
JP4674439B2 (ja) * 2004-02-19 2011-04-20 ソニー株式会社 信号処理装置および信号処理方法、並びに情報記録媒体
US7630576B2 (en) 2004-02-19 2009-12-08 Sony Corporation Signal processing apparatus and method, and command-sequence data structure
US20050273657A1 (en) * 2004-04-01 2005-12-08 Hiroshi Ichiki Information processing apparatus and method, and recording medium and program for controlling the same
JP2005311629A (ja) * 2004-04-20 2005-11-04 Sony Corp 係数データの生成装置および生成方法、情報信号の処理装置および処理方法、並びにプログラムおよびそれを記録した媒体
JP2008269471A (ja) * 2007-04-24 2008-11-06 Sony Corp 類似画像判定装置と類似画像判定方法およびプログラムと記録媒体
US8661394B1 (en) 2008-09-24 2014-02-25 Iowa State University Research Foundation, Inc. Depth-optimal mapping of logic chains in reconfigurable fabrics
US8438522B1 (en) 2008-09-24 2013-05-07 Iowa State University Research Foundation, Inc. Logic element architecture for generic logic chains in programmable devices
US9792118B2 (en) * 2013-11-15 2017-10-17 Qualcomm Incorporated Vector processing engines (VPEs) employing a tapped-delay line(s) for providing precision filter vector processing operations with reduced sample re-fetching and power consumption, and related vector processor systems and methods

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58215813A (ja) * 1982-06-09 1983-12-15 Sony Corp デイジタル信号処理装置
DE68909470T2 (de) * 1988-04-12 1994-02-10 Matsushita Electric Ind Co Ltd Bildaufnahmegerät.
JPH088661B2 (ja) * 1988-07-11 1996-01-29 三星電子株式会社 ズーム機能のためのアドレス発生回路
US5068823A (en) * 1988-07-11 1991-11-26 Star Semiconductor Corporation Programmable integrated circuit using topological and parametric data to selectively connect and configure different high level functional blocks thereof
JPH0225987A (ja) * 1988-07-15 1990-01-29 Fuji Xerox Co Ltd 画像処理集積回路装置
GB8822062D0 (en) * 1988-09-20 1988-10-19 Quantel Ltd Video processing
US5008752A (en) * 1989-06-16 1991-04-16 Eastman Kodak Company Digital image interpolator with multiple interpolation algorithms
US5193003A (en) * 1989-08-15 1993-03-09 Sony Corporation Apparatus for decoding digital video data with small memory requirement
JP2767933B2 (ja) * 1989-11-14 1998-06-25 ソニー株式会社 画素数変換回路
US5079734A (en) * 1990-04-30 1992-01-07 Harris Corporation Digital decimation filter
JPH0535867A (ja) * 1990-09-06 1993-02-12 Matsushita Electric Ind Co Ltd 画像処理装置
KR940007161B1 (ko) * 1991-06-21 1994-08-06 삼성전자 주식회사 이미지버퍼를 이용한 전자주밍시스템
US5249115A (en) * 1991-06-28 1993-09-28 Square D Company Switch input termination array
JP2968622B2 (ja) * 1991-07-12 1999-10-25 日産自動車株式会社 画像処理用集積回路
US5453800A (en) * 1991-10-17 1995-09-26 Sony Corporation Apparatus for judging a hand movement of an image
US5499057A (en) * 1993-08-27 1996-03-12 Sony Corporation Apparatus for producing a noise-reducded image signal from an input image signal
US5406334A (en) * 1993-08-30 1995-04-11 Sony Corporation Apparatus and method for producing a zoomed image signal
KR100248452B1 (ko) * 1994-09-09 2000-03-15 이데이 노부유끼 디지털 신호 처리용 집적 회로

Also Published As

Publication number Publication date
WO1996007987A1 (fr) 1996-03-14
JP3845870B2 (ja) 2006-11-15
KR960706147A (ko) 1996-11-08
US5903481A (en) 1999-05-11
US6119048A (en) 2000-09-12

Similar Documents

Publication Publication Date Title
KR100248452B1 (ko) 디지털 신호 처리용 집적 회로
US5526053A (en) Motion compensated video signal processing
US5068722A (en) Motion vector estimating apparatus
KR100332268B1 (ko) 텔레비전신호에서움직임에대한계위적추정을하는방법
JP3333839B2 (ja) 補間ライン検出方法及び補間ライン検出装置
US5659364A (en) Motion vector detection circuit
US5083208A (en) Electronic zoom apparatus
KR0140674B1 (ko) 영상신호처리장치 및 처리방법
KR100445014B1 (ko) 디지탈화상신호용메모리장치와데이터기록방법및판독방법
JP3867730B2 (ja) ディジタル信号処理用集積回路
JP3212917B2 (ja) 走査線補間装置および走査線補間方法
JPH0224073B2 (ko)
US5784502A (en) Interpolation apparatus
US6668087B1 (en) Filter arithmetic device
JPH1042313A (ja) 信号処理システムおよびイメージ処理装置、ならびに信号を変換するための回路
JP3011344B2 (ja) 画像処理装置
KR100232490B1 (ko) 이산 코사인 변환 계수의 지그재그 스캔을 위한 판독 어드레스 발생장치
JPS62107572A (ja) 画像処理装置
JPH03217178A (ja) 電子的に拡大撮影可能な撮像装置
JPH0542197B2 (ko)
JPH06327017A (ja) 画像処理装置及びカラービデオカメラ
JPH10222655A (ja) 画像処理装置及び画像処理方法
JPH02312358A (ja) 中間調画像推定装置
JPH0856335A (ja) ディジタル画像信号の変換装置
JPH0646385A (ja) 画像処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131206

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20141205

Year of fee payment: 16

EXPY Expiration of term