KR100245970B1 - 반도체구조와 이를 제조하기위한 개선된방법 - Google Patents

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Abstract

본 발명의 개선된 반도체 구조는 적어도 하나의 스터드-업(stud-up)과 이에 접속된 적어도 하나의 상호접속 배선(interconnection line)을 포함하며, 여기서, 상기 스터드-업과 상기 상호접속 배선은 단일 금속층으로부터 형성된다. 이러한 구조는, 먼저 절연 영역이 반도체 기판 상에 제공되고, 다음에 원하는 깊이를 갖는 적어도 하나의 개구를 정의하기 위해 패터닝되고 에칭되는 방법에 의해 제조된다. 상기 개구를 채우고 상호접속 배선을 형성하기 위해 금속이 증착되고, 이어서, 상기 금속이 채워진 개구내에 원하는 치수의 스터드-업이 패터닝되고 형성된다. 상기 스터드-업의 하부 단부는 상호접속 배선에 접속되고, 상기 스터드-업의 상부 단부는 절연 영역의 상부 표면에서 혹은 상부 표면 가까이에서 끝난다. 다른 실시예는 상호접속된 스터드-다운(stud-down)을 포함한다. 종점 검출(endpoint detection) 기술은 스터드-업의 높이와 상호접속 배선의 폭을 정밀하게 제어하기 위해 이용될 수 있다.

Description

반도체 구조와 이를 제조하기 위한 개선된 방법{SEMICONDUCTOR STRUCTURE AND IMPROVING METHOD FOR PREPARING THE SAME}
본 발명은 집적회로 제조에 관한 것으로, 보다 상세하게는 다중 레벨의 자기-정렬 상호접속 메탈라이제이션(multiple levels of self-aligned, interconnec- tion metalization)을 갖는 반도체 구조에 관한 것이며, 또한 이러한 형태의 디바이스를 제조하는 개선된 방법에 관한 것이다.
반도체 칩은 그 콘택들이 금속 배선(metallic wiring) 패턴에 의해 접속된 디바이스들의 어레이로 구성된다. 초대규모 집적회로(VLSI) 칩에서, 금속 배선 패턴들은 다층으로 되어 있고, 절연물질층에 의해 분리되어 있다. 서로 다른 레벨의 금속 배선 패턴들은 절연층들을 통해 에칭된 홀(또는 "비아(via)" 홀)에 의해 상호접속된다. 통상적으로, 칩 디자인은 하나 혹은 두 개의 배선 레벨로 구성되지만, 3개의 배선 레벨을 사용하는 것이 더욱 더 두드러지고 있다.
회로 경제성과 성능상의 요건 때문에, 비록 공정단계가 추가되기는 하더라도, 더 많은 배선 레벨들을 추가하는 것이 통상적으로 더 많은 비용을 수반할 수 있는 것은 아니다. 예를 들어, 많은 반도체 공정들은 메탈라이제이션을 완성하는데 15 개 혹은 그 이상의 마스크 레벨을 필요로 한다. 따라서, 이러한 상호접속 영역, 즉 BEOL(the Back End of the Line)에서는 칩의 전체적인 성능을 떨어뜨리지 않고 더 높은 VLSI 밀도가 경제적으로 실현될 수 있도록 더 큰 효율이 얻어져야 한다.
특정 디바이스의 밀도는 종종 "피치(pitch)"라는 용어로 특징지워지는데, 이는 비아 및 다음 비아로 연장되는 비아 옆의 공간을 에워싸는 영역으로서 정의된다. "저(lower)" 피치 혹은 "최소(minimum)" 피치는 비아와 인접 공간이 훨씬 더 조밀하게 배열됨을 나타내며, 이것은 디바이스에서 더욱 높은 밀도의 특성을 가능하게 하기 때문에 바람직하다. 그러나, 이 최소 피치는 정밀한 배선과 상호접속 작업을 더욱 어렵게 한다.
비아들내 혹은 비아들 사이에 메탈라이제이션을 위해 사용된 한 가지 기술로 "리프트-오프(lift-off)"가 있다. 이 기술에서, 비아는 먼저 에칭에 의해 테이퍼 형상으로 되고, 이어서 포토레지스트가 도포되고, 금속 증착을 하려고 하는 영역에서 노광이 이루어진다. 원하는 영역에서 상기 포토레지스트가 현상된 후, 알루미늄과 같은 금속이 비아들내로 증착된다. 레지스트를 리프트-오프하게 되면 위에 놓인 금속이 제거되고, 원하는 스텐실 패턴(stenciled pattern)이 형성된다. 이러한 공정은 배선 패턴을 위한 다중 레벨의 메탈라이제이션이 요구될 때, 연속적으로 증착된 절연층들 사이에서 반복될 수 있다.
비록 리프트-오프 기술이 많은 디바이스들의 메탈라이제이션을 위해 적절하지만, 더 높은 밀도 상황에서는 그 가치가 어느 정도 제한되었다. 리프트-오프는 증발(evaporation) 공정에서 금속의 라인-오브-사이트(line-of-sight) 증착과 패터닝을 필요로 한다. 약 2.5 미크론 이하의 피치를 가진 디바이스에 대해, 라인-오브-사이트 증착은 종종 실용적이지 못한데, 그 이유는 증착 소스가 웨이퍼, 즉 포토레지스트 표면으로부터 너무 멀리 떨어져 있어야 하기 때문이다. 더욱이, 리프트-오프 기술은 바람지하지 못한 라운드된 특성 프로파일(undesirable, rounded feature profile)을 초래할 수 있다. 이 기술은 또한 대부분의 포토레지스트 물질이 열화되기 시작하는 온도인 200℃-300℃ 이하의 온도로 한정된다.
리프트-오프 기술의 대안으로 반응성 이온 에칭(RIE)이 알려져 있다. 이 기술에 있어서는, 윤곽이 형성된 비아(contoured via) 위에 금속 블랭킷층이 인가되고, 이어서 이 금속 위에 포토레지스트가 도포된다. 다음에, 노광 및 현상된 포토레지스트를 마스크로 이용하여 상기 금속을 에칭한다. 이어서, 포토레지스트를 벗기면, 원하는 패턴이 얻어진다. RIE는 더욱 조밀한 피치, 더욱 지향성의 측벽 및 바람직한 특성 프로파일을 가능하게 한다.
그러나, RIE-기반 기술과 관련하여, 특히 2-3 미크론 정도의 저 피치가 요구될 때, 몇 가지 단점이 있다. 알루미늄 메탈라이제이션의 경우, 전자이동(electromigration) 저항을 보장하기 위해 통상적으로 구리와 합금하는 것이 필요하다. 그러나, 구리-알루미늄 합금은 종종 RIE 기술을 사용하여 에칭하기가 어렵다. 또한, 잔류 금속이 남고 에칭액에 의해 부식되기도 한다. 이러한 형태의 부식은 종종 반도체 칩에 전기적인 단락을 유발한다.
리프트-오프 및 RIE-기반 기술의 몇몇 단점을 극복하기 위해 개발된 공정으로 "다마신(damascene)" 공정이 있다. 이 기술의 일실시예가 M. Chow 등의 미국 특허 제4,789,648호에 기술되어 있다. 이 공정은 부분적으로 비아와 상호접속 배선을 정의하기 위해 중첩된 마스크를 사용한다. 일례로, 패턴이 형성된 도전성 물질층위에 절연층이 형성되고, 이어서 에칭 스톱 물질이 증착된다. 콘택 홀은 포토리소그래피 공정에 의해 에치 스톱 물질에 정의된다. 다음에, 두 번째의 평탄화된 절연층이 증착되고, 패턴이 형성되고, 원하는 배선 채널을 정의하기 위해 에치 스톱 물질까지 에칭이 이루어지며, 이 배선 채널은 에치 스톱 물질에 미리 형성된 콘택 홀과 정렬되게 된다. 콘택 홀이 드러나는 위치에서, 아래에 놓인 패터닝된 도전물질의 제1 레벨을 노출시키기 위해 제1 절연층내로 에칭이 계속된다. 다음에, 제2 및 제1 절연층내로 에칭된 채널과 비아에 각각 메탈라이제이션이 넘칠 정도로 채워진다. 표면상의 초과되는 메탈라이제이션은 화학적-기계적 폴리싱과 같은 적절한 기술로 제거된다. 이러한 단계들은 추가 메탈라이제이션층을 위해 반복될 수 있다.
다마신 공정에 의하면, 매우 조밀하게 제어된 피치, 예를 들어 약 0.75 미크론까지의 피치를 갖는 구조가 만들어진다. 더욱이, 이 구조는 매우 평탄화되어 있어, 따라서, 평탄화되지 않은 구조와 관련된 일부 문제점들, 예를 들어 인접하는 레벨의 메탈라이제이션 사이의 절연이 약하게 되어 생기는 단락 등을 방지한다. 또한, 패턴형성된 도전 라인들이 스터드 비아와 동시에 형성되기 때문에, 제조공정이 이전에 사용된 것보다 더욱 간단하다.
반도체 산업이 훨씬 조밀한 반도체 회로쪽으로 이동함에 따라, 예를 들어, 피치를 더욱 조밀하게 하거나 혹은 더 높은 레벨의 메탈라이제이션 및 비아들을 구성하기 위해, 추가적인 공정 단계들을 필요로 한다. 이러한 추가적인 단계들은 앞서 논의된 경쟁력있는 경제적 압박이라는 측면에서 전체 공정을 가능한 효율적으로 만들도록 능률적일 필요가 있다.
능률적인 제조가 성공적인 경우의 예가 J. Cronin 등에 허여된 미국 특허 제4,962,058호에 나타나 있다. 상기 특허에는 단일의 도전물질층으로부터 다중-레벨의 메탈라이제이션 구조를 형성하기 위한 개선된 공정이 개시되어 있다. Cronin 등의 특허에 기술된 배선 구조는 스터드-업(stud-up) 및 스터드-다운(stud-down) 구조로 표현되는 외부 접속을 갖고 있다. 이 발명에서 배선 공정 단계의 수는 종래 공정과 비교하여 감소된다.
Cronin 등의 특허에서의 공정은 절연층 상부의 복수의 배선 홈들과 이 절연층 하부의 적어도 하나의 스터드-다운 비아를 형성하기 위해 평탄한 절연층을 마스킹하고 에칭하는 단계와, 상기 비아와 홈들을 채우도록 금속층을 증착하되 여분의 금속이 상기 구조 위에 남도록 증착하는 단계를 포함한다. 다음에, 금속 표면은 복수개의 상호접속 배선들뿐 아니라 적어도 하나의 스터드-업을 정의하기 위해 마스킹되고 에칭된다(이러한 특정한 경우에는 이러한 기술이 잔류 에치 물질과 금속 "스트링어(stringers)"를 생기게 할 수 있더라도, 통상 RIE를 필요로 한다). 마스킹/에칭 단계는 마스크 물질과 도전물질층위에 놓여진 원하는 레벨의 스터드-업 구조를 가져오는 방식으로 실행된다. 또한, 스터드-다운, 스터드-업 및 상호접속 배선은 모두 동일 금속층으로부터 형성된다. 예를 들어, 상기 특허의 도4D에 도시된 바와 같은 다양한 스터드-업들은 상부 절연층의 표면 위에 계속 존재한다. 이러한 스터드-업들이 전체 구조의 표면에 맞추어 평탄화되도록 추가적인 절연 물질을 증착하기 위해 추가적인 공정 단계들이 사용될 수 있다.
당해 분야의 기술수준을 관찰함으로써 뿐만 아니라, 앞서 말한 것으로부터, 고밀도 집적회로의 영역에서 많은 개선이 이루어져 온 것은 분명하다. 그러나, 이러한 형태의 회로들의 치수가 더욱 작아짐에 따라 개선이 더 이루어질 필요가 있다. 구체적으로 말하면, 단일 금속층으로부터 형성된 자기-정렬된 스터드-업, 스터드-다운 및 상호접속 배선을 포함하는 반도체 구조를 효율적으로 제조하기 위한 개선된 기술이 바람직하다. 새로운 기술은 가능한 한 제조공정을 능률적으로 만들어야 하며, 여전히 매우 조밀한 피치를 갖는 디바이스가 되도록 해야 한다. 이러한 디바이스들은 또한 가능한 한 결함이 적은, 예를 들어 최소의 전기적 단락 혹은 "넥킹(necking)" 효과로 특징지어져야 한다. 더욱이, 사용되는 공정들은 매우 정밀한 치수의 스터드를 형성할 수 있도록 해야 할 뿐 아니라, 다중-레벨 구조에서도 두꺼운 배선 구조과 얇은 배선 구조 모두를 형성할 수 있도록 해야 한다.
도1은 콘택 및 배선 개구를 위해 그리고 종점 검출 영역을 형성하기 위해 마스킹과 에칭 단계를 거친 반도체 구조의 단순화된 단면도.
도2는 배선 및 콘택 개구를 하방으로 연장하는 것을 포함하여 도1의 구조에 대해 제조 단계들을 더 진행한 단면도.
도3은 스터드와 상호접속 배선의 완성을 보여주는 도2 구조의 단면도.
*도면의 주요부분에 대한 부호의 설명
11:절연층 12:일반 도전체 레벨
14,16:에치 스톱층 18:제1 마스크
20:콘택 비아 22:상호접속 배선 비아
24:종점 검출 영역(트렌치) 26:제2 마스크
전술한 필요성에 따라, 개선된 반도체 구조가 제공된다. 이 반도체 구조는 단일 금속층으로부터 형성된 적어도 하나의 스터드-업 및 이에 접속된 상호접속 배선을 포함한다. 또한, 이 구조는 본 발명의 새로운 방법에 따라 제조된다.
본 발명에 따르면, 적어도 하나의 스터드-업 및 상기 스터드-업에 접속된 적어도 하나의 상호접속 배선 - 여기서, 상기 스터드-업과 상기 상호접속 배선은 자기-정렬되고 단일 금속층으로부터 형성됨 - 을 포함하는 반도체 구조를 제조하기 위한 방법이 제공되며, 이 방법은,
(a) 반도체 기판상에 절연 영역을 제공하는 단계;
(b) 원하는 깊이를 가진 적어도 하나의 개구를 정의하기 위해 마스크를 이용하여 상기 절연 영역을 패터닝하고 에칭하는 단계;
(c) 상기 개구를 넘칠 정도로 채우도록 금속을 증착하여, 상기 절연 영역상에 메탈라이즈된 표면을 형성하고 상기 상호접속 배선을 형성하는 단계;
(d) 상기 단계 (b)에서 증착된 마스크에 맞추어 상기 절연 영역 상의 메탈라이즈된 표면을 평탄화하는 단계; 및
(e) 상기 금속이 채워진 상기 개구내에 원하는 치수들의 스터드-업 - 상기 스터드-업의 하부 단부는 상기 상호접속 배선에 접속되고 그 상부 단부는 상기 절연 영역의 상부면에서 혹은 상기 상부면 가까이에서 끝남 - 을 패터닝하여 형성하는 단계를 포함한다.
본 발명의 다른 실시예는 또한 단일 금속층으로부터 형성된 적어도 하나의 스터드-다운을 포함한다. 상호접속 배선 및 스터드-업과 함께 스터드-다운을 형성하기 위한 방법도 역시 이하에서 제공된다.
선택적인 다른 실시예에서는, 스터드-업의 높이와 상호접속 배선의 폭을 정밀하게 제어하기 위해 종점 검출 기술이 이용된다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.
제1 실시예에서는 스터드-업, 상호접속 배선 및 스터드-다운을 형성한다. 도 1은 본 발명에 따른 반도체 구조를 형성하기 위한 초기 단계의 단면도이다. 이 구조는 일반적으로 종래의 트랜지스터, 즉 n-FET 혹은 p-FET(전계 효과 트랜지스터)로서 사용하기 위해 설계된다. 절연층 혹은 절연영역(11)은 통상적으로 소정의 도전형으로된 실리콘 기판(도시되지 않음) 위에 증착된다. 절연체를 증착하기 위해 보통 화학 기상 증착법(CVD) 또는 이와 유사한 기술이 사용되며, 이러한 절연체로는, 평탄화된 실리콘 다이옥사이드(silicon dioxide), 글래스 물질(예, 리플로우된(reflowed) 포스포실리케이트 글래스), 실리콘 다이옥사이드와 실리콘 나이트라이드의 합성물, 또는 폴리이미드와 같은 폴리머 등이 있다. 절연층(11)은 미리 정의된 일반 도전체 레벨(12) 상에 형성된다. 도전체 레벨은 메탈라이제이션층(metalization layer), 예를 들어, 여러 집적회로들을 상호접속하는 배선 패턴의 일부분일 수 있다. 또한, 도전체 레벨은 어떠한 형태든 능동 디바이스, 예를 들어 트랜지스터의 소오스 혹은 드레인 영역을 나타낼 수 있다. 다층 구조에서 일반 도전체 레벨(12)을 다른 능동 디바이스들 혹은 다른 레벨의 메탈라이제이션에 접속하는 것을 개선하는 것이 본 발명의 목적중의 하나이다.
잠재적인(potential) 에치 스톱층(14,16)은 본 발명의 선택적의 요소이며, 몇몇 실시예에서 에치 스톱층은 에칭 깊이를 제어하는데 사용되며, 그에 따라, 이하 설명되는 바와 같이, 스터드와 상호접속 배선의 치수를 제어한다. 에치 스톱층은 CVD 공정 중에 증착될 수 있으며, 에치 스톱층의 조성물은 그 주위의 절연층의 조성물에 의해 결정된다. 예를 들어, 절연층이 실리콘 다이옥사이드나 글래스인 경우, 에치 스톱층은 보통 다른 종류의 옥사이드, 예를 들어, 알루미늄 옥사이드로 형성된다. 약 1.5 미크론 내지 2.0 미크론 범위의 두께를 갖는 절연층(11)에 대해, 각 에치 스톱층은 약 1000 Å 내지 1500 Å 범위의 두께를 갖는다.
이 절연층(11)의 표면상에 제1 마스크(18)가 인가되며, 공지된 절차에 따라 이미징(imaging) 및 에칭 공정이 뒤따른다. 이러한 절차들은, 예를 들어, L. Thompson 등에 의해 발행된 "마이크로리소그래피 입문(ACS Symp. Series 219, Amer. Chem. Soc. 1983)"에 개시되어 있으며, 그 내용은 여기에 참조로서 포함된다. 제1 마스크(18)는 그 자체가 에치 스톱층 될 수 있으며, 콘택 개구 혹은 비아(20)를 정의하는데 이용되고, 이 비아의 연장부는 최종적으로 스터드-다운을 수용하게 된다(이 분야의 숙련자들은 이러한 단순화된 도면에 예시된 디바이스들이 일반적으로 상기 참조된 특허들에 도시된 바와 같이, 3차원 구조 전체에 걸쳐 복수의 비아홀들을 포함한다는 것을 이해할 것이다).
콘택 비아의 치수는 여러 가지 요인들, 즉, 반도체 구조의 전체 치수뿐만 아니라 그 구조의 메탈라이제이션 패턴의 설계 등에 좌우된다. 통상적으로, 콘택 비아는 약 1 미크론 내지 1.2 미크론 범위의 깊이와 약 1.5 미크론 내지 0.5 미크론 범위의 폭을 갖는다. 콘택 비아를 형성하는데 있어, 보통 원하는 깊이까지 혹은 잠재적인 에치 스톱층(14)까지 에칭된다.
본 발명의 일부 실시예에서, 상기 제1 마스크는 도1의 구성요소(24)로 도시된 종점 검출 영역(endpoint detection area) 혹은 트렌치(trench)를 패터닝하고 에칭하는데에도 사용된다. 종점 검출 영역은 콘택 비아(20)와 거의 동일한 깊이와 콘택트 개구보다 더 큰 폭을 갖는 홈(trough)이다. 이 폭은 통상적으로, 활용가능한 포토리소그래피 기술에 의해 정의할 수 있는 최소 크기 이미지(image)의 약 100배 보다 크지 않은 값이 된다. 종점 검출 영역은 최종적으로, 이하 설명되는 바와 같이, 상호접속 배선의 폭뿐만 아니라 스터드-업의 높이를 제어하는데 사용된다. 이 검출 영역은 콘택 개구를 형성하는 중에 형성될 필요는 없으나, 공정 효율상 콘택 개구를 형성하는 중에 형성되는 것이 유리하다.
콘택 개구(20)와 선택적인 종점 검출 영역(24)이 형성된 다음, 제2 마스크(26)가 증착된다. 도1에 도시된 바와 같이, 이 마스크는 통상 제1 마스크(18)의 적어도 일부분과 중첩된다. 이들 두 마스크간의 중첩되는 정확한 양은 부분적으로는 스터드와 상호접속 배선의 원하는 치수에 의해 결정된다.
마스크(26)는 상호접속 배선 비아(22)를 정의하기 위해 (앞에 예시한 기술들에 의해) 이미징되고 에칭되며, 이 비아는 결국 상호접속 배선을 수용하게 된다. 도1로부터 분명하듯이, 이 단계는 제1 마스크(18)의 선택된 영역과 함께 절연층 표면의 선택된 영역을 에칭하는 것을 포함한다. 또한, 도1은 상호접속 배선 비아(22)의 영역이 콘택트 비아(20)의 단면 폭을 포함한다는 것을 보여준다.
또한, 마스크(26)는 선택적인 종점 검출 영역(24)이 부가 공정 단계로 인해 붕괴되는 것을 방지하는 작용을 한다. 더 설명되는 바와 같이, 공정 후기에 이 마스크를 제거함으로써, 스터드-업 및 상호접속 배선의 치수를 정확하게 제어하는데 상기 검출 영역을 이용할 수 있도록 한다.
다음에, 제2 마스크(26)를 이용하여 제1 마스크(18)를 패터닝하고 에칭하여 도2에 "X"로 표시된 미리 선택된 깊이로 콘택 비아(20)를 확장한다. 이 미리 선택된 깊이는, 콘택 홀이 원하는 더 낮은 레벨, 예를 들어, 일반 도전체 레벨(12)에 도달하도록 하는데 필요로 되는 추가적인 에칭의 양에 의해 부분적으로 결정된다. 따라서, 이 단계에서 도달한 콘택 비아의 깊이는 통상적으로 잠재적 에치 스톱층(16)의 깊이보다 아래이고 일반 도전체 레벨(12)보다 위의 거리이다.
다음에는, 절연층(11)의 표면이 제1 마스크(18)와 제2 마스크(26)를 이용하여 에칭된다. 이 에칭 단계에서 콘택 비아는, 도2에 도시된 바와 같이, 일반 도전체 레벨까지 확장되는데, 확장된 콘택 비아는 도면에서 요소(20A)로 인용되어 있다. 이와 동시에, 상호접속 배선 비아의 깊이가 일반 도전체 레벨위의 미리 선택된 레벨까지 증가되어, 확장된 배선 비아(22A)를 형성한다. 확장된 배선 비아의 정확한 깊이는 배선 자체에 대한 원하는 위치에 좌우되는 것은 물론이다. 일실시예로, 절연 영역을 형성하는 중에 선택된 레벨로 이미 증착된 잠재적 에치 스톱층(16)에서 에칭이 종료될 수 있다.
이 시점에서 제2 마스크(26)는 콘택 비아와 상호접속 배선 비아의 형성에 관련된 자신의 기능을 수행했기 때문에, 이제는 제거될 수 있다.
마스크(26)가 제거된 다음, 콘택 비아와 상호접속 배선 비아를 동시에 채우도록 금속이 증착된다. 콘택 비아를 채움으로써, 결과적으로 스터드-다운(36)이 형성된다. 또한, 종점 검출 영역(24)이 있다면 여기에도 금속을 채운다. 메탈라이제이션 기술은 당해 분야에 잘 알려져 있으며, 예를 들어, "VLSI 테크놀로지"(2판, S. M. Sze 1988, 맥그로우힐 출판사간)에 기술되어 있다. 이 책의 제9장이 특히 이러한 주제에 대한 것이지만, 전체 내용이 일반적으로 관련이 있으며, 여기에 참조로서 포함된다.
이 참고 문헌에는 반도체 구조내의 다양한 도전 특성에 대한 적절한 금속들이 설명되어 있다. 예시된 금속 및 합금으로는, 알루미늄, 구리, 니켈, 몰리브덴, 텅스텐, 백금, 탄탈륨 디실리사이드, 티타늄 디실리사이드 및 그 밖에 이러한 금속들의 합금들이 있다. 알루미늄, 알루미늄-실리콘과 같은 알루미늄 합금, 구리 및 텅스텐이 상호접속 메탈라이제이션을 위해 종종 선택되는 물질이다.
이 금속들은 화학 기상 증착법(CVD) 혹은 저압 화학 기상 증착법(LPCVD)과 같은 공지된 기술에 의해 증착될 수 있다. CVD와 LPCVD를 위한 특정 장치와 공정 파라미터들은 반도체 공정에 대한 숙련가에 의해 힘들이지 않고 선택 결정될 수 있다. 또한, (통상 반도체 구조의 전면상에 블랭킷-방식으로) 금속을 증착함으로써, 확장된 콘택 비아(20A) 및 확장된 배선 개구(22A)를 채우게 된다.
다음에, 반도체 구조의 메탈라이즈된 표면이 통상적으로 평탄화된다. 여러 평탄화 방법이 이 기술분야에 알려져 있다. 특히 적절한 기술의 하나가 화학-기계적 폴리싱(CMP)이며, 이에 대해서는 미국 특허 제5,292,689호, 미국 특허 제5,234,868호, 미국 특허 제4,944,836호 및 미국 특허 제4,910,155호에 기술되어 있으며, 이들 특허는 모두 참조로서 본 명세서에 포함된다. 간단히 말해, CMP 기술은 표면을 연마하는데 폴리싱 패드와 슬러리(slurry)를 사용한다. CMP 슬러리는 통상조절된 크기의 작은 입자, 예들 들어, 용액에 분산된 실리콘 다이옥사이드 입자들을 포함한다. 용액의 액체 부분은 폴리싱 입자에 대해 윤활제 및 이동 매체로 작용한다.
평탄화가 완료된 후, 도3에 도시된 바와 같이, 스터드-업을 정의하기 위해 반도체 표면의 미리 선택된 영역상에 제3 마스크(30)가 인가된다. 이 마스크(30)의 위치는 물론 스터드-업의 원하는 위치에 좌우된다.
다음에, 스터드-업을 형성하기 위해, 노출된 금속을 적절한 방법으로 에칭한다. 이 스터드-업은 주위의 원치않는 금속을 제거한 후에 남아있는 금속의 최상부의 수직 부분이다. 많은 형태의 에칭이 이 분야에 알려져 있으며, 예를 들어, 전술한 Sze의 VLSI 테크놀로지에 기술되어 있다. 본 발명의 대부분의 실시예에 있어서 금속을 에칭하는 바람직한 방법은 종종 반응성 스퍼터 에칭(RSE)으로도 불리는 반응성 이온 에칭(RIE)이다. RIE에 대한 상세한 내용도 당해 분야에 잘 알려져 있다.
요구되는 에칭량은 상호접속 배선(34)의 원하는 두께 뿐만 아니라, 스터드-업의 원하는 높이에도 좌우된다. 이러한 치수들은 모두 동일한 에칭 단계에 의해 결정된다.
금속 에칭은 여러 기술, 예를 들어, 에칭 시간의 조절에 의해 제어될 수 있다. 그러나, 바람직한 실시예에서, 이 단계의 에칭 정밀도는 도3에 도시된 종점 검출 트렌치 영역(24)를 사용함으로써 더욱 용이하게 실현될 수 있다. (상기한 바와 같이, 앞서 상기 공정에서 선택적으로 형성된) 이 트렌치는 초기에 절연층(11)과 제1 마스크(18)의 상부면에 오픈된다. 그 깊이는 상호접속 배선(34)의 두께뿐만 아니라, 스터드-업(32)의 최종 높이가 되도록 미리 결정되어 있다. 상호접속 배선의 두께 치수는 도3에 치수 "Y"로 표시되어 있다. 다음에, 트렌치(24)는 앞서 기술된 금속 증착 단계에서 금속으로 채워지고 평탄화된다.
따라서, 반도체 표면의 에칭은 종점 검출 트렌치에서 금속이 완전히 제거될 때까지, 즉 트렌치의 저면(40)에 도달할 때까지 실행될 수 있다. 정확한 종점은 반사광(예를 들어, 레이저 비임)을 이용하여 쉽게 판단할 수 있는데, 그 이유는 금속에서 절연물로 비임이 이동함에 따라 순간적으로 반사신호에 큰 변화를 가져오기 때문이다. 이것은 금속층 자체의 요구되는 깊이까지 즉, 최종적으로 배선(34)을 구성하는 금속 부피까지 얼마나 더 에칭할 지 판단하는데 어려움이 있는 것과 대조된다.
도3을 참조하면, 종점 검출 트렌치(24)로부터 금속을 완전히 제거하는 지점까지 에칭함으로써 동시에 트렌치 영역(42)으로부터 금속을 원하는 만큼 제거할 수 있다. 이에 따라, 스터드-업(32)은 특정 높이로 형성되는 반면, 금속 상호접속 배선(34)은 결정된 최종 두께로 형성된다. 이 시점에서, 마스크(30)는 더 이상 필요없기 때문에 제거될 수 있다.
다음에, 통상적으로 반도체 구조의 표면상에 다른 절연층(미도시)이 인가되고 제1 마스크(18)에 맞추어 평탄화된다. 적절한 절연층의 예로는, 실리콘 옥사이드와 포스포실리케이트나 보로포스포실리케이트 같은 글래스 물질이 있다. 앞서 언급한 바와 같이, 이 물질들은 CVD 혹은 LPCVD에 의해 증착될 수 있으며, 평탄화는 통상의 방법, 예를 들어 CMP에 의해 실행될 수 있다.
따라서, 본 발명의 다른 측면은 반도체 구조에 관한 것으로서, 이 반도체 구조는,
(a) 그 상부 표면에 오픈된 종점 검출 트렌치를 가지며, 기판위에 배치된 절연 영역;
(b) 상기 절연 영역 내부의 일반 도전체 레벨;
(c) 상기 일반 도전체 레벨에 접속된 하부 단부와 상기 절연 영역 내부에 위치한 상호접속 배선에 접속된 상부 단부를 가진 적어도 하나의 스터드-다운; 및
(d) 상기 상호접속 배선에 접속된 하부 단부와 상기 절연 영역의 상부 표면에서 혹은 상기 상부 표면 가까이에서 끝나는 상부 단부를 가진 적어도 하나의 스터드-업을 포함한다.
여기서, 스터드-업, 스터드-다운 및 상호 접속 배선은 자기-정렬되고 단일 금속층으로부터 형성된다. 본 발명의 이러한 측면은 스터드-업, 스터드-다운 및 상호접속 배선을 포함하는 단 하나의 금속층에 한정되지 않는다는 것을 당해 분야의 숙련자는 이해할 것이다. 복수의 스터드-업 및 복수의 스터드-다운들이 동일한 공정에 의해 반도체 구조의 단면에 걸쳐 형성될 수 있으며, 이들 각각의 스터드-업 및 스터드-다운은 하나의 상호접속 배선에 접속된다. 또한, 하나 이상의 스터드-업 또는 스터드-다운이 단일 상호접속 배선에 접속될 수 있다.
또한, 반도체 구조는 마스크(18)를 덮고 있는 상부 절연층 위에 여러 추가적인 레벨의 전기적 디바이스들, 스터드들 및 메탈라이제이션 패턴들을 포함할 수 있다. 이러한 추가적인 레벨들의 각각은 앞서 기술된 바와 같이 적어도 하나의 "스터드-업/상호접속 배선/스터드-다운" 배열을 포함할 수 있다.
본 발명의 반도체 소자들은 매우 낮은 피치의 특징을 가지며, 이에 따라 높은 밀도의 전기적 특성이 가능하다. 더욱이, 스터드와 상호접속 배선은 매우 정밀한 치수를 갖는다. 또한, 소자들은 전기적인 단락 등으로부터 발생하는 결함이 매우 적다는 특징을 갖는다.
종점 검출 트렌치를 사용하여 생기는 개선점이외에, 상기에 설명된 공정은 여러 다른 두드러진 이점을 보여준다. 예를 들어, 스터드-업을 비아나 혹은 절연층내 "홈"에 내장함으로써 스터드-업이 반도체 표면과 동일 평면이 되게 만든다. 이것은 스터드-업이 반도체 표면 상부에 형성되는 전술한 J. Cronin 등의 미국 특허 제4,962,058호에 개시된 공정과 현저하게 다르다. 미국 특허 제4,962,058호도 단일 금속층으로 된 스터드-업, 상호접속 배선 및 스터드-다운을 포함하고 있지만, 여기에서 상기 구조들의 평탄화는 본 발명에서보다 더욱 더 어려울 수 있다.
더욱이, 본 발명은 Cronin 등의 특허에서보다 훨씬 더 적은 금속이 에칭되며, 이에 따라 "에칭 잔류물"이나 금속 "스트링어(stringer)"의 발생을 최소화한다.
본 발명의 공정에 의하면 두껍고 얇은 배선 구조 모두를 편리하게 형성할 수 있다. 즉, 제3 마스크는 또한, 홈 혹은 비아내의 금속 배선의 적어도 일부분이 상호접속 배선과 스터드-업의 총 두께와 동일한 두께를 가질 수 있는 영역을 형성하는데 사용될 수 있다. 이러한 구조는 예를 들어, 동일 평면 혹은 동일 배선 레벨상에 낮은 저항을 위한 더 두꺼운 금속 배선과 낮은 캐패시턴스를 위한 더 얇은 금속 배선을 갖는 것이 바람직한 경우에 종종 유리하다.
앞서 기술된 바와 같이, 본 발명의 일부 실시예는 적어도 하나의 스터드-업과 이 스터드-업의 하부 단부에서 거기에 접속된 적어도 하나의 상호접속 배선을 포함하는 반도체 구조에 관한 것이다. 스터드-다운은 필요치 않다. 스터드-업과 상호접속 배선은 자기-정렬되고, 단일의 금속층으로부터 형성되며, 다른 실시예에서와 같이 절연 영역의 홈내에 내장된다. 이러한 구조를 형성하기 위한 단계들은 이미 기술되었다. 또한 앞서 언급된 바와 같이, 이 구조는 선택적으로 추가적인 레벨의 전기적 소자, 스터드 및 메탈라이제이션 패턴을 포함할 수 있다.
여기에 기술된 구조는 또한, 종점 검출 영역 또는 트렌치를 포함할 수도 있다는 것은 앞서 말한 것으로부터 분명하다. 실제적으로, 본 발명의 또다른 실시예는 절연 영역 위에 배치된 금속층내 비아의 에칭 깊이를 정밀하게 제어하는 방법에 관한 것으로, 이 방법은,
(a) 상기 금속층내 비아를 위해 원하는 출발점에 평행하고 상기 출발점에 대해 평면의 위치에서, 상기 절연 영역내에 종점 검출 트렌치 - 상기 종점 검출 트렌치는 상기 금속층 비아에 대한 원하는 에칭 깊이와 동일한 깊이를 가지며 상기 금속층을 형성하는 금속으로 채워짐 - 를 형성하는 단계; 및
(b) 상기 절연 영역의 표면상의 노출된 금속을 모두 방향성 에칭하는 단계 - 상기 에칭 단계는 상기 종점 검출 트렌치에서 금속이 제거될 때까지 실행되고, 따라서, 상기 금속층으로부터 필요한 양의 금속이 동시에 제거됨으로써 원하는 비아가 형성됨 - ;
를 포함한다.
통상적으로, 초기에 검출 트렌치를 채우는 금속은 비아가 형성되는 금속층과 동시에 증착된다. 이러한 기술은, 상기한 바와 같이, 반도체 구조를 형성하는데 매우 유용하다.
비록 본 발명의 몇몇 바람직한 실시예가 개시 목적으로 기술되었지만, 당해 분야의 숙련자는 구조와 공정의 세부사항에 다양한 변경이 이루어질 수 있다는 것을 이해할 것이다. 예를 들어, 포토리소그래피와 같이 계속적으로 향상되는 기술들에 의해 앞으로는 동일한 발명 개념들이 미래의 훨씬 더 작은 규모의 반도체에 적용될 수 있다는 것을 이해하면서, 상기에 설명된 치수들이 제공되었다. 따라서, 크기 축소에 관련된 변경은 본 발명의 사상 및 범위내에 포함된다.

Claims (21)

  1. (정정)
    적어도 하나의 스터드-업 및 상기 스터드-업에 접속된 적어도 하나의 상호접속 배선 - 여기서, 상기 스터드-업과 상기 상호접속 배선은 자기-정렬되고 단일 금속층으로부터 형성됨 - 을 포함하는 반도체 구조를 제조하기 위한 방법에 있어서,
    (a) 반도체 기판상에 절연 영역을 제공하는 단계;
    (b) 원하는 깊이를 가진 적어도 하나의 개구를 정의하기 위해 마스크를 이용하여 상기 절연 영역을 패터닝하고 에칭하는 단계;
    (c) 상기 개구를 넘칠 정도로 채우도록 금속을 증착하여, 상기 절연 영역상에 메탈라이즈된 표면을 형성하고 상기 상호접속 배선을 형성하는 단계;
    (d) 상기 단계 (b)에서 증착된 마스크에 맞추어 상기 절연 영역 상의 메탈라이즈된 표면을 평탄화하는 단계; 및
    (e) 상기 금속이 채워진 상기 개구내에 원하는 치수의 스터드-업 - 상기 스터드-업의 하부 단부는 상기 상호접속 배선에 접속되고 그 상부 단부는 상기 절연 영역의 상부면에서 혹은 상기 상부면 가까이에서 끝남 - 을 패터닝하여 형성하는 단계
    를 포함하는 반도체 구조 제조 방법.
  2. (정정)
    제 1 항에 있어서,
    상기 금속은 상기 단계(c)에서 화학 기상 증착법(CVD) 혹은 저압 화학 기상 증착법(LPCVD)에 의해 증착되는
    반도체 구조 제조 방법.
  3. (정정)
    제 1 항에 있어서,
    상기 스터드-업은 상기 반도체의 표면 - 상기 표면은 상기 단계(c)의 증착중에 적어도 부분적으로 금속으로 커버됨 - 의 일부분상에 인가된 마스크를 이용하여 패터닝되고 형성되는
    반도체 구조 제조 방법.
  4. (정정)
    제 3 항에 있어서,
    상기 스터드-업을 형성하는 중에 금속의 원하지 않는 부분들을 제거하기 위해 반응성 이온 에칭(RIE)이 사용되는
    반도체 구조 제조 방법.
  5. (정정)
    제 1 항에 있어서,
    상기 절연 영역은, 실리콘 다이옥사이드, 포스포실리케이트 글래스, 실리콘 다이옥사이드와 실리콘 나이트라이드의 화합물 및 폴리이미드로 구성된 그룹으로부터 선택된 물질로 형성된
    반도체 구조 제조 방법.
  6. (정정)
    제 1 항에 있어서,
    상기 상호접속 배선은, 알루미늄, 텅스텐, 구리, 알루미늄-실리콘 및 이들중 어느 것을 포함하는 합금들로 이루어진 그룹으부터 선택된 물질을 포함하는
    반도체 구조 제조 방법.
  7. (정정)
    제 1 항에 있어서,
    상기 단계(d)에서의 상기 스터드-업의 형성은 상기 단계(c)에서 증착된 상기 금속의 일부분들을 제거함으로써 수행되는
    반도체 구조 제조 방법.
  8. (정정)
    제 7 항에 있어서,
    상기 스터드-업의 높이는, 상기 절연 영역의 상부면에서 오픈되고 상기 스터드-업의 원하는 높이와 동일한 깊이를 가지며 상기 단계(c) 동안에 금속으로 채워지는 종점 검출 트렌치를 이용하여 결정되고,
    상기 검출 트렌치로부터 상기 금속을 전부 제거했다는 것을 검출한 것은 상기 스터드-업을 형성하기 위해 실행되는 상기 금속 제거 단계에 대한 종점을 나타내는
    반도체 구조 제조 방법.
  9. (정정)
    제 7 항에 있어서,
    상기 종점 검출 트렌치는 상기 에칭 단계(b) 동안에 에칭함으로써 형성되는
    반도체 구조 제조 방법.
  10. (정정)
    (a) 그 상부 표면에 오픈된 종점 검출 트렌치를 가지며, 기판상에 배치된 절연 영역; 및
    (b) 상호접속 배선에 접속된 하부 단부와 상부 절연 영역의 상부 표면에서 또는 상기 상부 표면 가까이에서 끝나는 상부 단부를 가진 적어도 하나의 스터드-업
    을 포함하고,
    상기 스터드-업과 상기 상호접속 배선은 단일 금속층으로부터 형성되고,
    상기 종점 검출 트렌치는 상기 스터드-업의 높이와 동일한 깊이를 가진
    반도체 구조.
  11. (정정)
    적어도 하나의 스터드-업, 적어도 하나의 스터드-다운 및 상기 스터드-업을 상기 스터드-다운에 접속하는 적어도 하나의 상호접속 배선 - 여기서, 상기 스터드-업, 상기 스터드-다운 및 상기 상호접속 배선은 자기-정렬되고 단일 금속층으로부터 형성됨 - 을 포함하는 반도체 구조를 제조하기 위한 방법에 있어서,
    (a) 반도체 기판상에 일반 도전체 레벨을 포함하는 절연 영역을 제공하는 단계;
    (b) 원하는 깊이를 가진 적어도 하나의 콘택 비아를 정의하기 위해 제1 마스크를 이용하여 상기 절연 영역을 패터닝하고 에칭하는 단계;
    (c) 상기 콘택 비아의 단면 폭을 포함하는 적어도 하나의 상호접속 배선 비아를 정의하기 위해 제2 마스크를 이용하여 상기 절연 영역과 상기 제1 마스크의 노출된 표면을 패터닝하고 에칭하는 단계;
    (d) 상기 콘택 비아를 원하는 깊이까지 확장하기 위해 상기 제2 마스크를 이용하여 상기 제1 마스크를 패터닝하고 에칭하는 단계;
    (e) 상기 콘택 비아를 상기 일반 도전체 레벨까지 확장하고, 이와 동시에 상기 상호접속 배선 비아의 깊이를 상기 도전체 레벨 위의 원하는 레벨까지 증가시키기 위해, 상기 제1 및 제2 마스크를 통해 상기 절연 영역의 표면을 에칭하고, 이어서 상기 제2 마스크를 제거하는 단계;
    (f) 상기 콘택 비아와 상기 상호접속 배선 비아를 동시에 채우기 위해 금속을 증착하여, 상기 스터드 다운과 상기 상호접속 배선을 각각 형성하는 단계; 및
    (g) 상기 금속이 채워진 콘택 영역내에 원하는 치수의 스터드-업 - 여기서, 상기 스터드-업의 하부 단부는 상기 상호접속 배선에 접속되고 상기 스터드-업의 상부 단부는 상기 절연 영역의 상부 표면에서 혹은 상기 상부 표면 가까이에서 끝남 - 을 패터닝하여 형성하는 단계
    를 포함하는 반도체 구조 제조 방법.
  12. (정정)
    제 11 항에 있어서,
    상기 제1 마스크는 에치 스톱층인
    반도체 구조 제조 방법.
  13. (정정)
    제 11 항에 있어서,
    상기 단계(e)에서 상기 원하는 레벨은 제2 에치 스톱층에 의해 나타나는
    반도체 구조 제조 방법.
  14. (정정)
    제 11 항에 있어서,
    상기 절연 영역의 표면은 상기 단계(f) 이후에 평탄화되는
    반도체 구조 제조 방법.
  15. (정정)
    제 11 항에 있어서,
    상기 스터드-업은 상기 절연 영역의 일부분상에 인가된 제3 마스크를 이용하여 패터닝되고 형성되는
    반도체 구조 제조 방법.
  16. (정정)
    제 11 항에 있어서,
    상기 스터드-업의 형성중에 금속의 원하지 않는 부분들을 제거하기 위해 반응성 이온 에칭(RIE) 이용되는
    반도체 구조 제조 방법.
  17. (정정)
    (a) 그 상부 표면에 오픈된 종점 검출 트렌치를 가지며, 기판위에 배치된 절연 영역;
    (b) 상기 절연 영역 내부의 일반 도전체 레벨;
    (c) 상기 일반 도전체 레벨에 접속된 하부 단부와 상기 절연 영역 내부에 위치한 상호접속 배선에 접속된 상부 단부를 가진 적어도 하나의 스터드-다운; 및
    (d) 상기 상호접속 배선에 접속된 하부 단부와 상기 절연 영역의 상부 표면에서 혹은 상기 상부 표면 가까이에서 끝나는 상부 단부를 가진 적어도 하나의 스터드-업
    을 포함하고,
    상기 스터드-업, 상기 스터드-다운 및 상기 상호접속 배선은 자기-정렬되고 단일 금속층으로부터 형성되며, 상기 종점 검출 트렌치는 상기 스터드-업의 높이와 동일한 깊이를 갖는
    반도체 구조.
  18. (정정)
    절연 영역 위에 배치된 금속층내 비아의 에칭 깊이를 정밀하게 제어하는 방법에 있어서,
    (a) 상기 금속층내 비아를 위해 원하는 출발점에 평행하고 상기 출발점에 대해 평면의 위치에서, 상기 절연 영역내에 종점 검출 트렌치 - 상기 종점 검출 트렌치는 상기 금속층 비아에 대한 원하는 에칭 깊이와 동일한 깊이를 가지며 상기 금속층을 형성하는 금속으로 채워짐 - 를 형성하는 단계; 및
    (b) 상기 절연 영역의 표면상의 노출된 금속을 모두 방향성 에칭하는 단계 - 상기 에칭 단계는 상기 종점 검출 트렌치에서 금속이 제거될 때까지 실행되고, 따라서, 상기 금속층으로부터 필요한 양의 금속이 동시에 제거됨으로써 원하는 비아가 형성됨 - ;
    를 포함하는 금속층내 비아의 에칭 깊이 제어 방법.
  19. (신설)
    제 18 항에 있어서,
    상기 금속층을 형성하고 상기 종점 검출 트렌치를 채우는 금속은 상기 절연 영역상에 또한 상기 종점 검출 트렌치내로 동시에 증착되는
    금속층내 비아의 에칭 깊이 제어 방법.
  20. (신설)
    제 18 항에 있어서,
    상기 방향성 에칭은 반응성 이온 에칭(RIE)인
    금속층내 비아의 에칭 깊이 제어 방법.
  21. (신설)
    제 18 항에 있어서,
    상기 금속층에 형성된 비아는 반도체 디바이스에서 자기-정렬된 스터드-업과 상호접속 배선을 형성하는
    금속층내 비아의 에칭 깊이 제어 방법.
KR1019960034095A 1995-09-07 1996-08-17 반도체구조와 이를 제조하기위한 개선된방법 KR100245970B1 (ko)

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US08/524,558 US5539255A (en) 1995-09-07 1995-09-07 Semiconductor structure having self-aligned interconnection metallization formed from a single layer of metal
JP95-257162 1995-09-08
FR9510718 1995-09-13
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