KR100245368B1 - 반도체 장치 및 그 제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

고내압 반도체 장치를 얻는다.
제1도전형의 반도체 기판(1)과 금속배선(9)과의 접촉면(10) 아래에 형성되는 제2도전형의 고농도의 불순물영역(11)과, 이 고농도의 불순물영역(11)의 주위에 형성되는 제2도전형의 저농도의 불순물영역(12)과, 이들 불순물영역(11,12)을 통해 금속배선(9)에 전기적으로 접속되는 소스 또는 드레인영역(6)을 가지는 제2도전형의 MOSFET(13)을 설치한다.

Description

반도체 장치
본 발명은 MOSFET을 구비한 반도체 장치, 특히 MOSFET의 소스, 드레인 영역과 금속 배선과의 접속부에 불순물영역을 가지는 반도체 장치에 관한 것이다.
제23도는 종래의 MOSFET의 단면 구조를 나타내고 있으며, MOSFET(13)의 내압(耐壓)은 채널측의 드레인단의 불순물 분포로 결정된다.
그래서, 종래 트랜지스터의 고내압화에는 드레인 전계를 완화하도록 소스/드레인 확산층(6a,6b)과 채널 영역의 형성조건을 최적화 함으로서 행해져왔다.
그러나, 소자의 미세화에 따른 소자 내부의 불순물 농도가 높아지고, 소스/드레인 확산층(6a,6b)도 얕아지기 때문에 드레인 전계가 강하게 되어 드레인단에서의 내압이 저하하게 되는 것이다.
한편, 콘택트 부분(10)에서는 알루미늄등의 금속 배선(9)이 소스/드레인 확산층(6a,6b) 보다 깊게 들어가 p형 기판과 단락하지 않도록 n형 확산층(11)이 형성되어 있다.
이 확산층(11)은 미세화 되지 않았기 때문에, 미세화가 진전하는 어딘가에서 소스/드레인 확산층(6a,6b) 보다 콘택트 부분의 확산층(11) 쪽이 깊어진다.
이 경우 콘택트 부분의 확산층(11)은 드레인의 저농도확산층(6a) 보다 고농도이기 때문에, 콘택트부분의 내압은 드레인 확산층의 내압보다도 낮아져서 소자로서의 내압은 콘택트 확산층에서 결정되게 된다.
따라서 이러한 트랜지스터의 고내압화는 콘택트부분의 고내압화가 요구되게 된다.
본 발명은 이 점을 감안하여 이루어진 것으로, 내압성능이 우수한 반도체 장치를 얻는 것을 목적으로 하고 있다.
본 발명에 관한 반도체 장치는 제1도전형의 반도체 기판의 일주면(一主面)상에 형성되고 상기 반도체 기판과의 접촉면을 가지는 금속배선과, 상기 접촉면 아래의 상기 반도체 기판 내부에 형성되는 제2도전형의 고농도의 불순물영역과, 상기 반도체 기판 내부의 상기 고농도의 불순물영역의 주위에 형성되는 제2도전형의 저농도의 불순물영역과, 상기 반도체 기판의 일주면에 형성되고 상기 불순물영역을 통해 상기 금속 배선에 전기적으로 접속되는 소스 또는 드레인 영역을 가지는 제2도전형의 MOSFET를 구비한 것을 특징으로 하는 것이다.
또, 제1도전형의 반도체 기판의 일주면상에 형성되고 상기 반도체 기판과의 접촉면을 가지는 금속배선과, 상기 접촉면 아래의 상기 반도체 기판 내부에 형성되는 제2도전형의 고농도의 불순물영역과, 상기 반도체 기판 내부의 상기 고농도의 불순물영역의 주위에 형성되는 제2도전형의 저농도의 불순물영역과, 상기 반도체 기판의 일주면에 형성되고 상기 불순물영역을 통해 상기 금속배선에 전기적으로 접속되는 저농도의 불순물영역으로 이루어지는 소스 또는 드레인 영역을 가지는 제2도전형의 MOSFET를 구비하며, 상기 고농도의 불순물영역의 깊이가 상기 소스 또는 드레인 영역의 깊이보다 얕은 것을 특징으로 하는 것이다.
또, 제1도전형의 반도체 기판의 일주면상에 형성되어 상기 반도체 기판표면에 이르는 콘택트홀이 개구(開口)하는 층간 절연막과, 상기 콘택트홀의 내부의 상기 반도체 기판상에 형성된 제2도전형의 고농도의 불순물을 함유하는 콘택트층과, 상기 콘택트층에 전기적으로 접속되어 상기 콘택트홀을 통해 상기 층간 절연막상에 연장하는 금속배선과, 상기 콘택트홀 아래의 상기 반도체 기판 내부에 상기 콘택트층과 접하여 형성되는 소스 또는 드레인 영역을 가지는 MOSFET를 설치한 것이다.
제1도는 본 발명의 실시예 1을 나타내는 주요부 단면도.
제2도는 본 발명의 실시예 1을 공정순으로 나타내는 주요부 단면도.
제3도는 본 발명의 실시예 1을 공정순으로 나타내는 주요부 단면도.
제4도는 본 발명의 실시예 1을 공정순으로 나타내는 주요부 단면도.
제5도는 본 발명의 실시예 1을 공정순으로 나타내는 주요부 단면도.
제6도는 본 발명의 실시예 1을 공정순으로 나타내는 주요부 단면도.
제7도는 본 발명의 실시예 1을 공정순으로 나타내는 주요부 단면도.
제8도는 본 발명의 실시예 2를 나타내는 주요부 단면도.
제9도는 본 발명의 실시예 2를 공정순으로 나타내는 주요부 단면도.
제10도는 본 발명의 실시예 2를 공정순으로 나타내는 주요부 단면도.
제11도는 본 발명의 실시예 3을 나타내는 주요부 단면도.
제12도는 본 발명의 실시예 3을 공정순으로 나타내는 주요부 단면도.
제13도는 본 발명의 실시예 3을 공정순으로 나타내는 주요부 단면도.
제14도는 본 발명의 실시예 3을 공정순으로 나타내는 주요부 단면도.
제15도는 본 발명의 실시예 3을 공정순으로 나타내는 주요부 단면도.
제16도는 본 발명의 실시예 3을 공정순으로 나타내는 주요부 단면도.
제17도는 본 발명의 실시예 4를 나타내는 주요부 단면도.
제18도는 본 발명의 실시예 4를 공정차순으로 나타내는 주요부 단면도.
제19도는 본 발명의 실시예 4를 공정순으로 나타내는 주요부 단면도.
제20도는 본 발명의 실시예 4를 공정순으로 나타내는 주요부 단면도.
제21도는 본 발명의 실시예 5를 나타내는 주요부 단면도.
제22도는 본 발명의 실시예 5를 공정순으로 나타내는 주요부 단면도.
제23도는 종래의 반도체 장치를 나타내는 주요부 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 분리 절연막
3 : 게이트 절연막 4 : 게이트 전극
5 : 측벽 6 : 소스/드레인 영역
6a : 소스/드레인 영역의 저농도부 6b : 소스/드레인 영역의 고농도부
6c : 소스/드레인 영역의 제1저농도부 6d : 소스/드레인 영역의 제2저농도부
8 : 층간 절연막 8a : 콘택트홀
9 : 금속배선 10 : 접촉면
11 : N 형의 고농도의 불순물영역 12 : N형의 저농도의 불순물영역
13 : N채널 MOSFET 14 : 콘택트부
15 : P형의 고농도의 제1불순물영역 16 : p형의 고농도의 제2불순물영역
17 : 산화막 18 : 질화막
19,20 : 레지스트 21 : 에피택셜층
[실시예 1]
이하에, 본 발명의 실시예 1에 관하여 제1도 내지 제7도에 따라서 설명한다.
제1도는 본 발명의 실시예 1를 나타내는 주요부 단면도이고, 제1도에 있어서, 1은 P형의 실리콘 기판으로 이루어지는 반도체 기판, 2는 상기 반도체 기판(1)의 일주면에 형성되어 소자사이를 전기적으로 분리하기 위한 분리 산화막으로 이루어지는 절연막이다.
3은 상기 반도체 기판(1)상에 형성된 실리콘 산화막으로 이루어지는 게이트 절연막이고, 4는 이 게이트 절연막(3)상에 형성된 폴리실리콘으로 이루어지는 게이트 전극이며, 5는 상기 게이트 절연막(3) 및 게이트 전극(4)의 양측면에 각각 형성된 실리콘 산화막으로 이루어지는 측벽이고, 6a는 상기 반도체 기판(1)의 일 주면에 형성된 상기 게이트 전극(4)의 바로 아래의 일부(一部) 및 그 외측에 위치하는 N형의 소스/드레인 영역(6)의 저농도부이며, 6b는 반도체 기판(1)의 일 주면(一主面)에 형성되는 동시에 상기 게이트 전극(4) 아래의 상기 저농도부(6a) 보다도 얕은 위치에 형성되며 주위가 이 저농도부에 둘러 싸인, N형의 불순물을 고농도로 함유하는 소스/드레인 영역(6)의 고농도부이다.
8은 상기 반도체 기판(1) 상에 형성되어 이 반도체 기판(1)의 표면에 개구하는 콘택트홀(8a)을 가지는 층간 절연막이고, 9는 이 콘택트홀(8a)의 저면에 위치하는 상기 반도체 기판(1)과의 접촉면(10)을 가지며 그 접촉면(10)으로부터 콘택트홀(8a)을 통해 상기 층간 절연막(8)상에 연장하는 예를 들면 Al 등으로 이루어지는 금속 배선이고, 11은 상기 접촉면(10)의 아래의 반도체 기판(1)의 내부에 형성되는 N형의 고농도의 불순물영역이며, 그 농도는 구체적으로는 예를 들면 1×1019cm-3이상이다.
12는 반도체 기판(1)의 내부의 상기 고농도의 불순물영역(11)의 주위에 형성된 N형의 저농도의 불순물영역이고, 그 농도는 소스/드레인 영역의 저농도부(6b)의 농도와 거의 마찬가지이며, 구체적으로는 예를 들면 1×1018×1019cm-3이다.
여기서, 이들 불순물영역(11,12)을 통해 금속 배선(9)과 소스/드레인 영역(6)은 전기적으로 접속되어 있다.
또, 13은 게이트 전극(4) 및 소스/드레인 영역(6) 등으로 이루어지는 N채널 MOSFET이고, 14는 접촉면(10) 및 불순물영역(11,12) 등으로 이루어지는 콘택트부이다.
다음에, 이와 같이 구성된 반도체 장치의 제조방법에 관해서 제2도 내지 제7을 사용하여 설명한다.
제2도 내지 제7도는 본 실시예 1을 나타내는 반도체 장치를 공정순으로 나타낸 것이다. 우선 제2도에 도시된 바와 같이 반도체 기판(1)의 일주면에 게이트절연막(3)이 되는 실리콘 산화막층, 게이트 전극(4)이 되는 폴리실리콘층을 순차 적층하여 사진 제판기술을 사용하여 게이트 절연막(5) 및 게이트 전극(6)을 형성한다.
이들 게이트 절연막(5), 게이트 전극(6) 및 분리산화막(3)을 마스크로 해서, 비소 이온 또는 인 이온등의 N형불순물을 이온주입하여 소스/드레인 영역의 저농도부(6a)를 형성한다.
다음에 제3도에 도시한 바와 같이 반도체 기판(1)의 일주면상 및 게이트 전극(4)상에 측벽(側壁)(5)이 되는 TEOS 막을 형성하여 이방성(異方性) 에칭을 하는 것으로 측벽(5)을 형성한다.
다음에, 이 측벽(5), 게이트 절연막(3), 게이트 전극(4) 및 분리 산화막(2)을 마스크로 해서, 인 이온등의 N형의 불순물이온을 주입하여 소스/드레인 영역(6)의 얕은 부분의 불순물 농도를 고농도로 하는 것으로 소스/드레인 영역의 고농도부(6b)를 형성한다.
다음에, 제4도에 도시한 바와 같이 반도체 기판(1)의 일주면상에 실리콘 산화막으로 이루어지는 층간 절연막(8)을 형성한다.
이 층간 절연막(8)의 형성 후에 에칭에 의해 대체로 평탄면을 얻는다.
다음에, 제5도에 도시한 바와 같이 사진 제판 기술을 사용하여 층간 절연막(8)에, 소스/드레인 영역(6)에 개구하는 콘택트홀(8a)을 형성한다.
다음에, 제6도에 도시한 바와 같이 콘택트홀(8a)의 저부(低部) 아래의 반도체 기판(1)의 내부에, 층간 절연막(8)을 마스크로 해서 N형 불순물을 고농도, 저에너지로 이온주입하는 것에 의해 N형의 고농도의 불순물영역(11)을 형성한다.
구체적으로는 예를 들면 N형의 불순물인 인을 30~100KeV의 주입에너지, 1×1014~1×1015cm-2의 주입량으로 이온주입해서 형성한다.
다음에 제7도에 도시한 바와 같이 상기 고농도의 불순물영역(11)의 형성에 사용한 콘택트홀(8a)의 저부 아래의 반도체 기판(1)의 내부에, 층간 절연막(8)을 마스크로 해서 N형불순물을 저농도로, 고농도의 불순물영역(11)의 형성시에 사용한 에너지의 1.5배에서 4배의 주입에너지를 사용하여 이온주입하는 것에 의해 N형의 저농도의 불순물영역(12)을 형성한다. 구체적으로는 예를 들면 N형의 불순물인 인을 50~200KeV의 주입에너지 1×1013~3×1013cm-2의 주입량으로 이온주입하는 것에 의해 형성한다.
그 다음, 콘택트홀(8a) 내 및 상기 층간 절연막(8)상에 금속배선(9)이 되는 금속배선층(9a)을 적층하고 통상의 사진제판 기술을 사용하여 제1도에 도시한 바와 같이 금속배선(9)을 형성한다.
이와 같이 구성된 반도체 장치에 있어서는, 고농도의 불순물영역(11)의 주위에 저농도의 불순물영역(12)을 형성하기 때문에 이 저농도의 불순물층(12)이 고농도의 불순물영역(11)에 걸리는 전계를 완화하도록 작용해서 콘택트부(14)의 고내압화가 가능해 진다.
또 저농도의 불순물영역(12)의 공핍층이 커지기 때문에, 콘택트부(14)의 접합 리이크나 접합용량을 감소하는 것이 가능해진다.
또 상기 실시예 1에서 반도체 기판(1)으로서 N형의 Si 기판을 사용하는 등 반도체 기판(1), 소스/드레인 영역(6) 및 불순물영역(11,12) 등의 극성을 반대로 해도 되며, 이 경우에 있어서도 상기와 동일한 효과를 얻을 수 있다.
[실시예 2]
제8도는 본 발명의 실시예 2를 나타내는 것이며, 상기한 실시예 1에 대하여 고농도의 불순물영역(11)의 접촉면(10)으로부터의 깊이가, 소스/드레인 영역의 저농도부(6a)의 깊이와 같거나 또는 얕은 점에서 서로 다를 뿐 다른 점에서는 상기한 실시예 1과 마찬가지이다.
본 발명의 실시예 2를 나타내는 반도체 장치의 제조방법에 관해서 제9도 및 제10도를 사용하여 설명한다.
제9도 및 제10도는 본 실시예 2를 나타내는 반도체 장치를 공정순으로 나타낸 것이다.
우선 실시예 1에 있어서의 제5도에 표시되는 콘택트홀(8a)의 형성공정까지는 본 실시예 2에 있어서의 제조공정과 마찬가지이다.
이 다음에 제9도에 도시한 바와 같이 층간 절연막(8)을 마스크로 해서 이온 주입하므로, 고농도의 불순물영역(11)을 형성한다.
여기에서 실시예 1에서는 고농도의 블순물영역(11)을 얻기 위해서 N형의 불순물인 인을 30~100KeV의 주입에너지, 1×1014~1×1015cm-2의 주입량으로 이온주입 함으로써 형성하고 있지만, 본 실시예 2에 있어서는 저에너지의 비소 또는 인을 사용하여 층간 절연막(8)을 마스크로 해서 고농도의 이온 주입을 하여 고농도의 불순물영역(11)을 얻는다.
구체적으로는 주입에너지 및 주입량은 소스/드레인 영역의 고농도부(6b)의 형성조건과 같은 것을 사용한다.
다음에 제10도에 도시한 바와 같이, 실시예 1의 제7도로써 나타나는 바와 마찬가지로, 고농도의 불순물영역(11)의 형성에 사용하는 콘택트홀(8a) 저부 아래의 반도체 반도체 기판(1) 내부에 층간 절연막(8)을 마스크로 해서 N형 불순물을 저농도 고에너지를 사용하여 이온 주입하는 것에 의해 N형의 저농도 불순물영역(12)을 형성한다.
구체적으로는 예를 들면 N형의 불순물인 인을 50~200KeV의 주입에너지 1×1013~3×1013cm-2의 주입량으로 이온주입하는 것에 의해 형성한다.
그 다음 콘택트홀(8a) 내 및 상기 층간 절연막(8)상에 금속 배선(9)가 되는 금속배선층(9a)를 적층하고 통상의 사진 제판기술을 사용하여 제8도에 도시한 바와 같이 금속배선(9)을 형성한다.
본 실시예 2에서는 고농도의 불순물영역(11)을 가지기 때문에, 금속배선(9)과 소스/드레인 영역(6)과의 오믹저항을 얻을 수 있다.
또, 고농도의 불순물영역(11)의 주위에 저농도의 불순물영역(12)을 형성하였기 때문에 이 저농도의 불순물층(12)이 고농도의 불순물 영역(11)에 이러한 전계를 완화하도록 작용하여 콘택트부(14)의 고내압화가 가능해 진다.
또, 저농도의 불순물영역(12)의 공핍층이 커지기 때문에 콘택트부(14)의 접합리이크나 접합용량을 감소하는 것이 가능해 진다.
또, 상기 실시예 2에서 반도체 기판(1)으로서 N형의 Si 기판을 사용하는 등 반도체 기판(1), 소스/드레인 영역(6) 및 불순물영역(11, 12) 등의 극성을 반대의 것으로 해도 되며, 이 경우에서도 상기와 동일한 효과를 얻을 수 있다.
[실시예 3]
이하에, 본 발명의 실시예 3에 관해서 제11도 내지 제16도에 의거해서 설명한다.
제11도는 본 발명의 실시예 3을 나타내는 주요부 단면도이고, 제11도에 1은 P형의 실리콘 기판으로 이루어지는 반도체 기판, 2는 상기 반도체 기판(1)의 일주면에 형성되어 소자의 사이를 전기적으로 분리하기 위한 분리산화막으로 이루어지는 절연막이다.
3은 상기 반도체 기판(1)상에 형성된 실리콘 산화막으로 이루어지는 게이트 절연막이고, 4는 이 게이트 절연막(3)상에 형성된 폴리실리콘으로 이루어지는 게이트 전극이며, 5는 상기 게이트 절연막(3) 및 게이트 전극(4)의 양측면에 각각 형성된 TEOS 막으로 이루어지는 측벽이고, 6c는 상기 반도체 기판(1)의 일주면에 형성된 상기 게이트 전극(4)의 바로 아래의 일부(一部) 및 그 외측에 위치하는, N형의 불순물을 저농도로 함유하는 소스/드레인 영역(6)의 제1저농도부이며, 6d는 반도체 기판(1)의 일주면에 형성된 상기 게이트 전극(4) 아래의 상기 저농도부(6c) 보다 더 외측에 위치하는 동시에, 저농도부(6c) 보다도 깊은 위치에 형성되는 N형의 불순물을 저농도로 함유하는 소스/드레인 영역(6)의 제2저농도부이다.
8은 상기 반도체 기판(1)상에 형성되어 이 반도체 기판(1)의 표면에 개구하는 콘택트홀(8a)를 가지는 층간 절연막(8)이고, 9는 이 콘택트홀(8a)의 바닥면에 위치하는 상기 반도체 기판(1)과의 접촉면(10)을 가지며 그 접촉면(10)으로부터 콘택트홀(8a)을 통해 상기 층간 절연막(8)상에 연장하는, 예를 들면 Al 등으로 이루어지는 금속 배선이고, 11은 상기 접촉면(10) 아래의 반도체 기판(1)의 내부에 형성되는 N형의 고농도의 불순물영역이며, 그 농도는 구체적으로는 예를 들면, 1×1019cm-3이상이다.
여기서 이 불순물영역(11)을 통해 금속 배선(9)과 소스/드레인 영역(6)은 전기적으로 접속되어 있다.
여기서 13은 게이트 전극(4) 및 소스/드레인 영역(6) 등으로 이루어지는 N채널 MOSFET이고, 14는 접촉면(10) 및 불순물영역(11,12) 등으로 이루어지는 콘택트부이다.
다음에 이와 같이 구성된 반도체 장치의 제조방법에 관해서 제12도 내지 제16도를 사용하여 설명한다.
제12도 내지 제16도는 본 실시예 1를 나타내는 반도체 장치를 공정순으로 나타낸 것이다.
우선 제12도에 표시된 바와 같이 반도체 기판(1)의 일주면에 게이트 절연막(3)이 되는 실리콘 산화막층, 게이트 전극(4)이 되는 폴리실리콘층을 차례로 적층하고, 사진 제판기술을 사용하여 게이트 절연막(5) 및 게이트 전극(4)을 형성한다.
이들 게이트 절연막(5), 게이트 전극(4) 및 분리산화막(3)을 마스크로 해서, 비소 이온 또는 인 이온등의 N형 불순물을 이온 주입하여 소스/드레인 영역의 제1저농도부(6c)를 형성한다.
다음에 제13도에 도시한 바와 같이, 반도체 기판(1)의 일주면상 및 게이트 전극(4) 상에 측벽(5)이 되는 TEOS 막을 형성하여 이방성 에칭을 하는 것에 의해 측벽(5)을 형성한다.
다음에 이 측벽(5), 게이트 절연막(3), 게이트 전극(4) 및 분리산화막(2)을 마스크로 해서, 인 이온등의 N형의 불순물 이온을 높은 에너지로 소스/드레인 영역의 제1저농도부(6c) 보다 깊은 부분에까지 이온 주입하는 것에 의해 소스/드레인 영역이 제2저농도부(6d)를 형성한다.
구체적으로는 예를 들면, N형의 불순물인 인을 50~200KeV의 주입에너지, 1×1013~3×1013cm-2의 주입량으로 이온 주입하는 것에 의해 형성한다.
다음에 제14도에 도시한 바와 같이 반도체 기판(1)의 일주면상에 실리콘 산화막으로 이루어지는 층간 절연막(8)을 형성한다.
이 층간 절연막(8)의 형성 후에 에칭에 의해 대체로 평탄면을 얻는다.
다음에 제15도에 도시한 바와 같이 사진 제판기술을 사용하여 층간 절연막(8)에 콘택트홀(8a)을 형성한다.
다음에 제16도에 도시한 바와 같이 콘택트홀(8a)의 저부(低部) 아래의 반도체 기판(1)의 내부에 층간 절연막(8)을 마스크로 해서 N형불순물을 고농도, 저에너지로 이온 주입하는 것에 의해, N형의 고농도의 불순물영역(11)을 형성한다.
구체적으로는 예를 들면, N형의 불순물인 인을 30~100KeV의 주입에너지, 1×1014~1×1015cm-2의 주입량으로 이온 주입하는 것에 의해 형성한다.
그 다음, 콘택트홀(8a) 내 및 상기 층간 절연막(8)상에 금속배선(9)으로 이루어지는 금속배선층(9a)을 적층하고, 통상의 사진 제판 기술을 이용하여 제11도에 도시한 바와 같이 금속배선(9)을 형성한다.
이와 같이 구성된 반도체 장치에 있어서는, 소스/드레인 영역의 제2저농도부(6d)를 고농도의 불순물영역(11) 보다도 깊이 형성하였기 때문에, 이 저농도부(6d)가 고농도의 불순물영역(11)에 이러한 전계를 완화하도록 작용하여 콘택트부(14)의 고내압화가 가능해 진다.
또, 저농도의 불순물영역(6d)의 공핍층이 커지기 때문에 콘택트부(14)의 접합 리이크나 접합용량을 감소하는 것이 가능해 진다.
또, 상기 실시예 3에서 반도체 기판(1)으로서 N형의 Si 기판을 사용하는 등 반도체 기판(1), 소스/드레인 영역(6) 및 불순물영역(11) 등의 극성을 반대로 해도 되고, 이 경우에서도 고내압화가 가능해 진다.
[실시예 4]
제17도는 본 발명의 실시예 4를 나타내는 것이며 상기한 실시예 1에 대하여 분리 특성을 향상하기 위한 P형의 고농도의 제1불순물영역(15)이 분리 산화막(2) 아래의 반도체 기판(1)의 내부에 형성되고, 또 한계치전압의 제어 및 펀치드루의 제어를 위한 P형의 고농도의 제2불순물영역(16)이 게이트전극(7) 아래의 반도체 기판(1)의 내부에 형성되어 있고 반도체 기판(1) 내부의 다른 부분에는 P형의 고농도의 불순물영역이 형성되지 않은 점 및 고농도의 불순물영역(11)의 주위에 저농도의 불순물영역(12)을 형성하지 않은 점이 서로 다를 뿐이고 다른 점에서는 상기한 실시예 1과 마찬가지이다.
본 발명의 실시예 4를 나타내는 반도체 장치의 제조방법에 관해서 제18도 내지 제20도를 사용하여 설명한다.
제18도 내지 제20도는 본 실시예 4를 나타내는 반도체 장치를 공정순으로 나타낸 것이다.
우선, 제18도에 도시한 바와 같이 반도체 기판(1) 상에 약 30nm의 막 두께를 가지는 산화막(17)을 형성하고, 이 산화막(17)상에 50~200nm의 내산화성(耐酸化性)을 가지는 질화막(18)을 형성하며, 이 질화막(18)상에 레지스트(19)를 도포하고, 통상의 사진 제판기술을 사용하여 다음의 공정에서 분리산화막(2)이 형성되는 영역상에 개구하도록 레지스트(19)를 패터닝하며, 이 레지스트(19)를 마스크로 하는 에칭을 하여 질화막(18)을 패터닝한다.
이 패터닝된 레지스트(19) 및 질화막(18)을 마스크로 해서, 브롬등의 P형의 불순물을 고농도로 주입함으로써 P형의 고농도의 제1불순물영역(15)을 형성한다.
다음에 제19도에 도시한 바와 같이 상기 레지스트(19)를 에칭으로 제거하고 상기 질화막(18)을 내산화용의 마스크로 해서 산화를 하는 것으로 분리 산화막(2)을 형성한다.
다음에 제20도에 도시한 바와 같이 질화막(18)을 에칭으로 제거하고 레지스트(20)를 도포하며 통상의 사진 제판 기술을 사용하여 다음의 공정에서 게이트 전극(4)이 형성되는 영역에 개구하도록 레지스트(20)를 패터닝한다.
이때, 구체적으로는 예를 들어 게이트 전극(4)의 형성시에 사용되는 사진제판용 마스크와 광의 투과부분과 차광부분이 반전하고 있는 마스크를 사용하며, 또 레지스트(20)의 극성(포지티브 또는 네가티브)을 게이트 전극 형성시에 사용하는 레지스트와 같은 것을 이용하고, 또는 상기 게이트 전극 형성용의 마스크를 사용하며, 또 레지스트(20)의 극성을 게이트 전극 형성시에 사용하는 레지스트와 다른 것을 사용하여 패터닝한다.
그리고, 이 패터닝된 레지스트(20)를 마스크로 해서 붕소등의 P형의 불순물을 고농도로 주입하는 것에 의해 P형의 고농도의 제2불순물영역(16)을 형성한다.
이 다음에 레지스트(20)를 에칭하여 제거한다. 상기 레지스트(20)의 에칭 제거 후의 공정은 상술한 제7도에 표시되는 공정을 제외하는 점 이외는 실시예 1과 마찬가지이다.
본 실시예 4에서는 N형의 고농도의 불순물층(11) 근방에는 P형의 고농도의 불순물층(15,16)이 형성되지 않고 기판농도는 1×1015~1×1017cm-3의 저농도로 되어 있기 때문에 고농도의 불순물영역(11)의 공핍층은 반도체 기판(1)이 깊은 위치에까지 이르게 되고, 그 때문에 콘택트부(14)의 전계가 완화되어 콘택트부(14)의 고내압화가 가능해진다.
또 고농도의 불순물영역(11)의 공핍층이 커지기 때문에, 콘택트부(14)의 접합 리이크나 접합 용량을 감소하는 것이 가능해 진다.
또, 상기 실시예 4에 있어서 반도체 기판()1)으로서 N형의 Si 기판을 사용하는 등 반도체 기판(1), 소스/드레인 영역(6) 및 불순물영역(11) 등의 극성을 반대의 것으로 해도 되며, 이 경우에 있어서도 고내압화가 가능해 진다.
[실시예 5]
이하에 본 발명의 실시예 5에 관해서 제21도 및 제22도에 의거해서 설명한다. 제21도는 본 발명의 실시예 5를 나타내는 주요부의 단면도이고, 제1도로써 나타낸 실시예 1에 대하여 N형의 고농도의 불순물영역(11) 및 저농도의 불순물영역(12)에 대신해서 콘택트홀(8a) 내부의 반도체 기판(1)상에 N형의 고농도의 불순물을 함유하는 에피택셜층(21)이 형성되어 있는 점에서 서로 다를 뿐이고 그 밖의 점에서는 상기한 실시예 1과 마찬가지이다.
다음에 이와 같이 구성된 반도체 장치의 제조방법에 관해서 제22도에 의거해서 설명한다. 제22도는 본 발명의 실시예 5를 나타내는 반도체 장치의 제조공정을 나타낸 것이다.
본 실시예 5에 있어서도 콘택트홀(8a)를 형성하는 공정까지는 제2도 내지 제5도로써 나타낸 실시예 1의 공정과 마찬가지이다.
상기 콘택트홀(8a) 형성 후, 제22도에 도시한 바와 같이 이 콘택트홀(8a) 내부의 반도체 기판(1)상에 N형의 고농도의 불순물을 함유하는 에피택셜층(21)을 형성한다.
이때, 구체적으로는 에피택셜층(21)의 불순물 농도를 1×1019~1×1020cm-3, 막 두께를 500nm가 되도록 형성한다.
그 다음 이 에피택셜층(21)상, 콘택트홀(8a) 내부 및 상기 층간 절연막(8) 상에 금속배선(9)으로 이루어지는 금속배선층(9a)을 적층하고, 통상의 사진제판 기술을 사용해서 제21에 도시한 바와 같이 금속배선(9)를 형성한다.
이와 같이 구성된 반도체 장치에서는 소스/드레인 영역(6)상에 개구하는 콘택트홀(8a)의 내부에 고농도의 불순물을 함유하는 에피택셜층(21)을 형성하였기 때문에, 소스/드레인 영역의 저농도부(6a)가 이 에피택셜층(21)에 이러한 전계를 완화하도록 작용하기 때문에 콘택트부(14)의 고내압화가 가능해진다.
또, 저농도부(6a)의 공핍층이 커지기 때문에 콘택트부(14)의 접합 리이크와 접합 용량을 감소시키는 것이 가능해진다.
또, 상기 실시예 5에 있어서 반도체 기판(1)으로서 N형의 Si 기판을 사용하는 등, 반도체 기판(1), 소스/드레인 영역(6) 및 에피택셜층(21) 등의 극성을 반대의 것으로 해도 좋으며, 이 경우에 있어서도 고내압화가 가능해 진다.

Claims (3)

  1. 제1도전형의 반도체 기판의 일주면(一主面)상에 형성되고 상기 반도체 기판과의 접촉면을 가지는 금속배선과,
    상기 접촉면 아래의 상기 반도체 기판 내부에 형성되는 제2도전형의 고농도의 불순물영역과,
    상기 반도체 기판 내부의 상기 고농도의 불순물영역의 주위에 형성되는 제2도전형의 저농도의 불순물영역과,
    상기 반도체 기판의 일주면에 형성되고 상기 불순물영역을 통해 상기 금속배선에 전기적으로 접속되는 소스 또는 드레인 영역을 가지는 제2도전형의 MOSFET를 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1도전형의 반도체 기판의 일주면상에 형성되고 상기 반도체 기판과의 접촉면을 가지는 금속배선과,
    상기 접촉면 아래의 상기 반도체 기판 내부에 형성되는 제2도전형의 고농도의 불순물영역과,
    상기 반도체 기판 내부의 상기 고농도의 불순물영역의 주위에 형성되는 제2도전형의 저농도의 불순물영역과,
    상기 반도체 기판의 일주면에 형성되고 상기 불순물영역을 통해 상기 금속배선에 전기적으로 접속되는 저농도의 불순물영역으로 이루어지는 소스 또는 드레인 영역을 가지는 제2도전형의 MOSFET를 구비하며,
    상기 고농도의 불순물영역의 깊이가 상기 소스 또는 드레인 영역의 깊이보다 얕은 것을 특징으로 하는 반도체 장치.
  3. 제1도전형의 반도체 기판(1)의 일주면상에 형성되고 상기 반도체 기판 표면에 이르는 콘택트홀(8a)이 개구(開口)하는 층간 절연막(8)과,
    상기 콘택트홀의 내부의 상기 반도체 기판상에 형성된 제2도전형의 고농도의 불순물을 함유하는 콘택트층(21)과,
    상기 콘택트층(21)에 전기적으로 접속되고 상기 콘택트홀을 통해 상기 층간 절연막상에 연장하는 금속 배선(9)과,
    상기 콘택트홀 아래의 상기 반도체 기판 내부에, 상기 콘택트층과 접하여 형성되는 소스 또는 드레인 영역을 가지는 MOSFET(13)를 구비한 것을 특징으로 하는 반도체 장치.
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