JPS6028327A - 論理回路 - Google Patents
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- JPS6028327A JPS6028327A JP58136973A JP13697383A JPS6028327A JP S6028327 A JPS6028327 A JP S6028327A JP 58136973 A JP58136973 A JP 58136973A JP 13697383 A JP13697383 A JP 13697383A JP S6028327 A JPS6028327 A JP S6028327A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＭＯＳＦＥＴを用いた論理回路に関し、特に
電源電圧（接地電圧も含む）印加点と論理信号出力点と
の間に同一チャネルのＭＯＳＦＥＴが３個以上直列接続
された構造を持つ論理回路に関する。
電源電圧（接地電圧も含む）印加点と論理信号出力点と
の間に同一チャネルのＭＯＳＦＥＴが３個以上直列接続
された構造を持つ論理回路に関する。
第１図（ａ） 、 （ｂ）は３人力のＮＡＮＤグートゲ
ーびＮＯＲダートのシンボルを示す図でちシ、この両ダ
ートをＣＭＯＳＦＥＴ構成で実現する場合、従来では第
２図（、） 、 （ｂ）の回路に示すように構成されて
Ｖｒ７）。すナワち、従来の３人力ＣＭＯＳ Ｉ ＮＡ
ＮＤ ｒ −トは第２図（、）に示すように、正極性の
電源電圧ＶＤＤ印加点と論理出力信号ＯＵＴを得る論理
信号出力点１１との間に３個のＰチャネルＭＯＳＦＥＴ
１２、１３．１４を並列接続し、また論理信号出力点１
１と接地電圧ＶＳＩＩ印加点との間に３個のＮチャネル
ＭＯＳＦＥＴ ｌ ５ 、 １ ６ 、 １ ７を直列
接続して構成される。さらにこのＮＡＮＤケ゛一トでは
、上記ＰチャネルＭＯＳＦＥＴ １ ２のダートとＮチ
ャネルＭＯＳＦＥＴ１５のダートとが接続されここに第
１の論理入力信号ＩＮＩが供給され、同様に上記Ｐチャ
ネルＭＯＳＦＥＴ １ ３のダートとＮチャネルＭＯＳ
ＦＥＴ １ ６のゲートとが接続されここに第２の論理
人力信号ＩＮ，９が供給され、同様に上記ＰチャネルＭ
ＯＳＦＥＴ １ ４のダートとＮチャネルＭＯＳＦＥＴ
１７のダートとが接続されここに第３の論理入力信号Ｉ
ＮＪが供給される。
ーびＮＯＲダートのシンボルを示す図でちシ、この両ダ
ートをＣＭＯＳＦＥＴ構成で実現する場合、従来では第
２図（、） 、 （ｂ）の回路に示すように構成されて
Ｖｒ７）。すナワち、従来の３人力ＣＭＯＳ Ｉ ＮＡ
ＮＤ ｒ −トは第２図（、）に示すように、正極性の
電源電圧ＶＤＤ印加点と論理出力信号ＯＵＴを得る論理
信号出力点１１との間に３個のＰチャネルＭＯＳＦＥＴ
１２、１３．１４を並列接続し、また論理信号出力点１
１と接地電圧ＶＳＩＩ印加点との間に３個のＮチャネル
ＭＯＳＦＥＴ ｌ ５ 、 １ ６ 、 １ ７を直列
接続して構成される。さらにこのＮＡＮＤケ゛一トでは
、上記ＰチャネルＭＯＳＦＥＴ １ ２のダートとＮチ
ャネルＭＯＳＦＥＴ１５のダートとが接続されここに第
１の論理入力信号ＩＮＩが供給され、同様に上記Ｐチャ
ネルＭＯＳＦＥＴ １ ３のダートとＮチャネルＭＯＳ
ＦＥＴ １ ６のゲートとが接続されここに第２の論理
人力信号ＩＮ，９が供給され、同様に上記ＰチャネルＭ
ＯＳＦＥＴ １ ４のダートとＮチャネルＭＯＳＦＥＴ
１７のダートとが接続されここに第３の論理入力信号Ｉ
ＮＪが供給される。
また、従来の３人力ＣＭ０８ ＮＯＲダートは第２図（
ｂ）に示すように、上記ＮＡＮＤグートゲー合とは反対
に、ＶＤＤ印加点と論理出力信号ＯＵＴを得る論理信号
出力点２１との間に３個のＰチャネルＭＯＳＦＥＴ ２
２ 、 ２ ３ 、 ２ ４を直列接続し、上記論理
信号出力点２１とＶＳＩＩ印加点との間に３個のＮチャ
ネルＭＯＳＦＥＴ ２ ５ 、 ２ ６ 、 ２ ７を
並列接続して構成される。このＮＯＲダートではさらに
、上記ＰチャネルＭＯＳＦＥＴ ２ ２のダートとＮチ
ャネルＭＯＳＦＥＴ ２ ５のダートとが接続されここ
に第１の論理入力信号ＩＮＪが供給され、同様に上記Ｐ
チャネルＭＯＳＦＥＴ ２ ３のダートとＮチャネルＭ
ＯＳＦＥＴ ２ ６のゲートとが接続されここに第２の
論理入力信号ＩＮ２が供給され、同様に上記Ｐチャネル
ＭＯＳＦＥＴ ２ ４のダートとＮチャネルＭＯＳＦＥ
Ｔ２７のダートとが接続されここに第３の論理入力信号
ＩＮＪが供給される。
ｂ）に示すように、上記ＮＡＮＤグートゲー合とは反対
に、ＶＤＤ印加点と論理出力信号ＯＵＴを得る論理信号
出力点２１との間に３個のＰチャネルＭＯＳＦＥＴ ２
２ 、 ２ ３ 、 ２ ４を直列接続し、上記論理
信号出力点２１とＶＳＩＩ印加点との間に３個のＮチャ
ネルＭＯＳＦＥＴ ２ ５ 、 ２ ６ 、 ２ ７を
並列接続して構成される。このＮＯＲダートではさらに
、上記ＰチャネルＭＯＳＦＥＴ ２ ２のダートとＮチ
ャネルＭＯＳＦＥＴ ２ ５のダートとが接続されここ
に第１の論理入力信号ＩＮＪが供給され、同様に上記Ｐ
チャネルＭＯＳＦＥＴ ２ ３のダートとＮチャネルＭ
ＯＳＦＥＴ ２ ６のゲートとが接続されここに第２の
論理入力信号ＩＮ２が供給され、同様に上記Ｐチャネル
ＭＯＳＦＥＴ ２ ４のダートとＮチャネルＭＯＳＦＥ
Ｔ２７のダートとが接続されここに第３の論理入力信号
ＩＮＪが供給される。
ところで、第１図（ａ） 、 （ｂ）に示す３人力のＮ
ＡＮＤグー） 、 ＮＯＲダートでは、３つのうちいず
れか２つの入力信号′として常にｖＤＤレベル（論理″
１″レベル）するいＩｆｉＶｓｓレペル（論理″′０”
レベル）を供給し、１つの論理入力信号に対してインバ
ータとして作用するように使われることがある。ところ
が、第２図（ａ） 、 （ｂ）に示すように構成された
従来のダートをこのようにして使用する場合には次のよ
うな欠点がある。
ＡＮＤグー） 、 ＮＯＲダートでは、３つのうちいず
れか２つの入力信号′として常にｖＤＤレベル（論理″
１″レベル）するいＩｆｉＶｓｓレペル（論理″′０”
レベル）を供給し、１つの論理入力信号に対してインバ
ータとして作用するように使われることがある。ところ
が、第２図（ａ） 、 （ｂ）に示すように構成された
従来のダートをこのようにして使用する場合には次のよ
うな欠点がある。
たとえばＮＡＮＤグートゲー合、第３図（、）に示すよ
うに前記第２，第３の論理入力信号ＩＮ，？ 、 ＩＮ
，９として１”レベルを常時供給したとき、第３図（ｂ
）に示すように前記第１，第３の論理入力信号ＩＮ４
、 ＩＮＪとして”１＃レベルを常時供給したとき、第
３図（Ｃ）に示すように前記ｙ１．２．２の論理入力信
号ＩＮＩ 、 ＩＮ２として１１ルベルを常時供給した
とき、それぞれのインバータとしての動作を比較する。
うに前記第２，第３の論理入力信号ＩＮ，？ 、 ＩＮ
，９として１”レベルを常時供給したとき、第３図（ｂ
）に示すように前記第１，第３の論理入力信号ＩＮ４
、 ＩＮＪとして”１＃レベルを常時供給したとき、第
３図（Ｃ）に示すように前記ｙ１．２．２の論理入力信
号ＩＮＩ 、 ＩＮ２として１１ルベルを常時供給した
とき、それぞれのインバータとしての動作を比較する。
第４図（ａ） 、 （ｂ） 、 （ｅ）は上記第３図（
ａ） 、 （ｂ） 、 （ｃ）それぞれに対応する前記
第２図（ａ）の回路の等価回路図である。
ａ） 、 （ｂ） 、 （ｃ）それぞれに対応する前記
第２図（ａ）の回路の等価回路図である。
第４図（、）の回路の場合、前記第２図（、）の回路内
のＰチャネルＭＯ８ＦＥＴ ２３ 、１４が常時オフ、
Ｎチャネル間Ｏ８ＦＥＴ １６ 、１７が常時オンとな
るため、この回路はＰチャネルＭＯ８ＦＥＴ、 １２と
Ｎチャネル間Ｏ８ＦＥＴ １５とからなり第１の論理入
力信号ＩＮＪを入力とするＣＭＯＳインバータとみなす
ことができる。なお、第４図（ａ）において、抵抗Ｒ，
，Ｒ３は前記ＮチャネルＭＯ８ＦＥＴ １６ 、１７の
オン抵抗に押当する値を持つ抵抗であシ、コンデンサＣ
ＮＩ 、 ＣＮ２はＮチャネル間Ｏ８ＦＥＴ １５〜１
７の各直列接続点とＶＳＩＩ印加点との間に寄生的に生
じておシ、ＭＯＳＦＥＴ １５〜１７に基づく寄生容量
に相当する値をもつものであシ、さらにコンデンサＣ３
ｕｔは論理信号出力点１１とＶＩｉ８印加点との間に寄
生的に生じてお、！ｌ） ＭＯＳＦＥＴ １５に基づく
寄生容量を含む容量に相当する値を持つものである。
のＰチャネルＭＯ８ＦＥＴ ２３ 、１４が常時オフ、
Ｎチャネル間Ｏ８ＦＥＴ １６ 、１７が常時オンとな
るため、この回路はＰチャネルＭＯ８ＦＥＴ、 １２と
Ｎチャネル間Ｏ８ＦＥＴ １５とからなり第１の論理入
力信号ＩＮＪを入力とするＣＭＯＳインバータとみなす
ことができる。なお、第４図（ａ）において、抵抗Ｒ，
，Ｒ３は前記ＮチャネルＭＯ８ＦＥＴ １６ 、１７の
オン抵抗に押当する値を持つ抵抗であシ、コンデンサＣ
ＮＩ 、 ＣＮ２はＮチャネル間Ｏ８ＦＥＴ １５〜１
７の各直列接続点とＶＳＩＩ印加点との間に寄生的に生
じておシ、ＭＯＳＦＥＴ １５〜１７に基づく寄生容量
に相当する値をもつものであシ、さらにコンデンサＣ３
ｕｔは論理信号出力点１１とＶＩｉ８印加点との間に寄
生的に生じてお、！ｌ） ＭＯＳＦＥＴ １５に基づく
寄生容量を含む容量に相当する値を持つものである。
第４図（ｂ）の回路の場合、前記ＰチャネルＭＯ８ＦＥ
Ｔ １２ 、１４が常時オフ、前記ＮチャネルＭＯ８Ｆ
ＥＴ １５ 、１７が常時オンとなるため、この回路は
ＰチャネルＭＯ８ＦＥＴ １３とＮチャネル間Ｏ８ＦＥ
Ｔ １６とからなり第２の論理入力信号ＩＮ２を入力と
するｃｍｏｓインバータとみなすことができる。
Ｔ １２ 、１４が常時オフ、前記ＮチャネルＭＯ８Ｆ
ＥＴ １５ 、１７が常時オンとなるため、この回路は
ＰチャネルＭＯ８ＦＥＴ １３とＮチャネル間Ｏ８ＦＥ
Ｔ １６とからなり第２の論理入力信号ＩＮ２を入力と
するｃｍｏｓインバータとみなすことができる。
第４図（Ｃ）の回路の場合、前記ＰチャネルＭＯ８ＦＥ
Ｔ Ｊ ２ 、１３が常時オフ、前記ＮチャネルＭＯ３
ＦＥＴ １５ 、 Ｊ ６が常時オンとなるため、この
０”回路はＰチャネルＭＯ８ＦＥＴ １４とＮチャネ
ルＭＯ８ＦＥＴ１７とからなシ第３の論理入力信号ＩＮ
、９を入力とするＣＭＯＳインバータとみなすことがで
きる。
Ｔ Ｊ ２ 、１３が常時オフ、前記ＮチャネルＭＯ３
ＦＥＴ １５ 、 Ｊ ６が常時オンとなるため、この
０”回路はＰチャネルＭＯ８ＦＥＴ １４とＮチャネ
ルＭＯ８ＦＥＴ１７とからなシ第３の論理入力信号ＩＮ
、９を入力とするＣＭＯＳインバータとみなすことがで
きる。
なお、この第４図（Ｃ）および上記第４図（ｂ）におい
て、抵抗Ｒ１＊Ｒ２ｌａ３は前記ＮチャネルＭＯ８ＦＥ
Ｔ １５〜１７のオン抵抗に相当する値を持つ抵抗でア
シ、ＣＮＩ 、 ＣＮ２およびＣ６ｕｔけそれぞれ第４
図（ａ）内のものと対応したコンデンサである。
て、抵抗Ｒ１＊Ｒ２ｌａ３は前記ＮチャネルＭＯ８ＦＥ
Ｔ １５〜１７のオン抵抗に相当する値を持つ抵抗でア
シ、ＣＮＩ 、 ＣＮ２およびＣ６ｕｔけそれぞれ第４
図（ａ）内のものと対応したコンデンサである。
ここで前記第２図（、）の回路において、３個のＮチャ
ネル間Ｏ８ＦＥＴ ２５〜１７が同一チャネル長および
チャネル幅で設計されていれば、上記３個の抵抗Ｒ１、
Ｒ２、Ｒ３の値はすべて等し、いものとなり、また第４
図（ａ）〜（Ｃ）の各回路内のコンデンサＣＮＪ 、
ＣＮ２ 、 ＣＨｔそれぞれの値も互いに等しいものと
なる。そしていま、論理信号出力点１ノを゛１＃レベル
に設定するような論理入力信号ＩＮＪ 、 ＩＮ２ 、
ＩＮＳが与えられるときの第４図（、）〜（ｃ）の等
価回路の動作について考える。
ネル間Ｏ８ＦＥＴ ２５〜１７が同一チャネル長および
チャネル幅で設計されていれば、上記３個の抵抗Ｒ１、
Ｒ２、Ｒ３の値はすべて等し、いものとなり、また第４
図（ａ）〜（Ｃ）の各回路内のコンデンサＣＮＪ 、
ＣＮ２ 、 ＣＨｔそれぞれの値も互いに等しいものと
なる。そしていま、論理信号出力点１ノを゛１＃レベル
に設定するような論理入力信号ＩＮＪ 、 ＩＮ２ 、
ＩＮＳが与えられるときの第４図（、）〜（ｃ）の等
価回路の動作について考える。
第４図（、）の回路において、論理入力信号ＩＮＪが゛
０＃レベルに設定され、これによってＰチャネルＭＯ８
ＦＥＴ Ｊ ２がオンされ、論理信号出力点１１を“１
”レベルに設定する場合には、論理信号出力点１１に接
続されている容量Ｃ３ｕｔのみをＭＯＳＦＥＴ １２を
介して充電するだけでよい。これに対して第４図（Ｃ）
の場合には、上記容量Ｃ３ｕｔを充電する他にさらに２
つの容量ＣＮＩ 、 ＣＮ２も同時に充電する必要があ
シ、また第４図（ｂ）の場合には容量Ｃ３ｕｔの他にＣ
ＮＩも同時に充電する必要がちる。このため、論理信号
出力点１１とＶＢＳ印加点との間のインピーダンスは第
４図（、）のものが最も小さくまた第４図（Ｃ）のもの
が最も大きくかつ第４図（ｂ）のものはその間の値とな
る。
０＃レベルに設定され、これによってＰチャネルＭＯ８
ＦＥＴ Ｊ ２がオンされ、論理信号出力点１１を“１
”レベルに設定する場合には、論理信号出力点１１に接
続されている容量Ｃ３ｕｔのみをＭＯＳＦＥＴ １２を
介して充電するだけでよい。これに対して第４図（Ｃ）
の場合には、上記容量Ｃ３ｕｔを充電する他にさらに２
つの容量ＣＮＩ 、 ＣＮ２も同時に充電する必要があ
シ、また第４図（ｂ）の場合には容量Ｃ３ｕｔの他にＣ
ＮＩも同時に充電する必要がちる。このため、論理信号
出力点１１とＶＢＳ印加点との間のインピーダンスは第
４図（、）のものが最も小さくまた第４図（Ｃ）のもの
が最も大きくかつ第４図（ｂ）のものはその間の値とな
る。
このように上記インピーダンスが異なるということは、
スイッチング速度が異なるということを意味し、この゛
結果、前記第２図（、）の従来回路をインバータとして
動作させる場合に、どの入力信号を用いるかによってス
イッチング速１ｓｔに差が生じてしまうという欠点があ
る。
スイッチング速度が異なるということを意味し、この゛
結果、前記第２図（、）の従来回路をインバータとして
動作させる場合に、どの入力信号を用いるかによってス
イッチング速１ｓｔに差が生じてしまうという欠点があ
る。
・ところでＣＭＯＳインバータの回路しきい値電圧Ｖ
ｔｈｅは一般に次式で与えられる （ただしＶｔＭ 、ＶｔｈｐはＮチャネルおよびＰチャ
ネルＭＯ８ＦＥＴのしきい値電圧であり、■ＤＤは電源
電圧、ＫＰ、 ＫＮはＰチャネルおよびＮチャネル間Ｏ
８ＦＥＴのチャネル長、チャネル幅等によって定まる電
流駆動能力を示す定数である。）ここで第４図（ａ）〜
（ｃ）の各等価回路のインバータとしての回路しきい値
電圧を比較する場合、”ＭＯＳＦＥＴ １５〜１７それ
ぞれの電流駆動能力が単独で３ＫＮであるとする。第４
図（−）の回路の場合、ＭＯＳＦＥＴ １５と抵抗Ｒ２
との接続点はは？ＹＶｓｓとなるために、ＭＯＳＦＥＴ
１５の電流駆動能力はほぼ３ＫＮに近い値となる。と
ころが第４図（ｂ）の回路ノ場合Ｋ ｕ ＭＯＳＦＥＴ
７ ｅよシもＶＤＤ側に抵抗Ｒ１があシ、さらに第４
図（ｃ）の回路の場合にはＭＯＳＦＥＴ １７よシもＶ
ＤＤ側に２個の抵抗Ｒ１＋Ｒ２があり、それぞれの回路
に組込まれているＭＯＳＦＥＴ ｌ ６ 、１７の電流
駆動能力は抵抗Ｒ１もしくはＲ１とＲ２の存在によシ単
独の場合よシも低下する。このため、インバータとして
の回路しきい値電圧は第４図（、）のものが最も小さく
次に第４図（ｂ）のものがこれよシも大きくさらに第４
図（ｃ）のものが最も大きくなる。一般にＣＭＯＳイン
バータにおけるノイズマージンは回路しきい値電圧に左
右される。したがって、前記第２図（ａ）の従来回路を
インバータとして動作させる場合に、どの入力信号を用
いるかによってノイズマージンに差が生じてしまうとい
う欠点もある。
ｔｈｅは一般に次式で与えられる （ただしＶｔＭ 、ＶｔｈｐはＮチャネルおよびＰチャ
ネルＭＯ８ＦＥＴのしきい値電圧であり、■ＤＤは電源
電圧、ＫＰ、 ＫＮはＰチャネルおよびＮチャネル間Ｏ
８ＦＥＴのチャネル長、チャネル幅等によって定まる電
流駆動能力を示す定数である。）ここで第４図（ａ）〜
（ｃ）の各等価回路のインバータとしての回路しきい値
電圧を比較する場合、”ＭＯＳＦＥＴ １５〜１７それ
ぞれの電流駆動能力が単独で３ＫＮであるとする。第４
図（−）の回路の場合、ＭＯＳＦＥＴ １５と抵抗Ｒ２
との接続点はは？ＹＶｓｓとなるために、ＭＯＳＦＥＴ
１５の電流駆動能力はほぼ３ＫＮに近い値となる。と
ころが第４図（ｂ）の回路ノ場合Ｋ ｕ ＭＯＳＦＥＴ
７ ｅよシもＶＤＤ側に抵抗Ｒ１があシ、さらに第４
図（ｃ）の回路の場合にはＭＯＳＦＥＴ １７よシもＶ
ＤＤ側に２個の抵抗Ｒ１＋Ｒ２があり、それぞれの回路
に組込まれているＭＯＳＦＥＴ ｌ ６ 、１７の電流
駆動能力は抵抗Ｒ１もしくはＲ１とＲ２の存在によシ単
独の場合よシも低下する。このため、インバータとして
の回路しきい値電圧は第４図（、）のものが最も小さく
次に第４図（ｂ）のものがこれよシも大きくさらに第４
図（ｃ）のものが最も大きくなる。一般にＣＭＯＳイン
バータにおけるノイズマージンは回路しきい値電圧に左
右される。したがって、前記第２図（ａ）の従来回路を
インバータとして動作させる場合に、どの入力信号を用
いるかによってノイズマージンに差が生じてしまうとい
う欠点もある。
また、上記した欠点はＮＡＮＤゲートばかシではなく、
前記第２図（ｂ）に示す従来の３人力ＣＭＯ８ＮＡＮＤ
ダートについても同様に生じる。
前記第２図（ｂ）に示す従来の３人力ＣＭＯ８ＮＡＮＤ
ダートについても同様に生じる。
この発明は上記のような事情を考慮してなされたもので
アシ、その目的とするところはｎ個（ｎは３以上の整数
）の論理信号入力点を有し、いずれの論理信号入力点を
用いてインバータ動作情ぜる場合であっても、スイッチ
ング速度および回路しきい値電圧に差が生じないかもし
くは生じてもその差が小さな論理回路を提供することに
ある。
アシ、その目的とするところはｎ個（ｎは３以上の整数
）の論理信号入力点を有し、いずれの論理信号入力点を
用いてインバータ動作情ぜる場合であっても、スイッチ
ング速度および回路しきい値電圧に差が生じないかもし
くは生じてもその差が小さな論理回路を提供することに
ある。
上記目的を達成するためこの発明にあっては、３人力の
ＣＭＯ８ＮＡＮＤダートに卦いて、それぞれ３個のＮチ
ャネルＭＯ８ＦＥＴを直列接続してなる直列回路を２個
接地電圧印加点と論理信号出力点との間に並列的に挿入
し、上記２個の直列回路内で直列接続されている各３個
のＭＯＳＦＥＴのケ゛−トをｎ個の論理信号入力点の互
いに異なる論理信号入力点に接続し、かつ上記一方の直
列回路内で直列接続されている３個のＭＯＳＦＥＴのう
ち特定の２個の各ダートが接続されている２個の各論理
信号入力点に、上記他方の直列回路内で直列接続されて
いる３個のＭＯＳＦＥＴのうち上記特定の２個の各ＭＯ
８ＦＥＴ 、１： Ｄも上記論理信号出力点に相対的に
近い位置あるいは相対的に遠い位置に配置されている２
個のＭＯＳＦＥＴの各ダートを接続するようにしている
。
ＣＭＯ８ＮＡＮＤダートに卦いて、それぞれ３個のＮチ
ャネルＭＯ８ＦＥＴを直列接続してなる直列回路を２個
接地電圧印加点と論理信号出力点との間に並列的に挿入
し、上記２個の直列回路内で直列接続されている各３個
のＭＯＳＦＥＴのケ゛−トをｎ個の論理信号入力点の互
いに異なる論理信号入力点に接続し、かつ上記一方の直
列回路内で直列接続されている３個のＭＯＳＦＥＴのう
ち特定の２個の各ダートが接続されている２個の各論理
信号入力点に、上記他方の直列回路内で直列接続されて
いる３個のＭＯＳＦＥＴのうち上記特定の２個の各ＭＯ
８ＦＥＴ 、１： Ｄも上記論理信号出力点に相対的に
近い位置あるいは相対的に遠い位置に配置されている２
個のＭＯＳＦＥＴの各ダートを接続するようにしている
。
以下図面を参照してこの発明の詳細な説明する。第５図
はこの発明の一実施例の構成を示す回路図であシ、前記
第１図（、）のシンがルで示される３人力のＮＡＮＤゲ
ートにこの発明を実施した場合のものである。
はこの発明の一実施例の構成を示す回路図であシ、前記
第１図（、）のシンがルで示される３人力のＮＡＮＤゲ
ートにこの発明を実施した場合のものである。
この回路は、正極性の電源電圧ＶＤＤ印加点と論理出力
信号ＯＵＴ′ｆ：得る論理信号出力点３ノとの間に３個
のＰチャネルＭＯ８ＦＥＴ ３２ 、３３ 。
信号ＯＵＴ′ｆ：得る論理信号出力点３ノとの間に３個
のＰチャネルＭＯ８ＦＥＴ ３２ 、３３ 。
３４を並列接続し、さらに上記論理信号出力点３１と接
地電圧ＶＳＳ印加点との間に２個の直列回路４０．５０
を並列挿入して構成される。上記一方の直列回路４０は
さらに３個のＮチャネルＭＯ８ＦＥＴ ４１ 、４２
、４３を直列接続して構成され、同様に上記他方の直列
回路５ｏは３個のＮチャネルＭＯ８ＦＥＴ ５１ 、５
２ 、５３を直列接続して構成される。さらにこの実施
例回路では、上記ＰチャネルＭＯ８ＦＥＴ ３２のダー
トとＮチャネルＭＯ８ＦＥＴ ４１のダートおよびＮチ
ャネルＭＯ８ＦＥＴ５３のダートが共通に接続され、さ
らにこの共通ダートは第１の論理入力信号ＩＮＩが与え
られる論理信号入力点３５に接続される。同様に上記Ｐ
チャネルＭＯ８ＦＥＴ ３３のダートとＮチャネルＭＯ
８ＦＥＴ ４２ （ＤＩ”−トおよびＮ ｆ−ｙネ＃
Ｍ０８ＦＥＴ５２のダートが共通に接続され、さらにこ
の共通ダートは第２の論理入力信号ＩＮ２が与えられる
論理信号入力点３６に接続される。同様に上記Ｐチャネ
ルＭＯ８ＦＥＴ ３４のダートとＮチャネルＭＯ８ＦＥ
Ｔ ４３ ）ｆｆ −）およびＮチャネルＭＯ８ＦＥＴ
５１のダートが共通に接続され、さらにこの共通ダート
は第３の論理入力信号ＩＮ３が与えられる論理信号入力
点３７に接続される。
地電圧ＶＳＳ印加点との間に２個の直列回路４０．５０
を並列挿入して構成される。上記一方の直列回路４０は
さらに３個のＮチャネルＭＯ８ＦＥＴ ４１ 、４２
、４３を直列接続して構成され、同様に上記他方の直列
回路５ｏは３個のＮチャネルＭＯ８ＦＥＴ ５１ 、５
２ 、５３を直列接続して構成される。さらにこの実施
例回路では、上記ＰチャネルＭＯ８ＦＥＴ ３２のダー
トとＮチャネルＭＯ８ＦＥＴ ４１のダートおよびＮチ
ャネルＭＯ８ＦＥＴ５３のダートが共通に接続され、さ
らにこの共通ダートは第１の論理入力信号ＩＮＩが与え
られる論理信号入力点３５に接続される。同様に上記Ｐ
チャネルＭＯ８ＦＥＴ ３３のダートとＮチャネルＭＯ
８ＦＥＴ ４２ （ＤＩ”−トおよびＮ ｆ−ｙネ＃
Ｍ０８ＦＥＴ５２のダートが共通に接続され、さらにこ
の共通ダートは第２の論理入力信号ＩＮ２が与えられる
論理信号入力点３６に接続される。同様に上記Ｐチャネ
ルＭＯ８ＦＥＴ ３４のダートとＮチャネルＭＯ８ＦＥ
Ｔ ４３ ）ｆｆ −）およびＮチャネルＭＯ８ＦＥＴ
５１のダートが共通に接続され、さらにこの共通ダート
は第３の論理入力信号ＩＮ３が与えられる論理信号入力
点３７に接続される。
すなわち、この実施例回路において、論理信号出力点３
１と接地電圧ｖＢＩｌ印加点との間には、それぞれ３個
のＮチャネルＭＯ８ＦＥＴ ４１〜４３゜５１〜５３を
直列接続して構成されている２個の直列回路４０．５０
が並列挿入されている。
１と接地電圧ｖＢＩｌ印加点との間には、それぞれ３個
のＮチャネルＭＯ８ＦＥＴ ４１〜４３゜５１〜５３を
直列接続して構成されている２個の直列回路４０．５０
が並列挿入されている。
しかも２個の直列回路４０．５０内の各３個のＭＯＳＦ
ＥＴ ４１〜４３．５１〜５３のダートは、３つの論理
信号入力点３５〜３７の互いに異なるものに接続されて
おシ、かつ一方の直列回路４０内の１個のＭＯＳＦＥＴ
４１のダートが接続されている論理信号入力点３５に
は、他方の直列回路５０内の３個のＭＯＳＦＥＴ ５１
〜５３のうち上記ＭＯ８ＦＥＴ ４１よシも論理信号出
力点３１に相対的に遠い位置に配置されているＭＯＳＦ
ＥＴ ５３のダートが接続されている。さらに一方の直
列回路４０内の１個のＭＯＳＦＥＴ ４３のダートが接
続されている論理信号入力点３７には、他方の直列回路
５０内の３個のＭＯＳＦＥＴ ５１〜５３のうちＭＯＳ
ＦＥＴ ４３よシも論理信号出力点３１に相対的に近い
位置に配置されているＭＯＳＦＥＴ ５１のダートが接
続されている。
ＥＴ ４１〜４３．５１〜５３のダートは、３つの論理
信号入力点３５〜３７の互いに異なるものに接続されて
おシ、かつ一方の直列回路４０内の１個のＭＯＳＦＥＴ
４１のダートが接続されている論理信号入力点３５に
は、他方の直列回路５０内の３個のＭＯＳＦＥＴ ５１
〜５３のうち上記ＭＯ８ＦＥＴ ４１よシも論理信号出
力点３１に相対的に遠い位置に配置されているＭＯＳＦ
ＥＴ ５３のダートが接続されている。さらに一方の直
列回路４０内の１個のＭＯＳＦＥＴ ４３のダートが接
続されている論理信号入力点３７には、他方の直列回路
５０内の３個のＭＯＳＦＥＴ ５１〜５３のうちＭＯＳ
ＦＥＴ ４３よシも論理信号出力点３１に相対的に近い
位置に配置されているＭＯＳＦＥＴ ５１のダートが接
続されている。
次に上記のよりな構成でなる３人力のＣＭＯ８ＮＡＮＤ
ダートを、前記と同様にいずれか２つの入力信号として
常−に″′１″レベルを供給してイ／パータとして使用
する場合を説明する。
ダートを、前記と同様にいずれか２つの入力信号として
常−に″′１″レベルを供給してイ／パータとして使用
する場合を説明する。
まず、前記第３図（、）に示すように論理入力信号ＩＮ
、？ 、 ＩＮＪを常に１”レベルにする場合には１、
ＰチャネルＭＯ８ＦＥＴ ３３ 、３４が常時オフ、Ｎ
チャネルＭＯ８ＦＥＴ ４２ 、４３ 、５１ 、５２
が常時オンとなる。したがって、このときの等価回路は
第６図（、）のようになる。すなわち、ＶＤＤ印加点と
論理信号出力点３１との間にはダートが論理信号入力点
３５に接続されているＰチャネルＭＯ８ＦＥＴ ３２が
挿入され、論理信号出力点３１とＶ８８印加点との間に
は、ＭＯＳＦＥＴ ４１ 、前記ＭＯ８ＦＥＴ ４２の
オン抵抗に相当する値を持つ抵抗Ｒ１２および前記ＭＯ
８ＦＥＴ ４３のオン抵抗に相当する値を持つ抵抗Ｒ１
３が直列接続され、同様に論理信号出力点３１とＶ８１
１印加点との間には、前記ＭＯ８ＦＥＴ ５１のオン抵
抗に相当する値を持つ抵抗Ｒ１４，前記ＭＯ８ＦＥＴ
５２のオン抵抗に相当する値を持つ抵抗Ｒ’１５および
ＭＯＳＦＥＴ ５３が直列接続されている。また、ＭＯ
ＳＦＥＴ ４１と抵抗Ｒ１２との直列接続点４４とＶ８
Ｂ印加点との間には、ＭＯ８ＦＥＴ４１．４２の寸法（
たとえばソース、ドレイン領域の面積等）に応じた値の
寄生的なコンデンサＣ１ｌが接続されている。同様に抵
抗Ｒ１２とＲ１３との直列、接続点４５とＶＳＳ印加点
との間には、ＭＯＳＦＥＴ ４２ 、４３の寸法に応じ
た値の寄生的なコンデンサＣ１２が接続されている。同
様に抵抗Ｒ１４，とＲ１５との直列接続点５４とＶＳＳ
印加点との間には、ＭＯＳＦＥＴ ５ ｆ 、 ５２の
寸法に応じた値の寄生的なコンデンサＣ１３が接続され
ている。
、？ 、 ＩＮＪを常に１”レベルにする場合には１、
ＰチャネルＭＯ８ＦＥＴ ３３ 、３４が常時オフ、Ｎ
チャネルＭＯ８ＦＥＴ ４２ 、４３ 、５１ 、５２
が常時オンとなる。したがって、このときの等価回路は
第６図（、）のようになる。すなわち、ＶＤＤ印加点と
論理信号出力点３１との間にはダートが論理信号入力点
３５に接続されているＰチャネルＭＯ８ＦＥＴ ３２が
挿入され、論理信号出力点３１とＶ８８印加点との間に
は、ＭＯＳＦＥＴ ４１ 、前記ＭＯ８ＦＥＴ ４２の
オン抵抗に相当する値を持つ抵抗Ｒ１２および前記ＭＯ
８ＦＥＴ ４３のオン抵抗に相当する値を持つ抵抗Ｒ１
３が直列接続され、同様に論理信号出力点３１とＶ８１
１印加点との間には、前記ＭＯ８ＦＥＴ ５１のオン抵
抗に相当する値を持つ抵抗Ｒ１４，前記ＭＯ８ＦＥＴ
５２のオン抵抗に相当する値を持つ抵抗Ｒ’１５および
ＭＯＳＦＥＴ ５３が直列接続されている。また、ＭＯ
ＳＦＥＴ ４１と抵抗Ｒ１２との直列接続点４４とＶ８
Ｂ印加点との間には、ＭＯ８ＦＥＴ４１．４２の寸法（
たとえばソース、ドレイン領域の面積等）に応じた値の
寄生的なコンデンサＣ１ｌが接続されている。同様に抵
抗Ｒ１２とＲ１３との直列、接続点４５とＶＳＳ印加点
との間には、ＭＯＳＦＥＴ ４２ 、４３の寸法に応じ
た値の寄生的なコンデンサＣ１２が接続されている。同
様に抵抗Ｒ１４，とＲ１５との直列接続点５４とＶＳＳ
印加点との間には、ＭＯＳＦＥＴ ５ ｆ 、 ５２の
寸法に応じた値の寄生的なコンデンサＣ１３が接続され
ている。
同様に抵抗Ｒ１５とＭＯＳＦＥＴ ５３との直列接続点
５５とｖｓｓ印加点との間には、ＭＯ８Ｆ’ＥＴ ５２
、５３の寸法に応じた値の寄生的なコンデンサＣ１４
が接続されている。さらに論理信号出力点３１とＶ８８
印加点との間には、ＭＯＳＦＥＴ ４１ 、５１の寸法
に応じた値を含む寄生的なコンデンサＣＯＵＴが接続さ
れている。なお、上記以外にも寄生的な容量は生じるが
、これ以降の説明とは無関係となるので省略した。
５５とｖｓｓ印加点との間には、ＭＯ８Ｆ’ＥＴ ５２
、５３の寸法に応じた値の寄生的なコンデンサＣ１４
が接続されている。さらに論理信号出力点３１とＶ８８
印加点との間には、ＭＯＳＦＥＴ ４１ 、５１の寸法
に応じた値を含む寄生的なコンデンサＣＯＵＴが接続さ
れている。なお、上記以外にも寄生的な容量は生じるが
、これ以降の説明とは無関係となるので省略した。
また、前記第３図（ｂ）に示すように論理入力信号ＩＮ
Ｉ 、 ＩＮ、？ ’？常に″′１＃レベルにする場合
には、ＰチャネルＭＯ８ＩＴ ３２ 、３ Ｊが常時オ
フ、ＮチャネルＭＯ８ＦＥＴ ４１ 、４３ 、５１
、５３が常時オンとなる。したがって、このときの等価
回路は第６図（ｂ）のようになる。すなわち、ＶＤＤ印
加点と論理信号出力点３１との間にはＰチャネルＭＯ８
ＦＥＴ ３３が挿入され、論理信号出力点３１とＶ８８
印加点との間には、ＭＯＳＦＥＴ ４１のオン抵抗に相
当する値を持つ抵抗Ｒ１１＋ ＭＯＳＦＥＴ ４２およ
びＭＯＳＦＥＴ ４３のオン抵抗に相当する値を持つ抵
抗Ｒ１３が直列接続され、同様に論理信号出力点３１と
Ｖ８８印加点との間には、ＭＯＳＦＥＴ ５１０オン抵
抗に相当する値を持つ抵抗Ｒ１４，ＭＯ８ＦＥＴ５２お
よびＭＯＳＦＥＴ ５３のオン抵抗に相当する値を持つ
抵抗Ｒ１６が直列接続されている。また、第６図（、）
と同様に直列接続点４４，４５，５４゜５５それぞれと
Ｖ８ｇ印加点との間には寄生的なコンデンサＣｔｔ・Ｃ
１２・Ｃ１ｓ・ＣＩ４が接続され）さらに論理信号出力
点３ノとＶＩ１８印加点との間には第６図（ａ）と同様
のコンデンサＣＯＵＴが接続されている。
Ｉ 、 ＩＮ、？ ’？常に″′１＃レベルにする場合
には、ＰチャネルＭＯ８ＩＴ ３２ 、３ Ｊが常時オ
フ、ＮチャネルＭＯ８ＦＥＴ ４１ 、４３ 、５１
、５３が常時オンとなる。したがって、このときの等価
回路は第６図（ｂ）のようになる。すなわち、ＶＤＤ印
加点と論理信号出力点３１との間にはＰチャネルＭＯ８
ＦＥＴ ３３が挿入され、論理信号出力点３１とＶ８８
印加点との間には、ＭＯＳＦＥＴ ４１のオン抵抗に相
当する値を持つ抵抗Ｒ１１＋ ＭＯＳＦＥＴ ４２およ
びＭＯＳＦＥＴ ４３のオン抵抗に相当する値を持つ抵
抗Ｒ１３が直列接続され、同様に論理信号出力点３１と
Ｖ８８印加点との間には、ＭＯＳＦＥＴ ５１０オン抵
抗に相当する値を持つ抵抗Ｒ１４，ＭＯ８ＦＥＴ５２お
よびＭＯＳＦＥＴ ５３のオン抵抗に相当する値を持つ
抵抗Ｒ１６が直列接続されている。また、第６図（、）
と同様に直列接続点４４，４５，５４゜５５それぞれと
Ｖ８ｇ印加点との間には寄生的なコンデンサＣｔｔ・Ｃ
１２・Ｃ１ｓ・ＣＩ４が接続され）さらに論理信号出力
点３ノとＶＩ１８印加点との間には第６図（ａ）と同様
のコンデンサＣＯＵＴが接続されている。
さらにまた第５図の実施例回路において、前記第３図（
ｃ）に示すように論理入力信号ＩＮＪ 、 ＩＮ２を常
に“１＃レベルにする場合には、ＰチャネルＭＯ８ＦＥ
Ｔ ３２．３４が常時オフ、ＮチャネルＭＯ８ＦＥＴ
４１ 。
ｃ）に示すように論理入力信号ＩＮＪ 、 ＩＮ２を常
に“１＃レベルにする場合には、ＰチャネルＭＯ８ＦＥ
Ｔ ３２．３４が常時オフ、ＮチャネルＭＯ８ＦＥＴ
４１ 。
４２．５２．５３が常時オンとなる。したがって、この
ときの等価回路は第６図（ｃ）のようになる。す々わち
、ｖＤＤ印加点と論理Ｇｆ’号出力点３ノとの間にはＰ
チャネルＭＯ８ＦＥＴ ３４が挿入され、論理信号出力
点３ノとＶＳＳ印加点との間にはＭＯＳＦＥＴ ４１
、４２のオン抵抗に相当する値を持つ抵抗Ｒ１１ｚ Ｒ
１２およびＭＯ８ＦＥＴ４３が直列接続され、同様に出
力点３１とＶＨ８印加点との間にはＭＯＳＦＥＴ ５１
と、ＭＯ８Ｆ’ＥＴ ５２ 。
ときの等価回路は第６図（ｃ）のようになる。す々わち
、ｖＤＤ印加点と論理Ｇｆ’号出力点３ノとの間にはＰ
チャネルＭＯ８ＦＥＴ ３４が挿入され、論理信号出力
点３ノとＶＳＳ印加点との間にはＭＯＳＦＥＴ ４１
、４２のオン抵抗に相当する値を持つ抵抗Ｒ１１ｚ Ｒ
１２およびＭＯ８ＦＥＴ４３が直列接続され、同様に出
力点３１とＶＨ８印加点との間にはＭＯＳＦＥＴ ５１
と、ＭＯ８Ｆ’ＥＴ ５２ 。
５３のオン抵抗に相当する値を持つ抵抗Ｒ１５゜Ｒ１６
が直列接続されている。また、この第６図（ｃ）の場合
にも前記第６図（、）と同様に、直列接続点４４．４５
，５４．５５それぞれとＶ８Ｓ印加点との間には寄生的
なコンデンサＣ１１ｒ Ｃ１２ｒ Ｃ１３Ｃ１４が接続
され、さらに論理信号出力点３１とＶｌｉ８印加点との
間にはコンデ／すＣ０ｔｌＴが接続されている。
が直列接続されている。また、この第６図（ｃ）の場合
にも前記第６図（、）と同様に、直列接続点４４．４５
，５４．５５それぞれとＶ８Ｓ印加点との間には寄生的
なコンデンサＣ１１ｒ Ｃ１２ｒ Ｃ１３Ｃ１４が接続
され、さらに論理信号出力点３１とＶｌｉ８印加点との
間にはコンデ／すＣ０ｔｌＴが接続されている。
ところで、いま第５図の実施例回路において、６個のＮ
チャネルＭＯ８ＦＥＴ ４’ １〜４３．５１〜５３が
同一チャネル長およびチャネル幅で設計されていれば、
第６図（、）〜（Ｃ）の等何回路内の抵抗Ｒ１１””Ｒ
１６の値はすべて等しいものとなる。
チャネルＭＯ８ＦＥＴ ４’ １〜４３．５１〜５３が
同一チャネル長およびチャネル幅で設計されていれば、
第６図（、）〜（Ｃ）の等何回路内の抵抗Ｒ１１””Ｒ
１６の値はすべて等しいものとなる。
しかも各等価回路内のコンデンサＣＩｌ〜Ｃ１４それぞ
れおよびＣ０ＵＴそれぞれの値も互いに等しいものとな
る。
れおよびＣ０ＵＴそれぞれの値も互いに等しいものとな
る。
そして次に、上記第６図（８）〜（Ｃ）の各等価回路に
おいて、論理信号出力点３ノを゛１＃レベルに設定する
ように各論理入力信号ＩＮＪ 、 ＩＮ２゜ＩＮ、ｌが
与えられるときの動作について考える。
おいて、論理信号出力点３ノを゛１＃レベルに設定する
ように各論理入力信号ＩＮＪ 、 ＩＮ２゜ＩＮ、ｌが
与えられるときの動作について考える。
第６図（、）の回路において、論理入力信号ＩＮＪが″
０＃レベルに設定され、これによってＰチャネルＭＯ８
ＦＥＴ ３２がオンされ、論理信号出力点３１を″′１
＃レベルに設定する場合には、論理信号出力点３１に接
続されているコンデンサＣＯＵＴをオンしているＭＯＳ
ＦＥＴ ３２を介して充電する他に、抵抗Ｒ１４を介し
てコンデンサＣ１３を、抵抗Ｒ１４１Ｒ１５を直列に介
してコンデンサＣ１４をそれぞれ充電する必要がある。
０＃レベルに設定され、これによってＰチャネルＭＯ８
ＦＥＴ ３２がオンされ、論理信号出力点３１を″′１
＃レベルに設定する場合には、論理信号出力点３１に接
続されているコンデンサＣＯＵＴをオンしているＭＯＳ
ＦＥＴ ３２を介して充電する他に、抵抗Ｒ１４を介し
てコンデンサＣ１３を、抵抗Ｒ１４１Ｒ１５を直列に介
してコンデンサＣ１４をそれぞれ充電する必要がある。
これに対し、第６図（ｃ）の回路において、論理信号出
力点３ノを″１″ルベルに設定する場合には、論理信号
出力点３ノに接続されているコンデンサＣ０ｆＪＴをオ
ンしているＭＯＳＦＥＴ ｓ ４を介して充電する他に
、抵抗Ｒ１１を介してコンデンサＣ１１を、抵抗Ｒ１１
１Ｒ１２を直列に介してコンデンサ０１２をそれぞれ充
電する必要がある。さらに第６図（ｂ）の回路において
、論理信号出力点３１をパ１＃レベルに設定する場合は
、論理信号出力点３ノに接続されているコンデンサ００
０丁をオンしているＭＯ８ＦＥＴ３３を介して充電する
他に、抵抗Ｒ１１を介してコンデンサＣｔ１を、抵抗Ｒ
１４を介してコンデンサＣ１３をそれぞれ充電する必要
がある。
力点３ノを″１″ルベルに設定する場合には、論理信号
出力点３ノに接続されているコンデンサＣ０ｆＪＴをオ
ンしているＭＯＳＦＥＴ ｓ ４を介して充電する他に
、抵抗Ｒ１１を介してコンデンサＣ１１を、抵抗Ｒ１１
１Ｒ１２を直列に介してコンデンサ０１２をそれぞれ充
電する必要がある。さらに第６図（ｂ）の回路において
、論理信号出力点３１をパ１＃レベルに設定する場合は
、論理信号出力点３ノに接続されているコンデンサ００
０丁をオンしているＭＯ８ＦＥＴ３３を介して充電する
他に、抵抗Ｒ１１を介してコンデンサＣｔ１を、抵抗Ｒ
１４を介してコンデンサＣ１３をそれぞれ充電する必要
がある。
ここで、論理信号出力点３１からみたＶ８Ｂ印加点側へ
のインピーダンスが、第６図（、）と（Ｃ）の等価回路
は同一であるため、この両等価回路では同じ速度で論理
信号出力点３１を”１”レベルにスイッチングすること
ができる。一方、第６図（ｂ）の等節回−路で論理信号
出力点３ノを”１”レベルに設定する場合、第６図（、
） 、 （ｃ）の等価回路のときと同様にＣ０ＵＴの他
に２個のコンデンサＣ１１＋Ｃ１３も充電する必要があ
るため、この第６・図（ｂ）の回路において論理（，４
号出力点３１からみ７’ｍＶａｓ印加点側へのインピー
ダンスは第６図（ａ） 、 （ｃ）のものとほとんど差
がない。したがって、この第６図（ｂ）の等価回路でも
第６図（、） 、 （ｃ）の回路とほとんど同じ速度で
論理信号出力点３１を１１＃レベルにスイッチングする
ことができる。
のインピーダンスが、第６図（、）と（Ｃ）の等価回路
は同一であるため、この両等価回路では同じ速度で論理
信号出力点３１を”１”レベルにスイッチングすること
ができる。一方、第６図（ｂ）の等節回−路で論理信号
出力点３ノを”１”レベルに設定する場合、第６図（、
） 、 （ｃ）の等価回路のときと同様にＣ０ＵＴの他
に２個のコンデンサＣ１１＋Ｃ１３も充電する必要があ
るため、この第６・図（ｂ）の回路において論理（，４
号出力点３１からみ７’ｍＶａｓ印加点側へのインピー
ダンスは第６図（ａ） 、 （ｃ）のものとほとんど差
がない。したがって、この第６図（ｂ）の等価回路でも
第６図（、） 、 （ｃ）の回路とほとんど同じ速度で
論理信号出力点３１を１１＃レベルにスイッチングする
ことができる。
すなわち、第５図に示す実施例回路では、３個の論理信
号入力点３５，３６．３７のいずれの入力点を用いてイ
ンパーメ動作させる場合でも、スイッチング速度に差を
生じないようにすることができるか、もしくは差が生じ
たとしてもそれを小さくすることができる。
号入力点３５，３６．３７のいずれの入力点を用いてイ
ンパーメ動作させる場合でも、スイッチング速度に差を
生じないようにすることができるか、もしくは差が生じ
たとしてもそれを小さくすることができる。
ところで、縞５図の実施例回路において、Ｎチャネル側
の電流駆動能力を第２図（、）に示す従来回路のものと
等しく設定する場合、６個のＮチャネルＭＯ８ＦＥＴ
４１〜４３．５１〜５３それぞれの単独の電流駆動能力
は第２図（、）内の３個のＮチャネルＭＯ８ＦＥＴ ２
５〜１７それぞれの単独のそれのＡにすることができる
。このため、第５図内の６個のＮチャネルＩＶ！［０８
ＦＥＴ ４１〜４３゜５１〜５３の各素子寸法は、第２
図（、）内の３個のＮチャネルＭＯ８ＦＥＴ １５〜１
７のものの独にすることができ、これによって第６図（
、）〜（ｃ）内のコンデンサＣ１１＋ Ｃ１２ｒ Ｃ１
３ｒ Ｃ１４の値は第４図（ａ）〜（Ｃ）内のコンデン
サＣＮ１ ｒ ＣＮ２よシも／Ｊ％さくなる。そこで、
スイッチング速度が最も遅くなる前記第４図（ｃ）に示
す従来回路の等価回路にくらべて、第６図（、）〜（ｃ
）の各等価回路におけるスイッチング速度を早くするこ
とができる。
の電流駆動能力を第２図（、）に示す従来回路のものと
等しく設定する場合、６個のＮチャネルＭＯ８ＦＥＴ
４１〜４３．５１〜５３それぞれの単独の電流駆動能力
は第２図（、）内の３個のＮチャネルＭＯ８ＦＥＴ ２
５〜１７それぞれの単独のそれのＡにすることができる
。このため、第５図内の６個のＮチャネルＩＶ！［０８
ＦＥＴ ４１〜４３゜５１〜５３の各素子寸法は、第２
図（、）内の３個のＮチャネルＭＯ８ＦＥＴ １５〜１
７のものの独にすることができ、これによって第６図（
、）〜（ｃ）内のコンデンサＣ１１＋ Ｃ１２ｒ Ｃ１
３ｒ Ｃ１４の値は第４図（ａ）〜（Ｃ）内のコンデン
サＣＮ１ ｒ ＣＮ２よシも／Ｊ％さくなる。そこで、
スイッチング速度が最も遅くなる前記第４図（ｃ）に示
す従来回路の等価回路にくらべて、第６図（、）〜（ｃ
）の各等価回路におけるスイッチング速度を早くするこ
とができる。
さらに第６図（ａ）〜（ｃ）の各等価回路のインバータ
としての回路しきい値電圧を比較する場合、第６図（、
）と（Ｃ）とは同一である。また第６図（ｂ）について
みれば、ＭＯＳＦＥＴ ４−２よシもＶＤＤ側に抵抗Ｒ
ｒｔカありカッＭＯ８ＦＥ’ｌ’ ５２ ＬりもＶＤＤ
側に抵抗Ｒ１４がおるため、Ｎチャネル側の電流駆動能
力は第６図（、） 、 （ｃ）のものとほとんど差はな
く、この等価回路の回路しきい値電圧も第６図（ａ）
、 （ｃ）のものとほとんど差は生じない。したがって
、第６図（、）〜（ｃ）の各等価回路のノイズマージン
にも差が生じないかもしくは差が生じても小さくするこ
とができる。これをいいかえれば、２ａ５図の実施例回
路において、３個の論理信号入力点３５，３６．３７の
いずれの入力点を用いてインパーク動作させる場合でも
、ノイズマージンに差を生じないようにすることができ
るかもしくは差が生じたとしてもそれを小さくすること
ができる。
としての回路しきい値電圧を比較する場合、第６図（、
）と（Ｃ）とは同一である。また第６図（ｂ）について
みれば、ＭＯＳＦＥＴ ４−２よシもＶＤＤ側に抵抗Ｒ
ｒｔカありカッＭＯ８ＦＥ’ｌ’ ５２ ＬりもＶＤＤ
側に抵抗Ｒ１４がおるため、Ｎチャネル側の電流駆動能
力は第６図（、） 、 （ｃ）のものとほとんど差はな
く、この等価回路の回路しきい値電圧も第６図（ａ）
、 （ｃ）のものとほとんど差は生じない。したがって
、第６図（、）〜（ｃ）の各等価回路のノイズマージン
にも差が生じないかもしくは差が生じても小さくするこ
とができる。これをいいかえれば、２ａ５図の実施例回
路において、３個の論理信号入力点３５，３６．３７の
いずれの入力点を用いてインパーク動作させる場合でも
、ノイズマージンに差を生じないようにすることができ
るかもしくは差が生じたとしてもそれを小さくすること
ができる。
第７図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例回路は上記第５図の実施例回路と同様に
この発明を３人力のＣＭＯ８ＮＡＮＤゲートに実施した
場合であシ、２個の直列回路４０．５０内に設けられて
いるそれぞれ３個のＮチャネルＭＯ８ＦＥＴ４１〜４３
．５１〜５３のダート接続を第５図のものとは異ならせ
る↓うにしたものである。この実施例回路のＮチャネル
側では、ＭＯＳＦＥＴ ４１のダートとＭＯＳＦＥＴ
５２のダートとが前記論理信号入力点３５に接続され、
ＭＯＳＦＥＴ ４２のダートとＭＯＳＦＥＴ ５１のダ
ートとが前記論理信号入力点３７に接続され、さらにＭ
ＯＳＦＥＴ ４３のダートとＭＯＳＦＥＴ ５３のダー
トとが前記論理信号入力点３６に接続されている。
る。この実施例回路は上記第５図の実施例回路と同様に
この発明を３人力のＣＭＯ８ＮＡＮＤゲートに実施した
場合であシ、２個の直列回路４０．５０内に設けられて
いるそれぞれ３個のＮチャネルＭＯ８ＦＥＴ４１〜４３
．５１〜５３のダート接続を第５図のものとは異ならせ
る↓うにしたものである。この実施例回路のＮチャネル
側では、ＭＯＳＦＥＴ ４１のダートとＭＯＳＦＥＴ
５２のダートとが前記論理信号入力点３５に接続され、
ＭＯＳＦＥＴ ４２のダートとＭＯＳＦＥＴ ５１のダ
ートとが前記論理信号入力点３７に接続され、さらにＭ
ＯＳＦＥＴ ４３のダートとＭＯＳＦＥＴ ５３のダー
トとが前記論理信号入力点３６に接続されている。
すなわち、この実施例回路において、２個の直列回路４
０．５０内の各３個のＭＯＳＦＥＴ ４１〜４３゜５１
〜ｓａの）ｙ”−）は、３つの論理信号入力点３５〜３
７の互いに異なるものに接続されておシ、かつ一方の直
列回路４０内のＭＯＳＦＥＴ ４１のダートが接続され
ている論理信号入力点３５には、他方の直列回路５０内
の３個のＭＯＳＦＥＴ ５１〜５３のうち上記ＭＯ８Ｆ
ＥＴ ４Ｊよシも論理信号出力点３１に相対的に遠い位
置に配置されているＭＯＳＦＥＴ ５２のダートが接続
され、同様に一方の直列回路４０内のＭＯＳＦＥＴ ４
２のダートが接続されている論理信号出力点夛７には、
他方の直列回路５０内の３個のＭＯＳＦＥＴ ５ Ｊ〜
５３のうち上記ＭＯ８ＦＥＴ ４２よりも論理信号出力
点３１に相対的に近い位置に配置されているＭＯＳＦＥ
Ｔ ５１のダートが接続され゛ている。
０．５０内の各３個のＭＯＳＦＥＴ ４１〜４３゜５１
〜ｓａの）ｙ”−）は、３つの論理信号入力点３５〜３
７の互いに異なるものに接続されておシ、かつ一方の直
列回路４０内のＭＯＳＦＥＴ ４１のダートが接続され
ている論理信号入力点３５には、他方の直列回路５０内
の３個のＭＯＳＦＥＴ ５１〜５３のうち上記ＭＯ８Ｆ
ＥＴ ４Ｊよシも論理信号出力点３１に相対的に遠い位
置に配置されているＭＯＳＦＥＴ ５２のダートが接続
され、同様に一方の直列回路４０内のＭＯＳＦＥＴ ４
２のダートが接続されている論理信号出力点夛７には、
他方の直列回路５０内の３個のＭＯＳＦＥＴ ５ Ｊ〜
５３のうち上記ＭＯ８ＦＥＴ ４２よりも論理信号出力
点３１に相対的に近い位置に配置されているＭＯＳＦＥ
Ｔ ５１のダートが接続され゛ている。
この実施例回路でも前記と同様の理由によって、３個の
論理信号入力点３５，３６．３７のいずれの入力点を用
いてインパーク動作させる場′合でも、スイッチング速
度および回路しきい値電圧に差を生じないようにするこ
とができるか、もしくは差が生じたとしてもそれを小さ
くすることができる。
論理信号入力点３５，３６．３７のいずれの入力点を用
いてインパーク動作させる場′合でも、スイッチング速
度および回路しきい値電圧に差を生じないようにするこ
とができるか、もしくは差が生じたとしてもそれを小さ
くすることができる。
第８図はこの発明のさらに他の実施例の構成を示す回路
図である。この実施例回路は、前記第１図（ｂ）のシン
ボルで示される３人力のＮＯＲケ゛−トにこの発明を実
施したものである。
図である。この実施例回路は、前記第１図（ｂ）のシン
ボルで示される３人力のＮＯＲケ゛−トにこの発明を実
施したものである。
この回路は、正極性の電源電圧ＶＤＤ印加点と論理出力
信号ＯＵＴを得る論理信号出力点６１との間に２個の直
列回路７ｏ、ｇｏを並列接続し、さらに上記論理信号出
力点６１と接地電圧Ｖｌｉｌｌ印加点との間に３個のＮ
チャネルＭＯ８ＦＥＴ ６２ 。
信号ＯＵＴを得る論理信号出力点６１との間に２個の直
列回路７ｏ、ｇｏを並列接続し、さらに上記論理信号出
力点６１と接地電圧Ｖｌｉｌｌ印加点との間に３個のＮ
チャネルＭＯ８ＦＥＴ ６２ 。
６３ 、６４を並列接続して構成される。上記一方の直
列回路７０はさらに３個のチャネルＭＯ８ＦＥＴ７Ｊ
、 ７２ 、７３を直列接続して構成され、同様に他方
の直列回路８０は３個のＰチャネルＭＯ８ＦＥＴ８１
、８２ 、８３を直列接続して構成される。さらにこの
実施例回路では、ＰチャネルＭＯ８ＦＥＴ ７１のダー
トとＰチャネルＭＯ８ＦＥＴ８３のダートおよびＮチャ
ネルＭＯ８ＦＥＴ ６２のｒ−トが共通接続され、さら
にこの共通ダートは第１の論理入力信号ＩＮＺが与えら
れる論理信号入力点６５に接続される。同様にＰチャネ
ルＭＯ８ＦＥＴ ７２のダートとＰチャネルＭＯ８ＦＥ
Ｔ ８２のダートおよびＮチャネルＭＯ８ＦＥＴ ｅ
ａのダートが共通接続され、さらにこの共通ダートは第
２の論理入力信号ＩＮ２が与えられる論理信号入力点６
６に接続される。同様にＰチャネルＭＯ８ＦＥＴ７３の
ダートとＰチャネルＭＯ８ＦＥＴ ８１のダートおよび
ＮチャネルＭＯ８ＦＥＴ ６４のダートが共通接続され
、さらにこの共通ダートは第３の論理入力信号ＩＮＪが
与えられる論理信号入力点６７に接続される。
列回路７０はさらに３個のチャネルＭＯ８ＦＥＴ７Ｊ
、 ７２ 、７３を直列接続して構成され、同様に他方
の直列回路８０は３個のＰチャネルＭＯ８ＦＥＴ８１
、８２ 、８３を直列接続して構成される。さらにこの
実施例回路では、ＰチャネルＭＯ８ＦＥＴ ７１のダー
トとＰチャネルＭＯ８ＦＥＴ８３のダートおよびＮチャ
ネルＭＯ８ＦＥＴ ６２のｒ−トが共通接続され、さら
にこの共通ダートは第１の論理入力信号ＩＮＺが与えら
れる論理信号入力点６５に接続される。同様にＰチャネ
ルＭＯ８ＦＥＴ ７２のダートとＰチャネルＭＯ８ＦＥ
Ｔ ８２のダートおよびＮチャネルＭＯ８ＦＥＴ ｅ
ａのダートが共通接続され、さらにこの共通ダートは第
２の論理入力信号ＩＮ２が与えられる論理信号入力点６
６に接続される。同様にＰチャネルＭＯ８ＦＥＴ７３の
ダートとＰチャネルＭＯ８ＦＥＴ ８１のダートおよび
ＮチャネルＭＯ８ＦＥＴ ６４のダートが共通接続され
、さらにこの共通ダートは第３の論理入力信号ＩＮＪが
与えられる論理信号入力点６７に接続される。
すなわち、この実施例回路は前記第５図の実施例回路と
くらべて、ＰチャネルのＭＯＳＦＥＴがＮチャネルのも
めに、かつＮチャネルのＭＯＳＦＥＴがＰチャネルのも
のにそれぞれ置き換えられたものである。なお、この実
施例回路でも、Ｐチャネル側のＭＯＳＦＥＴ ７１〜７
３．８１〜８３のケ９−′ト接続を前記第７図と同様に
変えることができる。
くらべて、ＰチャネルのＭＯＳＦＥＴがＮチャネルのも
めに、かつＮチャネルのＭＯＳＦＥＴがＰチャネルのも
のにそれぞれ置き換えられたものである。なお、この実
施例回路でも、Ｐチャネル側のＭＯＳＦＥＴ ７１〜７
３．８１〜８３のケ９−′ト接続を前記第７図と同様に
変えることができる。
第９図ないし第１３図はこの発明の種々の実施例の構成
を示す回路図である。これら谷実施例回路は、この発明
を４人力のＮＡＮＤゲートにそれぞれ実施した場合のも
のである。
を示す回路図である。これら谷実施例回路は、この発明
を４人力のＮＡＮＤゲートにそれぞれ実施した場合のも
のである。
第９図の実施例回路は、正極性の電源電圧ＶＤＤ印加点
と論理信号出力点９１との間に４個のＰチャネルＭＯ８
ＦＥＴ ９２〜９５を並列接続し、さらに上記論理信号
出力点９１と接地電圧Ｖ８１１印加点との間に２個の直
列回路１００，１１０を並列挿入して構成される。上記
一方の直列回路１００はさらに４個のＮチャネルＭＯ８
ＦＥＴ １０１〜１０４を直列接続して構成され、同様
に上記他方の直列回路１１０は４個のＮチャネルＭＯ８
ＦＥＴ １１ ｆ〜１１４を直列接続して構成される。
と論理信号出力点９１との間に４個のＰチャネルＭＯ８
ＦＥＴ ９２〜９５を並列接続し、さらに上記論理信号
出力点９１と接地電圧Ｖ８１１印加点との間に２個の直
列回路１００，１１０を並列挿入して構成される。上記
一方の直列回路１００はさらに４個のＮチャネルＭＯ８
ＦＥＴ １０１〜１０４を直列接続して構成され、同様
に上記他方の直列回路１１０は４個のＮチャネルＭＯ８
ＦＥＴ １１ ｆ〜１１４を直列接続して構成される。
さらにこめ実施例回路では、ＰチャネルＭＯ８ＦＥＴ
９２、ＮチャネルＭＯ８ＦＥＴ２０１ 、１１４の各ダ
ートが共通に接続され、さらにこの共通ダートは第１の
論理入力信号ＩＮ２が与えられる論理信号入力点９″６
に接続される。同様に、ＰチャネルＭＯ８ＦＥＴ 、９
３、ＮチャネルＭＯ８ＦＥＴ Ｊ Ｏ、？ 。
９２、ＮチャネルＭＯ８ＦＥＴ２０１ 、１１４の各ダ
ートが共通に接続され、さらにこの共通ダートは第１の
論理入力信号ＩＮ２が与えられる論理信号入力点９″６
に接続される。同様に、ＰチャネルＭＯ８ＦＥＴ 、９
３、ＮチャネルＭＯ８ＦＥＴ Ｊ Ｏ、？ 。
１１３の各ダートが共通に接続され、さらにこの共通ダ
ートは第２の論理入力信号ＩＮ２が与えられる論理信号
入力点９７に接続される。同様に、ＰチャネルＭＯ８Ｆ
ＥＴ ９４ 、 ＮチャネルＭＯ８ＦＥＴ１０３．１１
２の各ダートが共通に接続され、さらにこの共通ダート
は第３の論理入力信号ＩＮＪが与えられる論理信号入力
点９８に接続される。同様に、ＰチャネルＭＯ６ＦＥＴ
９５ 、 ＮチャネルＭＯ８ＦＥＴ２０４ 、２１１
の各ダートが共通に接続され、さらにこの共通ダートは
第４の論理入力信号ＩＮ４が与えられる論理信号入力点
９９に接続される。
ートは第２の論理入力信号ＩＮ２が与えられる論理信号
入力点９７に接続される。同様に、ＰチャネルＭＯ８Ｆ
ＥＴ ９４ 、 ＮチャネルＭＯ８ＦＥＴ１０３．１１
２の各ダートが共通に接続され、さらにこの共通ダート
は第３の論理入力信号ＩＮＪが与えられる論理信号入力
点９８に接続される。同様に、ＰチャネルＭＯ６ＦＥＴ
９５ 、 ＮチャネルＭＯ８ＦＥＴ２０４ 、２１１
の各ダートが共通に接続され、さらにこの共通ダートは
第４の論理入力信号ＩＮ４が与えられる論理信号入力点
９９に接続される。
すなわち、この実施例回路に卦いて、論理信号出力点９
１と接地電圧ＶＳＳ印加点との間には、それぞれ４個の
゛ＮチャネルＭＯ８ＦＥＴ １０１〜１０４゜１１１〜
１１４を直列接続して構成される２個の直列回路１００
，１１０が並列挿入されている。しかも２個の直列回路
１００，１１０内の各′４個のＭＯＳＦＥＴ １０１〜
１０４，１１１〜１１４０ケ゛−トは、４つの論理信号
入力点９６〜９９の互いに異なるものに接続されている
。さらに一方の直列回路１００内のＭＯＳＦＥＴ １０
１のダートが接続されている論理信号入力点９６には、
他方の直列回路１１０内の４個のＭＯＳＦＥＴ Ｊ ２
１〜１１４のうち上記ＭＯ８ＦＥＴ １０１よシも論理
信号出力点９１に相対的に遠い位置に配置されているＭ
ＯＳＦＥＴ Ｊ Ｊ ４のダートが接続されている。同
様に、一方の直列回路１００内のＭＯＳＦＥＴ １０２
のダートが接続されている論理信号入力点９７には、他
方の直列回路１１０内の４個のＭＯ８ＦＥＴ１１１〜１
１４のうち上記ＭＯ８ＦＥＴ １０２よシも論理信号出
力点９１に相対的に遠い位置に配置されているＭＯＳＦ
ＥＴ １１３のダートが接続されている。同様に、一方
の直列回路１００内のＭＯＳＦＥＴ １０３のダートが
接続されている論理信号入力点９８には、他方の直列回
路１１０内の４個のＭＯＳＦＥＴ １１１〜１１４のう
ち上記ＭＯ８ＦＥＴ１０３よシも論理信号出力点９１に
相対的に近い位置に配置されているＭＯＳＦＥＴ Ｊ
１２のダートが接続されている。同様に、一方の直列回
路１００内のＭＯＳＦＥＴ １０４のダートが接続され
ている論理信号入力点９９には、他方の直列回路１１０
内（０４個（７）ＭＯＳＦＥＴ１１１〜１１４のうち上
記ＭＯ８ＦＥＴ ｌθ４よρも論理信号出力点９１に相
対的に近い位置に配置されているＭＯＳＦＥＴＩ １１
のダートが接続されている。
１と接地電圧ＶＳＳ印加点との間には、それぞれ４個の
゛ＮチャネルＭＯ８ＦＥＴ １０１〜１０４゜１１１〜
１１４を直列接続して構成される２個の直列回路１００
，１１０が並列挿入されている。しかも２個の直列回路
１００，１１０内の各′４個のＭＯＳＦＥＴ １０１〜
１０４，１１１〜１１４０ケ゛−トは、４つの論理信号
入力点９６〜９９の互いに異なるものに接続されている
。さらに一方の直列回路１００内のＭＯＳＦＥＴ １０
１のダートが接続されている論理信号入力点９６には、
他方の直列回路１１０内の４個のＭＯＳＦＥＴ Ｊ ２
１〜１１４のうち上記ＭＯ８ＦＥＴ １０１よシも論理
信号出力点９１に相対的に遠い位置に配置されているＭ
ＯＳＦＥＴ Ｊ Ｊ ４のダートが接続されている。同
様に、一方の直列回路１００内のＭＯＳＦＥＴ １０２
のダートが接続されている論理信号入力点９７には、他
方の直列回路１１０内の４個のＭＯ８ＦＥＴ１１１〜１
１４のうち上記ＭＯ８ＦＥＴ １０２よシも論理信号出
力点９１に相対的に遠い位置に配置されているＭＯＳＦ
ＥＴ １１３のダートが接続されている。同様に、一方
の直列回路１００内のＭＯＳＦＥＴ １０３のダートが
接続されている論理信号入力点９８には、他方の直列回
路１１０内の４個のＭＯＳＦＥＴ １１１〜１１４のう
ち上記ＭＯ８ＦＥＴ１０３よシも論理信号出力点９１に
相対的に近い位置に配置されているＭＯＳＦＥＴ Ｊ
１２のダートが接続されている。同様に、一方の直列回
路１００内のＭＯＳＦＥＴ １０４のダートが接続され
ている論理信号入力点９９には、他方の直列回路１１０
内（０４個（７）ＭＯＳＦＥＴ１１１〜１１４のうち上
記ＭＯ８ＦＥＴ ｌθ４よρも論理信号出力点９１に相
対的に近い位置に配置されているＭＯＳＦＥＴＩ １１
のダートが接続されている。
この実施例回路でも前記と同様の理由によって、４個の
論理信号入力点９６〜９９のいずれの入力点を用いてイ
ンバータ動作させる場合でも、スイッチング速度および
回路しきい値電圧に差を生じないようにすることができ
るか、もしくは差が生じてもそれを小さくすることがで
きる。
論理信号入力点９６〜９９のいずれの入力点を用いてイ
ンバータ動作させる場合でも、スイッチング速度および
回路しきい値電圧に差を生じないようにすることができ
るか、もしくは差が生じてもそれを小さくすることがで
きる。
第１０図の実施例回路は、上記２個の直列回路１００．
１１’０内に設けられているそれぞれ４個のＮチャネル
ＭＯＳＦＥＴ １０１〜１０４，１１１〜１１４のダー
ト接続を第９図のものとは異ならせるようにしたもので
ある。この実施例回路のＮチャネル側では、ＭＯＳＦＥ
Ｔ １０１と１１２の各ダートが前記論理信号入力点９
６に、ＭＯＳＦＥＴ１０２と１１１の各ゲートが前記論
理信号入力点９７に、ＭＯＳＦＥＴ １０３と１１４の
各ケゝ−トが前記論理信号入力点９８に、ＭＯＳＦＥＴ
１０４と１１３の各ダートが前記論理信号入力点９９
にそれぞれ接続されている。
１１’０内に設けられているそれぞれ４個のＮチャネル
ＭＯＳＦＥＴ １０１〜１０４，１１１〜１１４のダー
ト接続を第９図のものとは異ならせるようにしたもので
ある。この実施例回路のＮチャネル側では、ＭＯＳＦＥ
Ｔ １０１と１１２の各ダートが前記論理信号入力点９
６に、ＭＯＳＦＥＴ１０２と１１１の各ゲートが前記論
理信号入力点９７に、ＭＯＳＦＥＴ １０３と１１４の
各ケゝ−トが前記論理信号入力点９８に、ＭＯＳＦＥＴ
１０４と１１３の各ダートが前記論理信号入力点９９
にそれぞれ接続されている。
第１１図の実施例回路では、上記２個の直列回路１００
，１１０内に設けられているそれぞれ４個のＮチャネル
ＭＯＳＦＥＴ １０１〜１０４゜１１１〜１１４のダー
ト接続を、上記第９図および第１０図それぞれのものと
さらに異ならせるようにしたものである。この実施例回
路のＮチャネル側では、ＭＯＳＦＥＴ １０１と１１３
の各グーートが前記論理信号入力点９６に、ＭＯＳＦＥ
Ｔ１０２と１１２の各ダートが前記論理信号入力点９７
に、ＭＯＳＦＥＴＩ０３と１１１の各ダートが前記論理
信号入力点９８に、ＭＯＳＦＥＴ、１０４と１１４の各
ダートが前、記論理信号入力点９９にそれぞれ接続され
ている。
，１１０内に設けられているそれぞれ４個のＮチャネル
ＭＯＳＦＥＴ １０１〜１０４゜１１１〜１１４のダー
ト接続を、上記第９図および第１０図それぞれのものと
さらに異ならせるようにしたものである。この実施例回
路のＮチャネル側では、ＭＯＳＦＥＴ １０１と１１３
の各グーートが前記論理信号入力点９６に、ＭＯＳＦＥ
Ｔ１０２と１１２の各ダートが前記論理信号入力点９７
に、ＭＯＳＦＥＴＩ０３と１１１の各ダートが前記論理
信号入力点９８に、ＭＯＳＦＥＴ、１０４と１１４の各
ダートが前、記論理信号入力点９９にそれぞれ接続され
ている。
第１２図および第１３図に示す実施例回路では、４人力
のＮＡＮＤゲートにおいて、論理信号出力点９ノとＶＳ
Ｓ印加点との間にもう１個の直列回路１２θをさらに並
列挿入するようにしたものであシ、この直列回路１２０
は直列接続された４個のＮチャネルＭＯＳＦＥＴ １２
１〜１２４で構成されている。さらに第１３図の実施例
回路では、Ｎチャネル側のＭＯＳＦＥＴ １０１〜１０
４゜１１１〜１１４．１２１〜１２４のダート接続を第
１２図のものと異ならせるようにしたものである。
のＮＡＮＤゲートにおいて、論理信号出力点９ノとＶＳ
Ｓ印加点との間にもう１個の直列回路１２θをさらに並
列挿入するようにしたものであシ、この直列回路１２０
は直列接続された４個のＮチャネルＭＯＳＦＥＴ １２
１〜１２４で構成されている。さらに第１３図の実施例
回路では、Ｎチャネル側のＭＯＳＦＥＴ １０１〜１０
４゜１１１〜１１４．１２１〜１２４のダート接続を第
１２図のものと異ならせるようにしたものである。
ところで、前記第２図（ａ）に示すような回路構成の、
従来の３人力ＣＭＯ８，ＮＡＮＩ）ダートを１積化する
場合、ＭＯＳＦＥＴ １５〜１７それぞれは素子寸法の
小さなものをいくつか集合して構成されている。これは
ＭＯＳＦＥＴ ヲシリコンダートフ０ロセスを用いて形
成す゛る場合に、素子寸法が大きくなるとダート配線層
の長さが長くなシ、その抵抗成分が大きくなってしまい
、この結果、この抵抗成分がＭＯＳＦＥＴに与える影響
が無視できなくなる′からである。したがって従来では
、前記第２図（、）の回路内の直列接続された３個のＮ
チャネルＭＯＳＦＥＴ ２５〜１７は、たとえば第１４
図に示すように、論理信号出力点１１とＶＳＳ印加点と
の間に直列接続されそれぞれＭＯＳＦＥＴ １５の差の
チャネル幅を持つ２個の各ＭＯＳＦＥＴＪ ５Ａ、 １
５Ｂと、それぞれＭＯＳＦＥＴ １６のｙ２のチャネル
幅を持つ２個の各ＭＯ８ＦＥＴＪ ６ Ａ 、 １６
Ｂと、それぞれＭＯＳＦＥＴ １７の汐のチャネル幅を
持つ２個の各ＭＯ８ＦＥＴｆ ７ Ａ 、 １７ Ｂと
からなる２個の直列回路１８Ａ、１８Ｂによって構成さ
れている。なおＭＯＳＦＥＴＩ５ ＋、２５Ａ＋ １５
Ｂ 、１６ 、Ｊ６Ａ。
従来の３人力ＣＭＯ８，ＮＡＮＩ）ダートを１積化する
場合、ＭＯＳＦＥＴ １５〜１７それぞれは素子寸法の
小さなものをいくつか集合して構成されている。これは
ＭＯＳＦＥＴ ヲシリコンダートフ０ロセスを用いて形
成す゛る場合に、素子寸法が大きくなるとダート配線層
の長さが長くなシ、その抵抗成分が大きくなってしまい
、この結果、この抵抗成分がＭＯＳＦＥＴに与える影響
が無視できなくなる′からである。したがって従来では
、前記第２図（、）の回路内の直列接続された３個のＮ
チャネルＭＯＳＦＥＴ ２５〜１７は、たとえば第１４
図に示すように、論理信号出力点１１とＶＳＳ印加点と
の間に直列接続されそれぞれＭＯＳＦＥＴ １５の差の
チャネル幅を持つ２個の各ＭＯＳＦＥＴＪ ５Ａ、 １
５Ｂと、それぞれＭＯＳＦＥＴ １６のｙ２のチャネル
幅を持つ２個の各ＭＯ８ＦＥＴＪ ６ Ａ 、 １６
Ｂと、それぞれＭＯＳＦＥＴ １７の汐のチャネル幅を
持つ２個の各ＭＯ８ＦＥＴｆ ７ Ａ 、 １７ Ｂと
からなる２個の直列回路１８Ａ、１８Ｂによって構成さ
れている。なおＭＯＳＦＥＴＩ５ ＋、２５Ａ＋ １５
Ｂ 、１６ 、Ｊ６Ａ。
１６Ｂ、１７．１７に、１７Ｂの各チャネル長はすべて
等しいとする。
等しいとする。
第１５図は上記第１４図回路を実際に集積化した場合の
パターン平面図である。図において２００はＮ型の半導
体基板上に形成されたＰ型のウェル領域である。このウ
ェル領域２００上には、所定の間隔を保って複数のＮ＋
＋半導体領域２０１に、２０１Ｂ、・・・２０１Ｇが一
列に配列形成されている。このうち、図中の最も上方に
配置されている１箇所のＮ＋＋半導体領域２０ＩＡは、
第１４図中のＭＯＳＦＥＴ １７ Ａのソース領域とな
っている。上記領域２０１人に隣接して配置されている
１箇所のＮ＋＋半導体領域２０１Ｂは、第１４図中のＭ
ＯＳＦＥＴ １７ ＡのドレインおよびＭＯＳＦＥＴ
ｆ ６ Ａのソース領域となっている。上記領域２０１
ＢＫ隣接して配置されている１箇所のＮ＋型型温導体領
域２０１Ｃ、第１４図中のＭＯＳＦＥＴ １６ Ａのド
レインおよびＭＯＳＦＥＴ １５ Ａのソース領域とな
っている。上記領域２０１Ｃに隣接旨て配置されている
１箇所のＮ＋ ｍ半導体領域２０１Ｄは、第１４図中の
ＭＯＳＦＥＴ １５ Ａおよび１５Ｂのドレイン領域と
なっている。上記領域２０１ＤＫ隣接して配置されてい
る１筒所のＮ＋＋半導体領域２０１Ｅは、第１４図中の
ＭＯＳＦＥＴ １５ Ｂ ＯソースおよびＭＯＳＦＥＴ
１６ Ｂのドレイン領域となっている。上記領域２θ
ＩＥに瞬接して配置されている１箇所の耐型半導体領域
２０１Ｆは、第１４図中のＭＯＳＦＥＴ １６ Ｂのソ
ースおよびＭＯＳＦＥＴ １７ Ｂのドレイン領域とな
っている。さらに上記領域２０１Ｆと牌接して配置され
、図中の最も下方に位置している１ ｉ、？ｉ所のＮ＋
＋半導体領域２０１Ｇは、第１４図中のＭＯＳＦＥＴ
１７ Ｂのソース領域となっている。
パターン平面図である。図において２００はＮ型の半導
体基板上に形成されたＰ型のウェル領域である。このウ
ェル領域２００上には、所定の間隔を保って複数のＮ＋
＋半導体領域２０１に、２０１Ｂ、・・・２０１Ｇが一
列に配列形成されている。このうち、図中の最も上方に
配置されている１箇所のＮ＋＋半導体領域２０ＩＡは、
第１４図中のＭＯＳＦＥＴ １７ Ａのソース領域とな
っている。上記領域２０１人に隣接して配置されている
１箇所のＮ＋＋半導体領域２０１Ｂは、第１４図中のＭ
ＯＳＦＥＴ １７ ＡのドレインおよびＭＯＳＦＥＴ
ｆ ６ Ａのソース領域となっている。上記領域２０１
ＢＫ隣接して配置されている１箇所のＮ＋型型温導体領
域２０１Ｃ、第１４図中のＭＯＳＦＥＴ １６ Ａのド
レインおよびＭＯＳＦＥＴ １５ Ａのソース領域とな
っている。上記領域２０１Ｃに隣接旨て配置されている
１箇所のＮ＋ ｍ半導体領域２０１Ｄは、第１４図中の
ＭＯＳＦＥＴ １５ Ａおよび１５Ｂのドレイン領域と
なっている。上記領域２０１ＤＫ隣接して配置されてい
る１筒所のＮ＋＋半導体領域２０１Ｅは、第１４図中の
ＭＯＳＦＥＴ １５ Ｂ ＯソースおよびＭＯＳＦＥＴ
１６ Ｂのドレイン領域となっている。上記領域２θ
ＩＥに瞬接して配置されている１箇所の耐型半導体領域
２０１Ｆは、第１４図中のＭＯＳＦＥＴ １６ Ｂのソ
ースおよびＭＯＳＦＥＴ １７ Ｂのドレイン領域とな
っている。さらに上記領域２０１Ｆと牌接して配置され
、図中の最も下方に位置している１ ｉ、？ｉ所のＮ＋
＋半導体領域２０１Ｇは、第１４図中のＭＯＳＦＥＴ
１７ Ｂのソース領域となっている。
また上記７筒所のＮ＋＋半導体領域２０１Ａ〜２０１Ｇ
のうち各２箇所のものの相互間の低面上には、多結晶シ
リコンによって構成されるケ。
のうち各２箇所のものの相互間の低面上には、多結晶シ
リコンによって構成されるケ。
−ト配線層２０２Ａ〜２０２Ｆそれぞれが形成されてい
る。
る。
さらに上記ウェル領域２００表面上には、図示しない絶
縁膜を介し、上記Ｎ＋型型厚導体領域２０１の配列方向
に沿って、アルミニウムによって構成される５本の配線
層２０３Ａ〜２０３Ｅが並行に配列形成されている。こ
のうち１本の配線層２０３．１には前記第３の論理入力
信号ＩＮ３が伝達され、この配線層２０３Ａにはコンタ
クトホール２０４に、２０４Ｂを介して前記２本のダー
ト配線層２０２Ａ、２０２Ｆが接続されている。上記１
本の配線層２０３Ｂには前記第２の論理入力信号ＩＮ’
が伝達され、この配線層２０３Ｂにはコンタクトホール
２０５ｋ。
縁膜を介し、上記Ｎ＋型型厚導体領域２０１の配列方向
に沿って、アルミニウムによって構成される５本の配線
層２０３Ａ〜２０３Ｅが並行に配列形成されている。こ
のうち１本の配線層２０３．１には前記第３の論理入力
信号ＩＮ３が伝達され、この配線層２０３Ａにはコンタ
クトホール２０４に、２０４Ｂを介して前記２本のダー
ト配線層２０２Ａ、２０２Ｆが接続されている。上記１
本の配線層２０３Ｂには前記第２の論理入力信号ＩＮ’
が伝達され、この配線層２０３Ｂにはコンタクトホール
２０５ｋ。
２０５Ｂを介して前記２本のダート配線層２０２Ｂ 。
２０２Ｅが接続されている。上記１本の配線層２０３Ｃ
には前記第１の論理入力信号ＩＮＪが伝達され、この配
線層２θ３Ｃにはコンタクトホール２０６に、２０６Ｂ
を介して前記２本のダート配線層２ｏ２Ｃ，２ｏ２Ｄが
接続されている。さらに上記１本の配線層２０３Ｄには
前記接地電圧ＶＳ８が供給され、この配線層２０３Ｄに
はコンタクトホール２０７に、２０７Ｂを介して前記２
箇所のＮ＋＋半導体領域２０１ｋ。
には前記第１の論理入力信号ＩＮＪが伝達され、この配
線層２θ３Ｃにはコンタクトホール２０６に、２０６Ｂ
を介して前記２本のダート配線層２ｏ２Ｃ，２ｏ２Ｄが
接続されている。さらに上記１本の配線層２０３Ｄには
前記接地電圧ＶＳ８が供給され、この配線層２０３Ｄに
はコンタクトホール２０７に、２０７Ｂを介して前記２
箇所のＮ＋＋半導体領域２０１ｋ。
２０１Ｇが接続されている。また上記１本の配線層２０
３Ｅは論理出力信号ＯＵＴを前記論理信号出力点１１に
導びくためのものであシ、この配線層２０３Ｅにはコン
タクトホール２０８を介して前記Ｎ＋＋半導体領域２０
１Ｄが接続されている。
３Ｅは論理出力信号ＯＵＴを前記論理信号出力点１１に
導びくためのものであシ、この配線層２０３Ｅにはコン
タクトホール２０８を介して前記Ｎ＋＋半導体領域２０
１Ｄが接続されている。
第１６図は第１５図中のｘ −ｘ’線に沿った拡大断面
図でちる。第１６図に赴いて２０９はＭＯＳＦＥＴのｆ
−ト絶縁膜も兼ねたシリコン酸化膜である。
図でちる。第１６図に赴いて２０９はＭＯＳＦＥＴのｆ
−ト絶縁膜も兼ねたシリコン酸化膜である。
第１５図あるいは第１６図に示すようにＮ＋＋半導体領
域２０ノの配列のうち、配線ｆ３２０３．Ｄに接続され
ている１箇所の領域２０１Ｄを中心にして、この領域２
０１Ｄとこれの両側に位置している２箇所の領域２０１
に、２０１Ｇそれぞれとの間に存在している各３本のダ
ート配線層２０２１〜２０２Ｃ，２０２Ｄ〜２０２Ｆの
うち、領域２０１Ｄを中心にして互いに対応する位置に
配置されている２本のダート配線層２０２Ａと２０２Ｆ
には配線層２０３Ａで伝達される信号ＩＮＪが供給され
、同様に領域２０１Ｄを中心にして互いに対応する位置
に配置されている２本のダート配線）？ｉ２０２ Ｂと
２０２Ｅには配線層２０３Ｂで伝達される信号ＩＮ２が
供給され、同様に領域２０３Ｄを中心にして互いに対応
する位置に配置されている２本のダート配線層２０２Ｃ
と２０２Ｄには配線層２０３Ｃで伝達される信号ＩＮＩ
が供給される。
域２０ノの配列のうち、配線ｆ３２０３．Ｄに接続され
ている１箇所の領域２０１Ｄを中心にして、この領域２
０１Ｄとこれの両側に位置している２箇所の領域２０１
に、２０１Ｇそれぞれとの間に存在している各３本のダ
ート配線層２０２１〜２０２Ｃ，２０２Ｄ〜２０２Ｆの
うち、領域２０１Ｄを中心にして互いに対応する位置に
配置されている２本のダート配線層２０２Ａと２０２Ｆ
には配線層２０３Ａで伝達される信号ＩＮＪが供給され
、同様に領域２０１Ｄを中心にして互いに対応する位置
に配置されている２本のダート配線）？ｉ２０２ Ｂと
２０２Ｅには配線層２０３Ｂで伝達される信号ＩＮ２が
供給され、同様に領域２０３Ｄを中心にして互いに対応
する位置に配置されている２本のダート配線層２０２Ｃ
と２０２Ｄには配線層２０３Ｃで伝達される信号ＩＮＩ
が供給される。
このような前提において、前記第５図に示すこの発明の
一実施例回路を構成するには、第１４図の回路において
一方の直列回路１８にでは図示の通シにＭＯ８ＦＥＴＪ
５Ａ’、 ２６Ａ 、 １７Ａのダートに信号ＩＮ１．
ＩＮ２． ＩＮＪをそれぞれ供給し、他方の直列回路
１８ＢではＭＯＳＦＥＴ １５ Ｂと１７Ｂとのダート
接続を逆にすれば実現できる。そしてこの上うにして第
５図の実施例回路を実現した場合の、第１５図に対応す
るノぐター／平面図が第１７図である。すなわち、この
第１７図が第１５図と異なるところは、ダート配線層２
０２Ｄが前記配線層２０３Ｃに接続される代）にコンタ
クトホール２０４Ｃを介して配線層２０３Ａに接続され
、かっケ゛−ト配線層２０２Ｆが前記配線層２０３ｋに
接続される代シにコンタクトホール２０６Ｃを介して配
線層２０３Ｃに接続・されていることである。すなわち
、この第１７図のものでは、配線層２０３Ｆ。
一実施例回路を構成するには、第１４図の回路において
一方の直列回路１８にでは図示の通シにＭＯ８ＦＥＴＪ
５Ａ’、 ２６Ａ 、 １７Ａのダートに信号ＩＮ１．
ＩＮ２． ＩＮＪをそれぞれ供給し、他方の直列回路
１８ＢではＭＯＳＦＥＴ １５ Ｂと１７Ｂとのダート
接続を逆にすれば実現できる。そしてこの上うにして第
５図の実施例回路を実現した場合の、第１５図に対応す
るノぐター／平面図が第１７図である。すなわち、この
第１７図が第１５図と異なるところは、ダート配線層２
０２Ｄが前記配線層２０３Ｃに接続される代）にコンタ
クトホール２０４Ｃを介して配線層２０３Ａに接続され
、かっケ゛−ト配線層２０２Ｆが前記配線層２０３ｋに
接続される代シにコンタクトホール２０６Ｃを介して配
線層２０３Ｃに接続・されていることである。すなわち
、この第１７図のものでは、配線層２０３Ｆ。
に接続されているＮ＋型半導体領域２０１Ｄと領域２０
１にとの間に存在する３本のダート配線層・２０２Ａ〜
２０２Ｃを、論理入力信号ＩＮ３ 。
１にとの間に存在する３本のダート配線層・２０２Ａ〜
２０２Ｃを、論理入力信号ＩＮ３ 。
ＩＮ２ 、 ＩＮｌが伝達される３本の配線層２０３Ａ
〜２０３Ｃのうち互いに異なるものに接ｈｖ′とシ、か
つ上記領域２０１Ｄと領域２０１Ｃｚとの間に存在する
３本のダート配線層２０２Ｄ−２０２Ｆを同じく３本の
配線層２０３に〜２０３Ｃのうち互いに異なるものに接
続するようにしている。
〜２０３Ｃのうち互いに異なるものに接ｈｖ′とシ、か
つ上記領域２０１Ｄと領域２０１Ｃｚとの間に存在する
３本のダート配線層２０２Ｄ−２０２Ｆを同じく３本の
配線層２０３に〜２０３Ｃのうち互いに異なるものに接
続するようにしている。
しかも上記領域２０１Ｄと２０１にとの間に存在する３
本のケ９−ト配線層２０２に〜２０２Ｃのうち１本のダ
ート配線層２０２ｋが接続されている１本の配線層２０
３Ａ、に、上記領域２０１Ｄと２０１Ｇとの間に存在す
る３本のダート配線層２０２Ｄ〜２０２Ｆのうち上記ダ
ート配線胎２０２人よυも領域２０１Ｄに相対的に近い
位置に配置されているダート配線層２０２Ｄをコンタク
トホール２０４Ｃを介して接続するようにしている。さ
らに同様に、領域２０１Ｄと２０１人との間に存在する
３本のダート配線層２０２Ａ〜２０２Ｃのうち１本のダ
ート配線層２０２Ｃが接続されている１本の配線層２０
３Ｃに、上記領域２０１Ｄと２θＩＧとの間に存在する
３本のダート配線層２０２Ｄ〜２０２Ｆのうち上記ダー
ト配線層２０２Ｃよシも領域２０１Ｄに相対的に遠い位
置に配置されているダート配線層２０２Ｆをコンタクト
ホール２０６Ｃを介して接続するようにしている。
本のケ９−ト配線層２０２に〜２０２Ｃのうち１本のダ
ート配線層２０２ｋが接続されている１本の配線層２０
３Ａ、に、上記領域２０１Ｄと２０１Ｇとの間に存在す
る３本のダート配線層２０２Ｄ〜２０２Ｆのうち上記ダ
ート配線胎２０２人よυも領域２０１Ｄに相対的に近い
位置に配置されているダート配線層２０２Ｄをコンタク
トホール２０４Ｃを介して接続するようにしている。さ
らに同様に、領域２０１Ｄと２０１人との間に存在する
３本のダート配線層２０２Ａ〜２０２Ｃのうち１本のダ
ート配線層２０２Ｃが接続されている１本の配線層２０
３Ｃに、上記領域２０１Ｄと２θＩＧとの間に存在する
３本のダート配線層２０２Ｄ〜２０２Ｆのうち上記ダー
ト配線層２０２Ｃよシも領域２０１Ｄに相対的に遠い位
置に配置されているダート配線層２０２Ｆをコンタクト
ホール２０６Ｃを介して接続するようにしている。
このように、従来のパターンに対して配線をわずかに変
更するだけで前記第５図に示す実施例回路を実現するこ
とができ、面積増加もほとんど伴わない。
更するだけで前記第５図に示す実施例回路を実現するこ
とができ、面積増加もほとんど伴わない。
第１８図はこの発明をｎ入力の０ＭＯ８ＮＡＮＤダート
に拡張した場合に、その回路を集積化した際のＮチャネ
ル側のノぐターン平面図でちる。なお、この場合に論理
信号出力点とＶＳＳ印加点との間には、それぞれｎ個の
ＮチャネルＭＯ８ＦＥＴを直列接続して構成される直列
回路が２個並列挿入されている。第１８図において３０
０はＰ壓のウェル領域、３０１，３０１．・・・は−列
に配列形成されているＮ＋型半導体領域、３０２゜３０
２、・・・は上記各２箇所のＮ＋型半導体領域３０１の
相互間それぞれに形成され多結晶シリコ／によって構成
されるダート配線層でるシ、さらに３０３，３０３．・
・・は入力信号ＩＮＩ〜ＩＮｎ 、電圧ＶＳＢを伝達し
たりあるいは論理信号ＯＵＴを伝達するアルミニウムか
ら構成される配線層である。そしてこれら各配線層３０
３゜３０３、・・・にはコンタクトホール３０４を介し
て上記ダート配線層３０２あるいはＮ＋型半導体領域３
０１と選択的に接続されている。そしてこの第１８図の
ツリー／の場合にも、論理入力信号ＯＵＴを得る１本の
配線層３０３にコンタクトホール３０４を介して接続さ
れている１筒所のＮ＋型半導体領域３０１と、この領域
３０１の両側に配置され、それぞれ前記電圧Ｖ８Ｂが伝
達される１本の配線層３０３に接続されている２箇所の
Ｎ＋型半導体領域３０１．３０１それぞれとの間に存在
するそれぞれｎ本のダート配線層３０２は、ｎ個の論理
入力信号ＩＮＪ〜ＩＮｎが伝達されるｎ本の配線層のう
ち互いに異なるものにそれぞれ接続されている。しかも
上記各ｎ本のダート配ｍｆｅｓｏ２のうち一方のｎ本の
少なくとも２本が接続されている配線層３０３には、他
方のｎ本のゲート配線層３０２のうち上記一方の２本よ
シも前記信号ＯＵＴが伝達される配線層３０３に接続さ
れた１箇所のＮ＋型半導体領域３０１に相対的に近い位
置あるいは相対的に遠い位置に配置されている２本のゲ
ート配線層３０２がそれぞれ接続されている。この第１
８図に示すようなパターンによってｎ入力の論理回路を
構成すれば、従来のパターンに対して配線をわずかに変
更するだけで実現することができ、面積増加も伴わない
。
に拡張した場合に、その回路を集積化した際のＮチャネ
ル側のノぐターン平面図でちる。なお、この場合に論理
信号出力点とＶＳＳ印加点との間には、それぞれｎ個の
ＮチャネルＭＯ８ＦＥＴを直列接続して構成される直列
回路が２個並列挿入されている。第１８図において３０
０はＰ壓のウェル領域、３０１，３０１．・・・は−列
に配列形成されているＮ＋型半導体領域、３０２゜３０
２、・・・は上記各２箇所のＮ＋型半導体領域３０１の
相互間それぞれに形成され多結晶シリコ／によって構成
されるダート配線層でるシ、さらに３０３，３０３．・
・・は入力信号ＩＮＩ〜ＩＮｎ 、電圧ＶＳＢを伝達し
たりあるいは論理信号ＯＵＴを伝達するアルミニウムか
ら構成される配線層である。そしてこれら各配線層３０
３゜３０３、・・・にはコンタクトホール３０４を介し
て上記ダート配線層３０２あるいはＮ＋型半導体領域３
０１と選択的に接続されている。そしてこの第１８図の
ツリー／の場合にも、論理入力信号ＯＵＴを得る１本の
配線層３０３にコンタクトホール３０４を介して接続さ
れている１筒所のＮ＋型半導体領域３０１と、この領域
３０１の両側に配置され、それぞれ前記電圧Ｖ８Ｂが伝
達される１本の配線層３０３に接続されている２箇所の
Ｎ＋型半導体領域３０１．３０１それぞれとの間に存在
するそれぞれｎ本のダート配線層３０２は、ｎ個の論理
入力信号ＩＮＪ〜ＩＮｎが伝達されるｎ本の配線層のう
ち互いに異なるものにそれぞれ接続されている。しかも
上記各ｎ本のダート配ｍｆｅｓｏ２のうち一方のｎ本の
少なくとも２本が接続されている配線層３０３には、他
方のｎ本のゲート配線層３０２のうち上記一方の２本よ
シも前記信号ＯＵＴが伝達される配線層３０３に接続さ
れた１箇所のＮ＋型半導体領域３０１に相対的に近い位
置あるいは相対的に遠い位置に配置されている２本のゲ
ート配線層３０２がそれぞれ接続されている。この第１
８図に示すようなパターンによってｎ入力の論理回路を
構成すれば、従来のパターンに対して配線をわずかに変
更するだけで実現することができ、面積増加も伴わない
。
以上説明したようにこの発明によれば、ｎ個（ｎは３以
上の整数）の論理入力点を有し、いずれの論理人力点を
用いてインバータ動作させる場合であっても、スイッチ
ング速度および回路しきい値電圧に差が生じないかもし
くは生じてもその差が小さな論理回路を提供することが
できる。
上の整数）の論理入力点を有し、いずれの論理人力点を
用いてインバータ動作させる場合であっても、スイッチ
ング速度および回路しきい値電圧に差が生じないかもし
くは生じてもその差が小さな論理回路を提供することが
できる。
第１図（ａ） 、 （ｂ）は３人力のＮＡＮＤダートお
よびＮＯＲケ９−トのシンボル図、第２図（ａ） 、
（ｂ）は第１図（ａ） 、 （ｂ）の各ダートの回路図
、第３図（ａ） 、 （ｂ） 。 （Ｃ）は第１図（、）に示す３人力ＮＡＮＤケ９−トの
異なる使用例を示すシンプル図、第４図（ａ） 、 （
ｂ） 、 （ｅ）は第３図（ａ） 、 （ｂ） 、 （
Ｃ）に対応した等価回路図、第５図はこの発明の一実施
例を示す回路図、第６図（ａ） 、 （ｂ）’ 、 （
Ｃ）は第５図回路の等価回路図、第７図ないし第１３図
はそれぞれこの発明の他の実施例を示す回路図、第１４
図は前記第２図（−）の従来回路を集積化する場合の回
路図、第１５図は第１４図回路のパターン平面図、第１
６図は第１５図中のｘ −ｘ’線に沿った拡大断面図、
第１７図は前記第５図に示すこの発明の一実施例回路を
集積化する場合のＮチャネル側の、＋ターン平面図、第
１８図はこの発明をｎ入力のものに拡張した場合のパタ
ーン平面図である。 ３１．６１．９１・・・論理信号出力点、３５〜３７．
６５〜６７．９６〜９９・・・論理信号入力点、４０，
５０，７０，８０，１００，１１０゜１２０・・・直列
回路、３２〜Ｊ４．７１〜７３゜８１〜８３．９２〜９
５・・・ＰチャネルＭＯ８ＦＥＴ 。 ４１〜４３．５１〜５３．６２〜６４，１０２〜１０４
．１１１〜１１４，１２１〜１２４・・・ＮチャネルＭ
Ｏ８ＦＥＴ ０ 出願人代理人 弁理士 鈴 江 武 彦第１ （ａ） 第２ （ａ） ５Ｓ （ｂ） ■ＤＤ ｓｓ ← ｐ −ｔｈ＞ ぢ 、９ −Ｎ 閂ぐ ＺＺＺＺ ｚ ４４ ｔ− −ｄ ０９ 派 ｚｚｚｚ ｚ ４ Ｌ 「 寸 絨 第１７図 ＩＮ３ １Ｎ２ ＩＮＩ Ｖｓｓ ｏｕ’ｒ ２００第
１８図 ３０υ １２５ ）−
よびＮＯＲケ９−トのシンボル図、第２図（ａ） 、
（ｂ）は第１図（ａ） 、 （ｂ）の各ダートの回路図
、第３図（ａ） 、 （ｂ） 。 （Ｃ）は第１図（、）に示す３人力ＮＡＮＤケ９−トの
異なる使用例を示すシンプル図、第４図（ａ） 、 （
ｂ） 、 （ｅ）は第３図（ａ） 、 （ｂ） 、 （
Ｃ）に対応した等価回路図、第５図はこの発明の一実施
例を示す回路図、第６図（ａ） 、 （ｂ）’ 、 （
Ｃ）は第５図回路の等価回路図、第７図ないし第１３図
はそれぞれこの発明の他の実施例を示す回路図、第１４
図は前記第２図（−）の従来回路を集積化する場合の回
路図、第１５図は第１４図回路のパターン平面図、第１
６図は第１５図中のｘ −ｘ’線に沿った拡大断面図、
第１７図は前記第５図に示すこの発明の一実施例回路を
集積化する場合のＮチャネル側の、＋ターン平面図、第
１８図はこの発明をｎ入力のものに拡張した場合のパタ
ーン平面図である。 ３１．６１．９１・・・論理信号出力点、３５〜３７．
６５〜６７．９６〜９９・・・論理信号入力点、４０，
５０，７０，８０，１００，１１０゜１２０・・・直列
回路、３２〜Ｊ４．７１〜７３゜８１〜８３．９２〜９
５・・・ＰチャネルＭＯ８ＦＥＴ 。 ４１〜４３．５１〜５３．６２〜６４，１０２〜１０４
．１１１〜１１４，１２１〜１２４・・・ＮチャネルＭ
Ｏ８ＦＥＴ ０ 出願人代理人 弁理士 鈴 江 武 彦第１ （ａ） 第２ （ａ） ５Ｓ （ｂ） ■ＤＤ ｓｓ ← ｐ −ｔｈ＞ ぢ 、９ −Ｎ 閂ぐ ＺＺＺＺ ｚ ４４ ｔ− −ｄ ０９ 派 ｚｚｚｚ ｚ ４ Ｌ 「 寸 絨 第１７図 ＩＮ３ １Ｎ２ ＩＮＩ Ｖｓｓ ｏｕ’ｒ ２００第
１８図 ３０υ １２５ ）−
Claims (2)
- （１） それぞれｎ個（ｎは３以上の整数）のＭＯＳＦ
ＥＴを直列接続して構成され、論理信号出力点と所定電
位印加点との間に並列挿入される２ないしくｎ−１）個
の直列回路と、ｎ個の入力信号が与えられるｎ個の論理
信号入力点と、上記２ないしくｎ−１）個の直列回路内
で直列接続されている各ｎ個のＭＯＳＦＥＴのダートを
上記ｎ個の論理信号入力点の互いに異なる論理信号入力
点に接続するとともに、上記２ないしくｎ−１）個の、
特定の１個の直列回路内で直列接続されているｎ個のＭ
ＯＳＦＥＴのうち少なくとも特定の２個の各ダートが接
続されている上記２個の論理信号入力点に、上記２ない
しくｎ−１）個の上記とは異なる特定の１個の直列回路
内で直列接続されているｎ個のＭＯＳＦＥＴの、上記特
定の２個の各ＭＯ８ＦＥＴよりも上記論理信号出力点に
相対的に近い位置あるいは相対的に遠い位置に配置され
ている２個のＭＯＳＦＥＴの各ケ“−トを接続する手段
とを具備したことを特徴とする論理回路。 - （２）一方導電型の半導体基体と、互いに分離しかつ所
定方向に直列的に配列されるように上記基体上に形成さ
れＭＯＳＦＥＴのソース領域もしくはドレイン領域とな
る複数箇所の他方導電塑の半導体領域と、上記複数箇所
の半導体領域の互いに隣接して配置される各２箇所の半
導体領域相互間の上記基体表面上に延在するように形成
されその一部がＭＯＳＦＥＴのｒ−）電極となる複数の
第１の配線層と、上記複数箇所の半導体領域の特定の１
箇所に配置される第１の半導体領域に接続されこの第１
の半導体領域で得られる論理出力信号を伝達する第２の
配線層と、上記第１の半導体領域を中心にしてこの両側
に配置１（され上記複数箇所の半導体領域の１記とは異
なる特定の２箇所の第２．第３の半導体領域に共通に接
続されこの第２．第３の半導体領域に所定電位を供給す
る第３の配線層と、ｎ個の論理入力信号を伝達するｎ本
の第４の配線層と、上記第１．第２の半導体領域相互間
に存在するｎ本の上記第１の配線層および第１．第３の
半導体領域相互間に存在するｎ本の上記第１の配線層を
上記ｎ本の第４の配線層の互いに異なる配線層に接続す
るとともに、上記第１．第２の半導体領域相互間に存在
するｎ本の第１の配線層のうち少なくとも特定の２つが
接続されている２つの各第４の配線層に、上記第１．第
３の半導体領域相互間に存在するｎ本の第１の配線層の
、上記特定の２つの各第１の配線層よシも上記第１の半
導体領域に相対的に近い位置あるいは相対的に遠い位置
に配置されている２つの各第１の配線層を接続する接続
部とを具備したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136973A JPS6028327A (ja) | 1983-07-27 | 1983-07-27 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136973A JPS6028327A (ja) | 1983-07-27 | 1983-07-27 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028327A true JPS6028327A (ja) | 1985-02-13 |
Family
ID=15187795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58136973A Pending JPS6028327A (ja) | 1983-07-27 | 1983-07-27 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028327A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56139117U (ja) * | 1980-03-22 | 1981-10-21 | ||
| JPS62170768U (ja) * | 1986-04-21 | 1987-10-29 | ||
| JPH02502688A (ja) * | 1987-12-01 | 1990-08-23 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Ｂｉｃｍｏｓ論理回路 |
| US5986478A (en) * | 1996-07-01 | 1999-11-16 | Nec Corporation | Logical circuit capable of uniformizing output delays for different inputs |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101525A (ja) * | 1981-12-14 | 1983-06-16 | Fujitsu Ltd | 論理回路 |
-
1983
- 1983-07-27 JP JP58136973A patent/JPS6028327A/ja active Pending
Patent Citations (1)
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|---|---|---|---|---|
| JPS58101525A (ja) * | 1981-12-14 | 1983-06-16 | Fujitsu Ltd | 論理回路 |
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