KR100226491B1

KR100226491B1 - 반도체 메모리에서 비트라인 감지 증폭기의 풀업/풀다운 전압제 공을 위한 디바이스 및 그 구성 방법

Info

Publication number: KR100226491B1
Application number: KR1019960075729A
Authority: KR
Inventors: 주양성
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1996-12-28
Filing date: 1996-12-28
Publication date: 1999-10-15
Also published as: JP2867255B2; DE19758068A1; KR19980056459A; US5909402A; JPH10199255A

Abstract

본 발명은 반도체 장치에 관한 것으로 특히, 임의의 기준전압을 발생시키는 전압발생수단을 구비하는 제 1 과정과, 외부에서 발생되는 비트라인 감지 증폭기의 인에이블 신호에 의해 스위칭되어 접지전위를 풀다운 전위로 연결하는 제 2 과정과, 상기 인에이블 신호에 의해 스위칭되어 상기 제 1 과정에서 구비된 전압발생수단에서 발생되는 기준전압으로 일차적인 풀업 전압을 제공하는 제 3 과정과, 상기 전압발생수단에서 발생되는 기준전압과 현재의 풀업전압을 비교하여 임의의 제어신호를 발생시키는 제 4 과정과, 현재의 풀업전압이 기준전압보다 작을 때 상기 제 4 과정에서 발생되는 제어신호에 의해 스위칭되어 외부 전원으로 이차적인 풀업 전압을 제공하는 제 5 과정, 및 현재의 풀업전압이 기준전압보다 클 때 상기 제 4 과정에서 발생되는 제어신호에 의해 스위칭되어 이차적인 풀업 전압을 제공하던 외부 전원을 차단하는 제 6 과정을 포함하는 것을 특징으로 하는 비트라인 감지 증폭부의 풀업/풀다운 전압제공을 위한 디바이스의 구성 방법 및 그에 따른 디바이스에 관한 것이다.

Description

반도체 메모리에 비트라인 감지 증폭기의 풀업/풀다운 전압제공을 위한 디바이스 및 그 구성 방법

제1도는 일반적인 메모리의 기본 구성을 설명하기 위한 예시도

제2도는 종래 비트라인 구동부에 제어부의 세부 구성 예시도

제3도는 제2도의 구성을 적용시 각 신호선에 걸리는 전압의 파형 예시도

제4도는 제2도와 다른 종래 비트라인 구동부와 제어부의 세부 구성 예시도

제5도는 제4도의 구성을 적용시에 각 신호선에 걸리는 전압의 파형 예시도

제6도는 본 발명에 따른 비트라인 구동부와 제어부의 세부 구성 예시도

제7도는 제6도에서 사용되는 비교기의 세부 구성 예시도

제8도는 동작 파형 예시도

제9도는 번인 테스트시에 적용할 수 있는 비트라인 구동부와 제어부의 세부 구성 예시도

제10도는 제6도와 다른 실시예

제11도는 제10도와 다른 실시예

제12도는 제11도와 제12도에 도시된 실시예를 결합한 실시예

본 발명은 반도체 장치에 관한 것으로 특히, 고집적 메모리에 적합하도록 한 반도체 메모리에서 비트라인 감지 증폭기의 풀업/풀다운 전압제공을 위한 디바이스 및 그 구성 방법에 관한 것이다.

일반적으로, 메모리의 기본 구성은 첨부한 제 1 도에서 보는 바와 같이, 데이터를 저장하는 셀 어레이(Cell Array)(CA)와 상기 셀 어레이(CA)에서 검출되는 데이터를 증폭 출력하기 위한 비트라인 감지 증폭부(Bitline Sense Amplifier Array) (BSAA)로 크게 구성 된다.

상기 셀 어레이(CA)는 데이터를 저장할 수 있는 다수개의 셀(C)이 N×M의 행렬에 따라 배열되어 있으며, 각 행을 이루는 셀들은 하나의 웨드라인(WL)을 공유하고, 각 렬을 이루는 셀들은 기수번째 위치하는 셀들이 하나의 비트라인(BL)을 공유하고 마찬가지로 우수번째 위치하는 셀들이 또 다른 하나의 비트라인(BL)을 공유한다.

따라서, 하나의 셀 어레이(CA) 내부에 존재하는 셀이 N×M의 행렬에 따라 배열되어 있는 경우 M개의 워드라인(WL1∼WLM)과 2N개의 비트라인(BLA1, BLA2, ∼, BLN1, BLN2)을 구비하고 있다.

이때, 상술한 바와같이 구성되는 셀 에레이(CA)에 대응하여 비트라인 감지 증폭부(BSAA)는 N개의 감지 증폭기(BLA1∼BLAN)를 구비하고 있으며, 각각의 감지 증폭기들은 상기 셀 어레이(CA)의 셀 구성중 대응하는 렬에 연결되어 있는 비트라인을 입력받아 증폭하게 되는데, 상기 감지 증폭기들은 내부에 PMOS 드랜지스터로 이루어진 풀업용 디바이스와 NMOS 트랜지스터로 이루어진 풀다운용 디바이스로 구성되어 있다.

이때, 감지 증폭기들(BLA1∼BLAN)은 비트라인 감지 증폭부(BSAA)의 동작을 위한 비트라인 구동부(BLD)에 구동(SPC, SNCB)을 통해 연결되어 있는데, 상기 감지 증폭기들 각각의 내부의 구비되어 있는 풀업용 디바이스들은 공통적으로 비트라인 감지 증폭부(BSAA)의 동작을 위한 제 1 구동라인(SPC)에 연결되며, 풀다운용 디바이스들은 제 2 구동라인(SNCB)에 연결되어 있다.

또한, 상기 비트라인 구동부(BLD)는 비트라인 제어부(BLC)에서 발생되는 제어신호에 따라 제 1 구동라인(SPC)에 구동 양전압(VDD)의 레벨을 인가하여 주고 제 2 구동라인(SNCB)에는 접지전압(VSS)의 레벨을 인가시켜주게 된다.

상기와 같이 구성되는 일반적인 메모리의 동작을 간략히 살펴보면, 임의의 셀(C)에는 하이상태의 데이터가 저장되어 있고, 그 셀과 연결어 있는 비트라인에는 임의의 구동 양전압(VDD)의 하프 전위상태(이하, VBLP라 칭함)의 레벨로 프리차지되어 있다고 가정하고 동작을 살펴 본다.

상기 셀(C)에 연결되어 있는 워드라인(WL1)에 하이 상태의 신호가 걸려 해당 셀(C)을 액티브시키면, 셀내부의 트랜지스터는 턴온됨에 따라 하이상태의 데이터에 의해 충전되어 있던 캐패시터는 턴온상태의 트랜지스터를 통해 연결되어 있는 비트라인으로 방전하게 된다.

따라서, 초기상태에서 해당 비트라인에 프리차지되어 있던 전위상태는 VBLP레벨에서 일정한 전위차이(△V)만큼 큰 전위로 상승하게 된다. 이때, 비트라인 구동부(BLD)는 제 1 구동라인(SPC)과 제 2 구동라인(SNCB)을 각각 VDD와 VSS로 구동하게 된다.

상기 제 2 구동라인(SNCB)에 연결되어 있는 감지 증폭기의 풀다운용 디바이스를 구성하고 있는 NMOS 트랜지스터의 동작을 살펴보면, 제 2 NMOS 트랜지스터(M2)의 게이트와 스스간의 전압(이하, Vgs라 칭함)는 제 1 NMOS 트랜지스터(M1)의 Vgs보다 △V 만큼 크다. 따라서, 상기 제 2 NMOS 트랜지스터(M2)가 상기 제 1 NMOS 트랜지스터(M1)보다 먼저 턴온되어 제 2 비트라인(BLA2)을 방전(discharge)시킨다. 이에 따라, 상기 제 1 NMOS 트랜지스터(M1)의 vgs값이 감소되어 제 1 비트라인(BLA1)의 방전 경로를 차단하다.

상술한 감지 증폭기의 풀다운용 디바이스의 동작과 달리 풀업용 디바이스를 구성하고 있는 PMOS 트랜지스터는 다음과 같이 동작한다. 우선, Vgs의 크기를 살펴보면, 제 1 비트라인(BLA1)에 게이트 단자가 연결되어 있는 제 1 PMOS 트랜지스터(P1)의 Vgs가 제 2 비트라인(BLA2)에 게이트 단자가 연결되어 있는 제 2 PMOS 트랜지스터(P2)의 Vgs보다 크기 때문에 먼저 턴온된다. 결과적으로 제 1 비트라인(BLA1)을 풀업시키며, 제 2 비트라인(BLA2)의 전하 흐름 경로를 차단한다.

그에따라, 풀업과 풀다운용 디바이스들은 상호 작용을 통해 해당 셀 데이터를 감지하고 증폭하게 된다.

상기와 같이 구성되는 일반적인 메모리의 기본 구성에서 비트라인 구동부(BLD)와 제어부(BLC)의 세부구성중 일부의 구성을 첨부한 제 2 도를 참조하여 살펴보면 다음과 같다.

임의의 기준전압(VREF)을 발생시키는 전압 발생기(1)와, 상기 전압 발생기(1)에서 발생되는 기준전압을 비반전 데이터 입력단(+)에 입력받고 상기 비트라인 감지 증폭부(BSAA)에 연결되어 제 1 구동라인(SPC)에 걸리는 전압상태를 비반전 데이터 입력단(-)에 입력받아 입력되는 신호의 크기를 비교하여 출력하는 비교기(COMP)와, 상기 비교기(COMP)의 출력되는 신호와 외부에서 입력되는 제어신호(SN)을 입력받아 부정 논리곱 영산 동작하여 그 연산치를 출력하는 낸드 게이트(NAND)와, 상기 비트라인 감지 증폭부(BSAA)에 연결되어 있는 제 2 구동라인(SNCB)에 걸리는 전압상태를 드레인 단자에 입력받고 게이트 단자에 입력되는 상기 제어신호(SN)의 상태에 따라 온/오프 동작하는 NMOS 트랜지스터(MN), 및 소정 양전압(VCC)를 소스단자에 입력받고 게이트 단자에 입력되는 상기 낸드 게이트(NAND)의 출력신호의 상태에 따라 온/오프 동작하여 상기 소정 양전압(VSS)과 제 1 구동라인(SPC)간의 연결을 개폐하는 PMOS트랜지스터(MP)로 구성된다.

상기와 같이 구성되는 비트라인 감지 증폭부(BSAA)의 동작 제어를 위한 비트라인 구동부(BLD)와 제어부(BLC)의 동작을 첨부한 제 3 도를 참조하여 살펴보면, 워드라인(WL)이 인에이블된 후 비트라인 감지 증폭부(BSAA)의 인에이블 제어신호(SN)이 로우상태에서 하이상태로 전이되면, NMOS 트랜지스터(MN)는 턴온되어 제 2 구동라인(SNCB)는 로우상태로 방전된다.

이때, 비교기(COMP)의 출력신호는 하이 상태이므로 낸드게이트(NAND)의 출력신호는 제어신호(SN)이 인에이블됨에 따라 하이상태에서 로우상태로 전이되어 지는데, 이에 따라 PMOS 트랜지스터(MP)는 턴온 동작한다. 상기 PMOS 트랜지스터(MP)가 턴온됨에 따라 소정 양전압(VCC)이 제 1 구동라인(SPC)에 걸리게 되어 상기 제 1 구동라인(SPC)을 하이상태로 풀업시킨다.

이후, 상기 제 1 구동라인(SPC)에 걸리는 전압은 비교기(COMP)의 반전 데이터 입력단자(-)로 입력되어 지고, 이때 상기 비교기(COMP)는 비반전 데이터 입력단(+)에 걸리는 기준전압(VREF)과 비교하여 기준전압(VREF)보다 커지게 되면 상기 낸드 게이트(NAND)에 로우상태의 신호를 인가하여 상기 낸드게이트(NAND)의 출력이 하이상태가 되도록한다.

그에따라, 상기 PMOS 트랜지스터(MP)는 턴오프되어 상기 제 1 구동라인(SPC)에 걸리는 전압의 풀업 구동을 중단시키게 된다.

이때, 상기 기준전압(VREF)의 레벨은 제 1 구동라인(SPC)의 전압 기대치에 따라 결정되며, 일반적으로 셀에 재저장하고자 하는 레벨인 상기 소정 양전압(VCC)과 유사하다.

제 3 도는 상술한 과정중에 각 신호선에 걸리는 전압의 파형 예시도로서, 제 1 구동라인(SPC)에 걸리는 전압은 워드라인(WL)이 인에이블되어 있는 구간 동안 계속적으로 비교기(comp1)의 출력을 받게 됨에 따라 계속적으로 진동(oscillation)하게 된다.

상술한 바와같이 동작하는 종래의 비트라인 구동 및 제어기술은 비교기(COMP)의 상태가 항상 동작 구간에 있으므로, 전류 소모가 크다는 문제점이 발생되었다.

상술한 바와같이 전류의 소모가 큰 종래 기술의 문제점을 극복하기 위해 새로이 재안된 기술이 제 4 도에 도시되어 있는 것으로서, 래치 로직과 외부전압(VCC)와 내부전압(VDD)을 갖고 있는 비트라인 구동 및 제어부의 세부구성중 일부 구성을 도시한 예시도이다.

구성에 대한 설명은 생략하고, 그 동작을 첨부한 제 5 도를 참조하여 살펴보면 다음과 같다.

워드라인(WL)이 인에이블된 후 비트라인 감지 증폭부(BSAA)의 인에이블 제어신호(SN)이 로우상태에서 하이상태로 전이되면, NMOS 트랜지스터(MN)는 턴온되어 제 2 구동라인(SNCB)는 로우상태로 방전된다.

상기 제어신호(SN)는 제 2 인버터(I2)를 통해 로우상태로 변화되어 제 2 PMOS 트랜지스터(MP2)를 턴온시키게 된다. 그에 따라, 제 1 구동라인(SPC)에는 내부전압(VDD)이 걸리게 된다. 또한, 상기 제어신호(SN)는 플립플롭 형태의 제 1 낸드게이트(NAND1)와 제 2 낸드게이트(NAND2)에 의해 하이상태에서 로우상태로 액티브(active)되어 제 1 PMOS 트랜지스터(MP1)를 턴온시키게 된다.

그에 따라, 상기 제 1 구동라인(SPC)은 상기 제 1 PMOS 트랜지스터(MP1)와 제 2 PMOS 트랜지스터(MP2)의 턴온동작을 통하여 내부전압(VDD)와 외부전압(VCC)에 의해 풀업되어 진다. 상기 제 1 구동라인(SPC)에 풀업된 전압 레벨은 내부전압(VDD)과 유사한 기준전압(VREF)보다 커지게 된다.

따라서, 차동증폭기 형태의 비교기(COMPA)는 쇼트 로우 펄스(short low pulse)를 발생시켜 제 2 낸드게이트(NAND2)에 입력시키는데, 그에 따라 상기 제 1 PMOS 트랜지스터(MP1)의 게이트 단자에 입력되는 신호는 하이상태로 변화하게 된다.

그러므로, 동작 초기에는 외부전압(VCC)으로 동작하는 제 1 PMOS 트랜지스터(MP1)를 내부전압(CDD)로 동작하는 제 2 PMOS 트랜지스터(MP2)와 같이 구동시키다가 제 1 구동라인(SPC)에 걸리는 전압레벨이 기대치 이상이 되면, 내부전압(CDD)로 동작하는 제 2 PMOS 트랜지스터(MP2)만 온동작시켜 상기 제 1 구동라인(SPC)에 걸리는 전압레벨을 유지시키는 방식이다.

제 5 도는 제 4 도의 구성을 적용시에 각 신호선에 걸리는 전압의 파형 예시도로서, 도시되어 있는 바와 같이, 제 1 구동라인(SPC)에 걸리는 전압레벨은 비트라인 감지 증폭부의 인에이블 시점에만 과동작하게 된다.

그러나, 상기 제 4 도에 도시되어 있는 종래의 기술은 제 2 도에 도시되어 있는 종래 기술의 문제점을 해소하기 위하여 비교기(COMPA)를 초기 과동작되는 구간 동안만 동작되도록 하였으나, 상기 제 1 구동라인(SPC)의 로드가 단순 수동소자가 아니므로 첨부한 제 5 도에 도시되어 있는 바와같이 상기 제 1 구동라인(SPC)에 걸리는 전압의 파형이 피크형태의 응답을 갖는다.

결과적으로, 과동작의 현상이 초기에만 국한되어지기 때문에 상기 제 1 구동라인(SPC)을 내부전압(VDD)의 전압레벨까지 풀업시키는데 소요되는 속도의 개선이 어렵다는 문제점이 발생되었다.

또한, 논리 게이트의 구성이 복잡하며, 만약 비트라인 감지 증폭부(BSAA)의 인에이블 구간동안 상기 제 1 구동라인(SPC)에 걸리는 전압보다 크지 못하면 상기 인에이블 제어신호(SN)이 리세팅되어도 제 1 인버터(I1)의 출력신호가 로우상태를 유지하기 때문에 전류소모를 유발하게 된다는 문제점이 발생한다.

또한, 메모리 소자의 경우 제품 검사항목으로 번-인 테스크(burn-in test)가 있는데, 이는 신뢰도가 낮은 소자를 걸러내는 방식으로 고전압의 외부전원(VCC)와 고온의 조건에서 시행하는데, 높은 외부 전원이 직접적으로 칩 내부의 셀에 인가되므로 소자의 손상을 줄수 있다는 문제점이 제시되었다.

상술한 바와같은 종래 기술들의 문제점을 해소하기 위한 본 발명의 목적은, 종래의 비트라인 구동부가 갖고 있는 단점들을 개선하기 위하여, 비트라인 감지 증폭부(BSAA)의 인에블 제어신호(SN)의 지연된 신호를 이용하여 비교기의 동작 구간을 제한하므로써, 전류 소모 및 속도를 개선 하며 번-인 테스트(burn-in test) 동작시에는 과동작을 리세팅시켜 소자의 신뢰도를 높일 수 있는 반도체 메모리에서 비트라인 감지 증폭기의 풀업/풀다운 전압제공을 위한 디바이스 및 그 구성 방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 특징은, 메모리 소자에 구성되어 있는 다수개의 비트라인 감지 증폭기들의 풀업 전압과 풀다운 전위를 제공하기 위한 디바이스의 구성 방법에 있어서, 임의의 기준전압을 발생시키는 전압발생수단을 구비하는 제 1 과정과, 외부에서 발생되는 비트라인 감지 증폭기의 인에이블 신호에 의해 스위칭되어 접지전위를 풀다운 전위로 연결하는 제 2 과정과, 상기 인에이블 신호에 의해 스위칭되어 상기 제 1 과정에서 구비된 전압발생수단에서 발생되는 기준전압으로 일차적인 풀업 전압을 제공하는 제 3 과정과, 상기 전압발생수단에서 발생되는 기준전압과 현재의 풀업전압을 비교하여 임의의 제어신호를 발생시키는 제 4 과정과, 현재의 풀업전압이 기준전압보다 작을 때 상기 제 4 과정에서 발생되는 제어신호에 의해 스위칭되어 외부 전원으로 이차적인 풀업 전압을 제공하는 제 5 과정, 및 현재의 풀업전압이 기준전압보다 클 때 상기 제 4 과정에서 발생되는 제어신호에 의해 스위칭되어 이차적인 풀업 전압을 제공하던 외부 전원을 차단하는 제 6 과정을 포함하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 다른 특징은, 메모리 소자에 구성되어 있는 다수개의 비트라인 감지 증폭기들을 풀업 전압과 풀다운 전위를 제공하기 위한 디바이스에 있어서, 임의의 기준전압을 비반전 데이터 입력단에 입력받고 비트라인 감지 증폭기들에 연결되어 있는 제 1 구동라인에 걸리는 전압상태를 비반전 데이터 입력단에 입력받아 입력되는 신호의 크기르 비교하여 출력하는 비교기와, 상기 비교기의 출력되는 신호와 외부에서 입력되는 인에이블 제어신호을 입력받아 부정 논리곱 영산 동작하여 그 연산치를 출력하는 낸드 게이트와, 상기 비트라인 감지 증폭기들에 연결되어 있는 제 2 구동라인에 걸리는 전압상태를 드레인 단자에 입력받고 게이트 단자에 입력되는 상기 제어신호의 상태에 따라 온/오프 동작하는 제 1 NMOS 트랜지스터와, 상기 제어신호을 입력받아 반전하여 출력하는 인버터와, 외부전압를 소스 단자에 입력받고 게이트 단자에 입력되는 상기 낸드 게이트의 출력신호의 상태에 따라 온/오프 동작하여 상기 외부전압과 제 1 구동라인간의 연결을 개폐하는 제 1 PMOS 트랜지스터, 및 내부전압를 소스 단자에 입력받고 게이트 단자에 입력되는 상기 상기 인버터의 출력신호의 상태에 따라 온/오프 동작하여 상기 내부전압과 제 1 구동라인간의 연결을 개폐하는 제 2 PMOS 트랜지스터를 포함하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 또 다른 특징은, 메모리 소자에 구성되어 있는 다수개의 비트라인 감지 증폭기들의 풀업 전압과 풀다운 전위를 제공하기 위한 디바이스에 있어서, 번인 테스트 신호가 입력되는 겅우 임의의 기준전압을 비반전 데이터 입력단에 입력받고 비트라인 감지 증폭기들에 연결되어 있는 제 1 구동라인에 걸리는 전압상태를 비반전 데이터 입력단에 입력받아 입력되는 신호의 크기를 비교하여 출력하는 비교기와 상기 비교기의 출력되는 신호를 반전하여 출력하는 제 1 인버터와, 상기 비트라인 감지 증폭기들에 연결되어 있는 제 2 구동라인에 걸리는 전압상태를 드레인 단자에 입력받고 외부에서 입력되는 인에이블 제어신호를 게이트 단자에 입력받아 상기 제어신호의 상태에 따라 온/오프 동작하는 제 1 NMOS 트랜지스터와, 상기 제어신호을 입력받아 반전하여 출력하는 제 2 인버터와, 외부전압를 소스 단자에 입력받고 게이트 단자에 입력되는 상기 제 1 인버터의 출력신호의 상태에 따라 온/오프 동작하여 상기 외부전압과 제 1 구동라인간의 연결을 개폐하는 제 1 PMOS 트랜지스터, 및 내부전압를 소스 단자에 입력받고 게이트 단자에 입력되는 상기 제 2 인버터의 출력신호의 상태에 따라 온/오프 동작하여 상기 내부전압과 제 1 구동라인간의 연결을 개폐하는 제 2 PMOS 트랜지스터를 포함하는 데 있다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

제 6 도는 본 발명에 따른 비트라인 구동부와 제어부의 세부 구성 예시도로서, 임의의 기준전압(VREF)을 비반전 데이터 입력단(+)에 입력받고 비트라인 감지 증폭부(BSAA)에 연결되어 있는 제 1 구동라인(SPC)에 걸리는 전압상태를 비반전 데이터 입력단(-)에 입력받아 입력되는 신호의 크기를 비교하여 출력하는 비교기(COMPB)와, 상기 비교기(COMPB)의 출력되는 신호와 외부에서 입력되는 인에이블 제어신호(SN)을 입력받아 부정 논리곱 영산 동작하여 그 연산치를 출력하는 낸드 게이트(NANDA)와, 상기 비트라인 감지 증폭부(BSAA)에 연결되어 있는 제 2 구동라인(SNCB)에 걸리는 전압상태를 드레인 단자에 입력받고 게이트 단자에 입력되는 상기 제어신호(SN)의 상태에 따라 온/오프 동작하는 제 1 NMOS 트랜지스터(MNA)와, 상기 제어신호(SN)을 입력받아 반전하여 출력하는 인버터(INV)와, 외부전압(VCC)를 소스 단자에 입력받고 게이트 단자에 입력되는 상기 낸드 게이트(NANDA)의 출력신호의 상태에 따라 온/오프 동작하여 상기 외부전압(VCC)과 제 1 구동라인(SPC)간의 연결을 개폐하는 제 1 PMOS 트랜지스터(MPA) 및 내부전압(VDD)를 소스 단자에 입력받고 게이트 단자에 입력되는 상기 상기 인버터(INV)의 출력신호의 상태에 따라 온/오프 동작하여 상기 내부전압(VDD)과 제 1 구동라인(SPC)간의 연결을 개폐하는 제 2 PMOS 트랜지스터(MPB)로 구성된다.

상기와 같이 구성되는 본 발명에 따른 비트라인 구동부와 제어부의 세부 구성중 비교기의 세부 구성을 첨부한 제 7 도를 참조하여 살펴보면, 외부전압(VCC)을 소스 단자에 입력받고 게이트 단자에 비교기 동작을 제어하는 동작제어신호(CV)를 입력받아 상기 동작제어신호(CV)의 상태에 따라 온/오프 동작하는 제 3 PMOS 트랜지스터(MPC)와, 소스단자가 공통으로 묶여 있으며 상기 제 3 PMOS 트랜지스터(MPC)의 온동작시 제 3 PMOS 트랜지스터(MPC)의 드레인 단자에서 출력되는 전압을 공통 소스단자에 입력받는 제 4, 제 5 PMOS 트랜지스터(MPD, MPE)와, 상기 제 5 PMOS 트랜지스터(MPE)의 드레인 단자에 걸리는 전압을 드레인 단자에 입력받고 게이트 단자에 걸리는 기준전압(VREF)의 상태에 따라 온/오프 동작하는 제 3 NMOS 트랜지스터(MNC)와 상기 제 4 PMOS 트랜지스터(MPD)의 드레인 단자에 걸리는 전압을 드레인 단자에 입력받고 상기 제 1 구동라인(SPC)에 걸리는 전압을 게이트 단자에 입력받아 게이트 단자에 걸리는 전압의 상태에 따라 온/오프 동작하며 소스 단자가 상기 제 3 NMOS 트랜지스터(MNC)의 소스 단자에 연결되어 있는 제 4 NMOS 트랜지스터(MND), 및 상기 제 3 NMOS 트랜지스터(MNC)와 제 4 NMOS 트랜지스터(MND)의 공통 소스 단자 걸리는 전압을 드레인 단자가 입력받고 게이트 단자에 입력되는 제어신호(SN)의 상태에 따라 온/오프 동작하는 제 2 NMOS 트랜지스터(MNB)로 구성된다.

이때, 상기 제 4, 제 5 PMOS 트랜지스터(MPD, MPE)는 게이트 단자가 서로 묶여 있으며, 공통 게이트 단자는 상기 제 5 PMOS 트랜지스터(MPE)의 드레인 단자에 연결되어 있다.

상기와 같이 구성되어지는 본 발명에 따른 비트라인 구동부와 제어부의 동작을 첨부한 제 1 도와 제 6 도와 제 7 도의 구성을 참조하여 제 8 도에 도시되어 있는 파형을 기준으로 살펴보면 다음과 같다.

우선, 워드라인(WL1)이 제 8a 도에 도시되어 있는 바와같이 인에이블 동작하면, 일정 시간뒤에 비트라인 감지 증폭부(BSAA)를 동작시키기 위한 인에이블 제어신호(SN)이 제 8b 도에 도시되어 있는 바와같이 액티브된다. 이때, 상기 제어신호(SN)가 하이상태가 됨에 따라 제 1 NMOS 트랜지스터(MNA)가 턴온 동작하고 그에 따라 제 2 구동라인(SNCB)를 접지전위(VSS)로 풀-다운시키고, 인버터(INV)에서는 로우신호가 출력된다.

이때, 비교기(COMPB)의 동작을 제어하는 동작제어신호(CV)는 제 8c 도에 도시되어 있는 바와같이 로우상태를 유지하고 있어 상기 비교기(COMPB)는 정상적인 동작을 수행하고 있다.

상기 인버터(INV)에서 출력되는 로우신호(제 8d 도 참조)는 제 2 PMOS 트랜지스터(MPB)를 턴온시켜 상기 제 1 구동라인(SPC)에 내부전압(VDD)를 걸어주게 된다.

또한, 상술한 동작까지 상기 비교기(COMP)의 출력신호가 하이상태를 유지하고 있기 때문에 상기 제어신호(SN)가 하이상태가 됨에 따라 낸드게이트(NANDA)의 출력신호는 로우상태를 유지하게 되는데. 이에 따라 제 1 PMOS 트랜지스(MPA)가 턴온 되어 상기 제 1 구동라인(SPC)에 외부전압(VCC)을 걸어주게 된다.

즉, 제어신호(SN)가 초기에는 제 1 구동라인(SPC)을 풀업하기 위한 경로가 제 1, 제 2 PMOS 트랜지스터(MPA, MPB)가 모두 온동작되어 과동작하게 된다.

이후, 상기 제 1 구동라인(SPC)에 걸리는 전압이 비교기(COMPB)내부의 제 4 NMOS 트랜지스터(MND)의 게이트 단자에 걸리게 되는데, 제 3 NMOS 트랜지스터(MNC)의 게이트 단자에 걸리는 기준 전압(VREF≒VDD)보다 커지면 제 4 NMOS 트랜지스터(MND)와 제 4 PMOS 트랜지스터(MPD)의 공통 드레인 단자인 출력 단자에는 로우상태의 접지전위가 걸리게 된다.

따라서, 낸드게이트(NANDA)의 출력신호는 하이상태로 리세팅되고, 낸드게이트(NANDA)의 출력신호를 게이트 단자에 입력받고 있던 제 1 PMOS 드랜지스터(MPA)는 턴오프되어 상기 제 1 구동라인(SPC)에 걸리는 전압은 제 2 PMOS 트랜지스터(MPB)의 온동작에 의한 내부전원(VDD)로만 풀업동작이 진행된다.

이때, 상기 제 1 구동라인(SPC)의 로드는 상당한 양의 능동소자를 구동시키게 됨에 따라 풀업된 전압이 소모되어 낮아지게 된다.

낮아진 상기 제 1 구동라인(SPC)의 전압이 기준전압 이하로 낮아짐에 따라 다시 비교기(COMPB)의 출력은 하이상태로 전환되어 결과적으로 상기 제 1 PMOS 트랜지스터(MPA)가 턴온동작하여 상기 제 1 구동라인(SPC)에서 소모된 전압을 보상하게 되어, 첨부한 제 8d 도에 도시되어 있는 바와같이 반복되게 된다.

상술한 동작은 비교기 동작제어신호(CV)가 첨부한 제 8c 도에 도시된 바와같이 하이상태가 될 때 까지 상기 낸드게이트(NANDA)의 출력신호는 첨부한 제 8e 도 에 도시되어 있는 바와 같이 하이와 로우 상태를 반복하게 되며, 상기 비교기 동작제어신호(CV)가 하이상태로 전이하면 비교기(COMPB)의 동작이 중지되어 전류의 흐름 경로가 차단된다.

따라서, 상기 비교기(COMPB)의 출력은 로우상태로 한정되어 상기 제 1 PMOS 트랜지스터(MPA)는 상기 제 1 구동라인(SPC)에 걸리는 전압의 크기에 관계없이 턴오프되어진다.

상술한 과정에서 만약, 상기 비교기 동작제어신호(CV)가 하이 상태로 세팅되기 이전에 상기 제 1 구동라인(SPC)에 걸리는 전압이 하이 액티브 상태를 계속유지(제 8h 도 참조)하게 되면 상기 낸드게이트(NANDA)는 출력신호를 하이상태로 유지하게 되어 상기 제 1 PMOS 트랜지스터(MPA)는 턴오프되어진다.

제 9 도는 번-인 테스트시에 적용가능한 실시예로서, 전체적인 구성은 상술한 제 6 도에 도시되어 있는 본 발명의 구성과 동일하며 다만 낸드게이트(NANDA) 대신에 인버트(INVA)를 사용하였으며, 비교기 동작제어신호(CV)를 비교기에 인가하는 것이 아니고 번-인신호를 인가하여, 노말(normsl) 동작시에는 과동작을 수행하다가 번-인 모드에 들어가면 비교기(COMPB)를 디세이블 시킨다.

결과적으로, 비교기의 출력은 항상 로우상태가 되어 외부전원(VCC)가 제 1 구동라인(SPC)에 걸리지 않게 된다.

상술한 경우와 다른 본 발명에 따른 실시예로서, 첨부한 제 6 도에 도시되어 있는 구조는 첨부한 제 10 도와 제 11 도에 도시되어 있는 바와 같이 구현 할 수도 있다.

제 10 도에 도시한 바와 같이 비교기(COMPA)가 종래기술인 제 4 도에 도시되어 있는 바와 같이 전류 소스 스위치없이 구성된 경우 앤드게이트(AND)와 낸드 게이트(NANDB)를 통해 같은 제 6 도에 도시되어 있는 바와 같은 기능을 하도록 하였다. 이때, 도면에 참조부호로 CVB오 표현한 신호는 제 6 도에 도시되어 있는 비교기 동작제어신호(CV)의 반전신호를 칭하는 것이다.

또한, 제 11 도는 현실적인 신호 생성으로 인한 로직 구성을 보여준 예시도이다.

또한, 제 12 도는 제 10 도와 제 11 도에 도시되어 있는 두가지 발명의 아이디어 복합시킨 구성을 보여 주는 것이며, 또한 로직을 구현하는데 사용되는 게이트와 비교기의 구동전원이 외부전원(VCC)와 다를 경우 레벨쉬프터(LS)를 사용하여 제 1 PMOS 트랜지스터(MPA)는 턴오프시키기 위한 예를 보여 준다.

따라서, 상술한 바와 같이 동작하는 본 발명에 따른 반도체 메모리에서 비트라인 감지 증폭부의 제어 방법 및 그 장치를 제공하면 비트라인 감지 증폭부의 과동작 방식을 일정 기간 동안 반복적으로 사용할 수 있어 비트 라인 재저장 스피드를 개선 할 수 있으며, 비교기의 동작 구간 이외에는 리세팅시켜 놓음으로써 소비 전력을 줄일 수 있다는 효과가 있다.

Claims

메모리 소자에 구성되어 있는 다수개의 비트라인 감지 증폭기들의 풀업 전압과 풀다운 전위를 제공하기 위한 디바이스의 구성 방법에 있어서, 임의의 기준전압을 발생시키는 전압발생수단을 구비하는 제 1 과정과; 외부에서 발생되는 비트라인 감지 증푹기의 인에이블 신호에 의해 스위칭되어 접지전위를 풀다운 전위로 연결하는 제 2 과정과; 상기 인에이블 신호에 의해 스위칭되어 상기 제 1 과정에서 구비된 전압발생수단에서 발생되는 기준전압으로 일차적인 풀업 전압을 제공하는 제 3 과정과; 상기 전압발생수단에서 발생되는 기준전압과 현재의 풀업전압을 비교하여 임의의 제어신호를 발생시키는 제 4 과정과; 현재의 풀업전압이 기준전압보다 작을 때 상기 제 4 과정에서 발생되는 제어신호에 의해 스위칭되어 외부 전원으로 이차적인 풀업 전압을 제공하는 제 5 과정; 및 현재의 풀업전압이 기준전압보다 클 때 상기 제 4 과정에서 발생되는 제어신호에 의해 스위칭되어 이차적인 풀업 전압을 제공하던 외부 전원을 차단하는제 6 과정을 포함하는 것을 특징으로 하는 비트라인 감지 증폭부의 풀업/풀다운 전압제공을 위한 디바이스의 구성 방법.
메모리 소자에 구성되어 있는 다수개의 비트라인 감지 증폭기들의 풀업 전압과 풀다운 전위를 제공하기 위한 디바이스에 있어서, 동작제어신호가 입력되는 경우 임의의 기준전압을 비반전 데이터 입력단에 입력받고 비트라인 감지 증폭기들에 연결되어 있는 제 1 구동라인에 걸리는 전압상태를 비반전 데이터 입력단에 입력단에 입력받아 입력되는 신호의 크기를 비교하여 출력하는 비교기와; 상기 비교기의 출력되는 신호와 외부에서 입력되는 인에이블 제어신호을 입력받아 부정 논리곱 영산 동작하여 그 연산치를 출력하는 낸드 게이트와; 상기 비트라인 감지 증폭기들에 연결되어 있는 제 2 구동라인에 걸리는 전압상태를 드레인 단자에 입력받고 게이트 단자에 입력되는 상기 제어신호의 상태에 따라 온/오프 동작하는 제 1 NMOS 트랜지스터와; 상기 제어신호을 입력받아 반전하여 출력하는 인버터와; 외부전압를 소스 단자에 입력받고 게이트 단자에 입력되는 상기 낸드 게이트의 출력신호의 상태에 따라 온/오프 동작하여 상기 외부전압과 제 1 구동라인간의 연결을 개폐하는 제 1 PMOS 트랜지스터; 및 내부전압를 소스 단자에 입력받고 게이트 단자에 입력되는 상기 상기 인버터의 출력신호의 상태에 따라 온/오프 동작하여 상기 내부전압과 제 1 구동라인간의 연결을 개폐하는 제 2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 비트라인 감지 증폭기의 풀업/풀다운 전압제공을 위한 디바이스.
제2항에 있어서, 상기 비교기는 외부전압을 소스 단자에 입력받고 게이트 단자에 비교기 동작을 제어하는 동작제어신호를 입력받아 상기 동작제어신호의 상태에 따라 온/오프 동작하는 제 3 PMOS 트랜지스터와; 소스단자가 공통으로 묶여 있으며 상기 제 3 PMOS 트랜지스터의 온동작시 제 3 PMOS 트랜지스터의 드레인 단자에서 출력되는 전압을 공통 소스단자에 입력받는 제 4, 제 5 PMOS 트랜지스터와; 상기 제 5 PMOS 트랜지스터의 드레인 단자에 걸리는 전압을 드레인 단자에 입력받고 게이트 단자에 걸리는 기준전압의 상태에 따라 온/오프 동작하는 제 3 PMOS 트랜지스터와; 상기 제 4 PMOS 트랜지스터의 드레인 단자에 걸리는 전압을 드레인 단자에 입력받고 상기 제 1 구동라인에 걸리는 전압을 게이트 단자에 입력받아 게이트 단자에 걸리는 전압의 상태에 따라 온/오프 동작하며 소스 단자가 상기 제 3 NMOS 트랜지스터의 소스 단자에 연결되어 있는 제 4 NMOS 트랜지스터; 및 상기 제 3 NMOS 트랜지스터와 제 4 NMOS 트랜지스터의 공통 소스 단자 걸리는 전압을 드레인 단자가 입력받고 게이트 단자에 입력되는 제어신호의 상태에 따라 온/오프 동작하는 제 2 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 비트라인 감지 증폭기의 풀업/풀다운 전압제공을 위한 디바이스.
제3항에 있어서, 상기 제 4, 제 5 PMOS 트랜지스터는 게이트 단자가 서로 묶여 있으며, 공통 게이트 단자는 상기 제 5 PMOS 트랜지스터의 드레인 단자에 연결되어 있는 것을 특징으로 하는 비트라인 감지 증폭기의 풀업/풀다운 전압제공을 위한 디바이스.
메모리 소자에 구성되어 있는 다수개의 비트라인 감지 증폭기들의 풀업 전압과 풀다운 전위를 제공하기 위한 디바이스에 있어서, 번인 테스트 신호가 입력되는 경우 임의의 기준전압을 비반전 데이터 입력단에 입력받고 비트라인 감지 증폭기들에 연결되어 있는 제 1 구동라인에 걸리는 전압상태를 비반전 데이터 입력단에 입력받아 입력되는 신호의 크기를 비교하여 출력하는 비교기와; 상기 비교기의 출력되는 신호를 반전하여 출력하는 제 1 인버터와; 상기 비트라인 감지 증폭기들에 연결되어 있는 제 2 구동라인에 걸리는 전압상태를 드레인 단자에 입력받고 외부에서 입력되는 인에이블 제어신호를 게이트 단자에 입력받아 상기 제어신호의 상태에 따라 온/오프 동작하는 제 1 NMOS 트랜지스터와; 상기 제어신호을 입력받아 반전하여 출력하는 제 2 인버터와; 외부전압를 소스 단자에 입력받고 게이트 단자에 입력되는 상기 제 1 인버터의 출력신호의 상태에 따라 온/오프 동작하여 상기 외부전압과 제 1 구동라인간의 연결을 개폐하는 제 1 PMOS 트랜지스터; 및 내부전압를 소스 단자에 입력받고 게이트 단자에 입력되는 상기 제 2 인버터의 출력신호의 상태에 따라 온/오프 동작하여 상기 내부전압과 제 1 구동라인간의 연결을 개폐하는 제 2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 번인 테스트 가능한 비트라인 감지 증폭기의 풀업/풀다운 전압제공을 위한 디바이스.