KR100219532B1

KR100219532B1 - Ferroelectric memory device and manufacturing method thereof

Info

Publication number: KR100219532B1
Application number: KR1019970002891A
Authority: KR
Inventors: 이종호
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-01-30
Filing date: 1997-01-30
Publication date: 1999-09-01
Also published as: KR19980067046A

Abstract

강유전체 메모리 장치가 개시되어 있다. 본 발명은 반도체 기판의 활성영역에 제1 폭을 갖고 순차적으로 적층된 게이트 절연막 및 하부전극과, 상기 게이트 절연막과 인접한 반도체 기판의 표면근방에 형성된 리세스 산화막과, 상기 리세스 산화막 하부의 반도체 기판에 형성된 소오스/드레인 영역과, 상기 하부전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 상기 제1 폭보다 작은 제2 폭으로 형성된 상부전극을 포함한다. 본 발명의 강유전체 메모리 장치는 리세스 산화막으로 하부전극의 패터닝시 게이트 절연막의 손상을 방지할 수 있으며, 상부전극의 폭을 하부전극보다 작게 하여 게이트 절연막에 과도하게 큰 전계가 인가되는 것을 방지할 수 있다.A ferroelectric memory device is disclosed. The present invention provides a gate insulating film and a lower electrode sequentially stacked in an active region of a semiconductor substrate, a recess oxide film formed near a surface of the semiconductor substrate adjacent to the gate insulating film, and a semiconductor substrate under the recess oxide film. A source / drain region formed on the substrate, a ferroelectric layer formed on the lower electrode, and an upper electrode formed on the ferroelectric layer to have a second width smaller than the first width. The ferroelectric memory device of the present invention can prevent damage to the gate insulating film during patterning of the lower electrode with the recess oxide film, and can prevent an excessively large electric field from being applied to the gate insulating film by making the width of the upper electrode smaller than the lower electrode. have.

Description

강유전체 메모리 장치 및 그 제조방법Ferroelectric memory device and manufacturing method

본 발명은 강유전체 메모리 장치 (FRAM:ferroelectric random access memory 및 그 제조방법에 관한 것으로, 특히 게이트 절연막의 과도 식각문제와 큰 전계효과를 효과적으로 감소시킬 수 있는 강유전체 메모리 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric random access memory (FRAM) and a method of manufacturing the same, and more particularly, to a ferroelectric memory device and a method of manufacturing the same, which can effectively reduce a transient etching problem and a large field effect of a gate insulating film.

다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치는 높은 집적도와 빠른 동작속도라는 장점을 가지는 반면, 셀의 축적용량에 축적된 정보전하가 누설전류에 의해 시간이 지나면서 감소하므로 이를 위해 리프레쉬(refresh)라고 불리는 정보재생동작이 요구된다는 단점을 갖는다. 한편, 스태틱 랜덤 억세스 메모리(static random access memory; SRAM) 장치, EEPROM(electrically erasable programmable read only memory) 장치, 플래쉬 메모리 장치 등은 데이터의 저장 면에서는 장점을 가지나, 동작전압이 높거나 동작속도가 느리다는 단점을 갖는다.Dynamic random access memory (DRAM) devices have the advantage of high integration and fast operation speed, while the information charge accumulated in the cell's storage capacity decreases over time due to leakage current. An information reproducing operation called refresh) is required. On the other hand, static random access memory (SRAM) devices, electrically erasable programmable read only memory (EEPROM) devices, and flash memory devices have advantages in terms of data storage, but have high operating voltages or slow operating speeds. Has its drawbacks.

이에, 강유전체 메모리 장치는 강유전성이라는 물질의 물리적 특성을 이용하여 소자를 제조하게 되므로, 상기한 양쪽의 장점을 모두 살릴 수 있다는 큰 잇점을 갖는다. 강유전성이란 어떤 물질에 전압을 가하면 전기쌍극자(electric dipole)들이 전계방향으로 배열(polarization)되며 이러한 배열은 전압을 제거하여도 감소하기만 할 뿐 어느정도의 잔류분극(remnant polarization)을 보유하게 되는 성질을 말한다. 이러한 잔류분극을 데이터의 저장으로 이용하면, 외부의 전압이 없어도 데이터의 저장이 가능해진다.Thus, the ferroelectric memory device is manufactured by using the physical properties of the material of the ferroelectric material, and thus has the great advantage that both of the above advantages can be utilized. Ferroelectricity means that when a voltage is applied to a material, the electric dipoles are polarized in the electric field, and this arrangement only decreases with the removal of the voltage, but retains some residual polarization. Say. When such residual polarization is used for data storage, data can be stored without an external voltage.

강유전체 메모리 장치는 크게 두가지 방식으로 구분되는데, 강유전체 캐패시터의 축적된 전하량의 변화를 검출하는 방식과 강유전체의 자발분극에 의한 반도체의 저항변화를 검출하는 방식이 그것이다.Ferroelectric memory devices can be classified into two types, namely, a method of detecting a change in accumulated charge amount of a ferroelectric capacitor, and a method of detecting a change in resistance of a semiconductor due to spontaneous polarization of the ferroelectric capacitor.

상기 강유전체 캐패시터의 축적 전하량을 검출하는 방식에는 하나의 캐패시터와 하나의 트랜지스터로 단위셀을 형성하는 구조가 대표적이다. 이 방식은 DRAM에서 널리 사용되고 있는 것으로, 상보형 모스(CMOS) 구조 위에 두꺼운 층간절연막을 형성하고 그 위에 강유전체 캐패시터를 형성하는 구조이다. 이 방식은 강유전체의 전극을 구성하는 재료가 그 하부에 위치하는 CMOS에 미치는 영향을 적게 할 수 있다는 장점을 갖지만, 데이터의 독출시 데이터가 없어져 버리는 문제점 (destructive read out)을 갖고 있다.A typical method of detecting the accumulated charge amount of the ferroelectric capacitor is a structure in which a unit cell is formed of one capacitor and one transistor. This method is widely used in DRAMs, in which a thick interlayer insulating film is formed on a complementary MOS structure and a ferroelectric capacitor is formed thereon. This method has the advantage that the material constituting the electrode of the ferroelectric can be less affected by the CMOS located below it, but has a problem in that data is lost when data is read out.

두 번째 방식인 강유전체의 자발분극에 의한 반도체의 저항변화를 검출하는 방식으로는, MFT FET(Metal-Ferroelectric-Semiconductor FET)와 MFMIS FET(Metal-Ferroelectric-Metal-Insulator-Semiconductor FET)의 두가지 구조가 대표적이다. 이 방식은 하나의 트랜지스터로 단위셀을 형성하는 구조이므로, 1-트랜지스터/1-캐패시터의 구조인 DRAM에 비해 셀 면적을 작게 할 수 있다. 또한, 불활성 반도체 소자이면서도 플래쉬 메모리 장치와 같이 긴 쓰기(write) 시간이 소요되지 않으며, 데이터의 독출 후에도 데이터가 유지되는 비파괴적 독출(nondestructive read out)이 가능하다. 이러한 1-트랜지스터 구조의 강유전체 메모리 장치를 동작시키기 위해서는 스위칭 트랜지스터가 필요하게 되므로, 결국 강유전체 메모리 트랜지스터와 스위칭 트랜지스터로 단위셀을 형성한다.The second method, which detects the resistance change of semiconductors due to the spontaneous polarization of ferroelectrics, has two structures: MFT FET (Metal-Ferroelectric-Semiconductor FET) and MFMIS FET (Metal-Ferroelectric-Metal-Insulator-Semiconductor FET) Representative. Since this method has a structure in which unit cells are formed by one transistor, the cell area can be made smaller than that of DRAM, which is a structure of 1-transistor / 1-capacitor. In addition, even in an inactive semiconductor device, a long write time is not required as in a flash memory device, and nondestructive read out in which data is maintained even after data is read is possible. In order to operate the ferroelectric memory device of the 1-transistor structure, a switching transistor is required. Thus, a unit cell is formed of the ferroelectric memory transistor and the switching transistor.

도 1은 일예로 종래의 MFMIS 구조의 강유전체 메모리 장치를 도시한 단면도이다.1 is a cross-sectional view illustrating a ferroelectric memory device having a conventional MFMIS structure as an example.

구체적으로, 반도체 기판(1) 상에 게이트 절연막(3)이 형성되어 있고, 상기 게이트 절연막(3) 상에 하부전극(5)이 형성되어 있다. 그리고, 상기 하부전극(5) 상에 강유전체막(7)이 형성되어 있으며, 상기 강유전체막(7) 상에 상부전극(8)이 형성되어 있다. 또한, 상기 게이트 절연막(3)의 엣지에 인접한 반도체 기판(1)의 표면근방에 소오스/드레인 영역(11)이 형성되어 있다.Specifically, the gate insulating film 3 is formed on the semiconductor substrate 1, and the lower electrode 5 is formed on the gate insulating film 3. A ferroelectric film 7 is formed on the lower electrode 5, and an upper electrode 8 is formed on the ferroelectric film 7. The source / drain regions 11 are formed near the surface of the semiconductor substrate 1 adjacent to the edge of the gate insulating film 3.

상기 강유전체 메모리 장치는 강유전체 커패시터가 갖는 극성방향에 따라 게이트 절연막(3) 아래의 반도체 기판(1) 표면에 채널 존재여부가 결정된다. 상기 강유전체 메모리 장치는 예컨대 채널이 도통상태면 1, 비도통상태면 0으로 인식하는 방법을 동작원리로 한다.In the ferroelectric memory device, the presence of a channel is determined on the surface of the semiconductor substrate 1 under the gate insulating layer 3 according to the polarity direction of the ferroelectric capacitor. The ferroelectric memory device uses a method of recognizing a channel as a conductive state 1 and a non-conductive state 0, for example.

그런데, 상술한 바와 같은 종래의 강유전체 메모리 장치는 유전율이 큰 강유전체와 상대적으로 유전율이 작은 게이트 절연막이 직렬로 커패시터를 형성하기 때문에, 강유전체에 자발분극을 일으킬만한 충분한 전계가 인가되면 게이트 절연막에 과도하게 큰 전계가 인하되어 게이트 절연막은 브레이크 다운을 일으키게 되는 문제점이 있다. 또한, 하부전극의 식각시 게이트 절연막이 과도식각되는 문제점이 있다.However, in the conventional ferroelectric memory device as described above, since a ferroelectric having a high dielectric constant and a gate dielectric having a relatively low dielectric constant form a capacitor in series, when a sufficient electric field is applied to the ferroelectric to cause spontaneous polarization, the gate insulating film is excessively used. The large electric field is lowered, causing the gate insulating film to break down. In addition, there is a problem that the gate insulating film is excessively etched when the lower electrode is etched.

따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결할 수 있는 강유전체 메모리 장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a ferroelectric memory device that can solve the above problems.

또한, 본 발명의 다른 기술적 과제는 상기 강유전체 메모리 장치를 제조하는데 적합한 제조방법을 제공하는데 있다.In addition, another technical problem of the present invention is to provide a manufacturing method suitable for manufacturing the ferroelectric memory device.

도 2는 본 발명에 의한 강유전체 메모리장치를 도시한 단면도이다.2 is a cross-sectional view showing a ferroelectric memory device according to the present invention.

도 3 내지 도 8은 본 발명의 강유전체 메모리장치의 제조방법을 도시한 단면도이다.3 to 8 are cross-sectional views illustrating a method of manufacturing the ferroelectric memory device of the present invention.

상기 기술적 과제를 이루기 위하여 본 발명은 반도체 기판의 활성영역에 제1 폭을 갖고 순차적으로 적층된 게이트 절연막 및 하부전극과, 상기 게이트 절연막과 인접한 반도체 기판의 표면근방에 형성된 리세스 산화막과, 상기 리세스 산화막 하부의 반도체 기판에 형성된 소오스/드레인 영역과, 상기 하부전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 상기 제1 폭보다 작은 제2 폭으로 형성된 상부전극을 포함하여 이루어지는 것을 특징으로 하는 강유전체 메모리 장치를 제공한다.In order to achieve the above technical problem, the present invention provides a gate insulating film and a lower electrode sequentially stacked in an active region of a semiconductor substrate, a recess oxide film formed near a surface of the semiconductor substrate adjacent to the gate insulating film, and the recess. And a source / drain region formed in the semiconductor substrate under the oxide oxide film, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film with a second width smaller than the first width. A ferroelectric memory device is provided.

상기 강유전체막은 PZT(PbZrTiO₃) 또는 Y1(SrBi₂Ta₂O₉)으로 형성되어 있으며, 상기 하부전극 및 상부전극은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합중에서 선택된 하나로 형성되어 있다. 상기 상부전극 상에 접착층이 더 형성되어 있다.The ferroelectric film is formed of PZT (PbZrTiO ₃ ) or Y1 (SrBi ₂ Ta ₂ O ₉ ), and the lower electrode and the upper electrode are formed of one selected from Pt, Ru, RuO ₂ , Ir, IrO _2, and a combination thereof. . An adhesive layer is further formed on the upper electrode.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판의 활성영역에 게이트 절연막 및 물질막 패턴을 순차적으로 형성하는 단계와, 상기 물질막 패턴을 마스크로 상기 반도체 기판을 산화시켜 리세스 산화막을 형성하는 단계와, 상기 물질막 패턴을 제거하는 단계와, 상기 게이트 절연막 상에 제1 폭을 갖는 하부전극을 형성하는 단계와, 상기 하부전극의 엣지에 인접한 반도체 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 하부전극 상에 강유전체막을 형성하는 단계와, 상기 강유전체막 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법을 제공한다.In order to achieve the above technical problem, the present invention includes sequentially forming a gate insulating film and a material film pattern in an active region of a semiconductor substrate, and forming a recess oxide film by oxidizing the semiconductor substrate using the material film pattern as a mask. Removing the material layer pattern; forming a lower electrode having a first width on the gate insulating layer; and forming a source / drain region on a semiconductor substrate adjacent to an edge of the lower electrode. And forming a ferroelectric film on the lower electrode, and forming an upper electrode on the ferroelectric film.

상기 소오스/드레인 영역을 형성하는 단계는 상기 게이트 산화막 상에 하부전극용 도전막을 형성하는 단계와, 상기 하부전극용 도전막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상기 반도체 기판에 불순물을 이온주입하는 단계로 이루어진다.The forming of the source / drain regions may include forming a conductive layer for a lower electrode on the gate oxide layer, forming a photoresist pattern on the conductive layer for the lower electrode, and using the photoresist pattern as a mask. And implanting impurities into the semiconductor substrate.

상기 물질막 패턴은 질화막으로 형성하며, 상기 강유전체막은 PZT 또는 Y1으로 형성한다. 상기 하부전극 및 상부전극은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합중에서 선택된 하나로 형성한다. 상기 상부전극을 형성하는 단계 후에 접착층을 형성하는 단계를 더 구비할 수 있다.The material layer pattern is formed of a nitride layer, and the ferroelectric layer is formed of PZT or Y1. The lower electrode and the upper electrode are formed of one selected from Pt, Ru, RuO ₂ , Ir, IrO _2, and combinations thereof. The method may further include forming an adhesive layer after the forming of the upper electrode.

본 발명의 강유전체 메모리 장치는 리세스 산화막으로 하부전극의 패터닝시 게이트 절연막의 손상을 방지할 수 있으며, 상부전극의 폭을 하부전극보다 작게 하여 게이트 절연막에 과도하게 큰 전계가 인가되는 것을 방지할 수 있다.The ferroelectric memory device of the present invention can prevent damage to the gate insulating film during patterning of the lower electrode with the recess oxide film, and can prevent an excessively large electric field from being applied to the gate insulating film by making the width of the upper electrode smaller than the lower electrode. have.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 2는 본 발명에 의한 강유전체 메모리장치의 단면도이다.2 is a cross-sectional view of a ferroelectric memory device according to the present invention.

구체적으로, 반도체 기판(21)의 활성영역에 게이트 절연막(23) 및 하부전극(29a)이 형성되어 있고, 상기 게이트 절연막(29a)과 인접한 반도체 기판(21)의 표면근방에 리세스 산화막(27)이 형성되어 있으며, 상기 리세스 산화막(27) 하부의 반도체 기판(21)에 소오스/드레인 영역(33)이 형성되어 있다. 상기 하부전극(29a) 및 리세스 산화막(33) 상에 강유전체막(35), 예컨대 PZT막 또는 Y1막이 형성되어 있고, 상기 강유전체막(35) 상에 상부전극(37a)이 형성되어 있다. 상기 하부전극 및 상부전극을 구성하는 물질은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합중에서 선택된 하나이다. 그리고, 상기 상부 전극(37a) 상에는 상기 층간절연막(41)과 접촉이 잘 되도록 접촉층(39a)이 형성되어 있으며 상기 층간절연막(41), 강유전체막(35) 및 리세스 산화막(27)을 관통하여 상기 소오스/드레인 영역(33)과 접속되는 금속층(43)이 형성되어 있다.Specifically, the gate insulating film 23 and the lower electrode 29a are formed in the active region of the semiconductor substrate 21, and the recess oxide film 27 is near the surface of the semiconductor substrate 21 adjacent to the gate insulating film 29a. ) Is formed, and a source / drain region 33 is formed in the semiconductor substrate 21 under the recess oxide layer 27. A ferroelectric film 35, for example, a PZT film or a Y1 film, is formed on the lower electrode 29a and the recess oxide film 33, and an upper electrode 37a is formed on the ferroelectric film 35. The material constituting the lower electrode and the upper electrode is one selected from Pt, Ru, RuO ₂ , Ir, IrO _2, and combinations thereof. In addition, a contact layer 39a is formed on the upper electrode 37a so as to be in contact with the interlayer insulating layer 41 and penetrates the interlayer insulating layer 41, the ferroelectric layer 35, and the recess oxide layer 27. As a result, a metal layer 43 is formed which is connected to the source / drain region 33.

특히, 본 발명의 강유전체 메모리 장치는 하부전극(29a)의 패터닝을 위한 식각시 게이트 절연막(23)의 손상을 방지하기 위하여 리세스 산화막(27)이 형성되어 있다. 또한, 상기 강유전체막(35)에 자발분극을 일으킬만한 충분한 전계가 걸리게 하려면 상기 게이트 절연막(23)에 과도하게 큰 전계가 인가되기 때문에, 이를 방지하기 위하여 본 발명의 강유전체 메모리 장치는 상기 하부전극(29a)은 제1폭으로 형성되어 있고, 상기 상부전극(37a)은 상기 하부전극(29a)의 제1 폭보다 작은 제2 폭으로 형성되어 있다.In particular, in the ferroelectric memory device of the present invention, a recess oxide layer 27 is formed to prevent damage to the gate insulating layer 23 during etching for patterning the lower electrode 29a. In addition, since an excessively large electric field is applied to the gate insulating layer 23 in order to apply a sufficient electric field to cause the spontaneous polarization to the ferroelectric layer 35, the ferroelectric memory device of the present invention uses the lower electrode ( 29a) has a first width, and the upper electrode 37a is formed with a second width smaller than the first width of the lower electrode 29a.

도 3 내지 도 8은 본 발명의 강유전체 메모리장치의 제조방법을 도시한 단면도들이다.3 to 8 are cross-sectional views illustrating a method of manufacturing the ferroelectric memory device of the present invention.

도 3에서, 반도체 기판(21)에 필드절연막(도시 안함)을 형성하여 활성영역과 비활성영역을 한정한다. 이어서, 반도체 기판(21)의 활성영역에 게이트 절연막(23) 및 물질막 패턴(25)을 순차적으로 형성한다. 상기 물질막 패턴(25)은 본 실시예에서는 질화막을 사용한다.In FIG. 3, a field insulating film (not shown) is formed on the semiconductor substrate 21 to define an active region and an inactive region. Subsequently, the gate insulating film 23 and the material film pattern 25 are sequentially formed in the active region of the semiconductor substrate 21. The material film pattern 25 uses a nitride film in this embodiment.

도 4에서, 상기 물질막 패턴(25)을 마스크로 상기 반도체 기판(21)의 표면을 산화시켜 리세스 산화막(27)을 형성한다. 상기 리세스 산화막(27)은 후공정의 하부전극용 제1 도전막 식각시 상기 게이트 절연막(23)을 보호하는 역할을 한다.In FIG. 4, a recess oxide layer 27 is formed by oxidizing the surface of the semiconductor substrate 21 using the material layer pattern 25 as a mask. The recess oxide layer 27 protects the gate insulating layer 23 during the etching of the first conductive layer for the lower electrode in a later process.

도 5에서, 먼저, 상기 물질막 패턴(25)을 제거한 후, 상기 게이트 절연막(23)이 형성된 기판(21)의 전면에 하부전극용 제1 도전막(29)을 형성한다. 상기 하부전극용 제1 도전막(29)은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합 중에서 선택된 하나로 형성한다.In FIG. 5, first, the material layer pattern 25 is removed, and then the first conductive layer 29 for the lower electrode is formed on the entire surface of the substrate 21 on which the gate insulating layer 23 is formed. The lower conductive first conductive layer 29 is formed of one selected from Pt, Ru, RuO ₂ , Ir, IrO _2, and a combination thereof.

도 6에서, 상기 하부전극용 제1 도전막(29) 상에 포토레지스트 패턴(31)을 형성한 후, 상기 포토레지스트 패턴(31)을 마스크로 상기 하부전극용 제1 도전막(29)을 식각하여 제1 폭을 갖는 하부전극(29a)을 형성한다. 이어서, 상기 포토레지스트 패턴(31) 및 하부전극(29a)을 마스크로 반도체 기판(21)의 전면에 불순물을 이온주입하여 소오스/ 드레인 영역(33)을 형성한다. 어렇게 되면, 상기 하부전극(29a)의 엣지에 인접한 반도체 기판(21)에 소오스/드레인 영역(33)이 형성된다.In FIG. 6, after the photoresist pattern 31 is formed on the first conductive layer 29 for the lower electrode, the first conductive layer 29 for the lower electrode is formed using the photoresist pattern 31 as a mask. Etching is performed to form the lower electrode 29a having the first width. Subsequently, an ion is implanted into the entire surface of the semiconductor substrate 21 using the photoresist pattern 31 and the lower electrode 29a as a mask to form a source / drain region 33. In this case, a source / drain region 33 is formed in the semiconductor substrate 21 adjacent to the edge of the lower electrode 29a.

도 7에서, 상기 포토레지스트 패턴(31)을 제거한 후, 상기 하부전극(29a)이 형성된 기판(21)의 전면에 강유전체막(35), 예컨대 PZT 또는 Y1을 형성한다. 이어서, 상기 강유전체막(25) 상에 상부전극용 제2 도전막(37) 및 후공정의 층간절연막 형성시 접촉성을 향상시키기 위하여 접촉층(39)을 순차적으로 형성한다. 상기 상부전극용 제2 도전막(37)은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합 중에서 선택된 하나로 구성하며, 상기 접촉층(39)은 타이타늄 산화막으로 구성한다.In FIG. 7, after removing the photoresist pattern 31, a ferroelectric layer 35, for example, PZT or Y1, is formed on the entire surface of the substrate 21 on which the lower electrode 29a is formed. Subsequently, a contact layer 39 is sequentially formed on the ferroelectric film 25 to improve contactability when forming the second conductive film 37 for the upper electrode and the interlayer insulating film in a later step. The second conductive layer 37 for the upper electrode is formed of one selected from Pt, Ru, RuO ₂ , Ir, IrO _2, and a combination thereof, and the contact layer 39 is formed of a titanium oxide layer.

도 8에서, 상기 접촉층(39) 및 상부전극용 제2 도전막(37)을 이방성식각하여 접촉층 패턴(39a) 및 상부전극(37a)을 형성한다. 이때, 상기 상부전극(37a)은 게이트 절연막(23)에 과도하게 큰 전계가 인가되는 것을 방지하기 위하여 상기 하부전극(29a)의 제1폭보다 작은 제2 폭으로 형성한다.In FIG. 8, the contact layer 39 and the second conductive layer 37 for the upper electrode are anisotropically etched to form the contact layer pattern 39a and the upper electrode 37a. In this case, the upper electrode 37a is formed to have a second width smaller than the first width of the lower electrode 29a in order to prevent an excessively large electric field from being applied to the gate insulating layer 23.

다음에, 도 2에 도시한 바와 같이 상기 접촉층 패턴(39a) 및 상부전극(37a)이 형성된 기판의 전면에 층간절연막(41)을 형성한 후, 상기 층간절연막(41), 강유전체막(35) 및 리세스 산화막(27)을 관통하여 상기 소오스/드레인 영역(33)과 접속되는 금속층(43)을 형성하므로써 강유전체 메모리 장치를 완성한다.Next, as shown in FIG. 2, after the interlayer insulating film 41 is formed on the entire surface of the substrate on which the contact layer pattern 39a and the upper electrode 37a are formed, the interlayer insulating film 41 and the ferroelectric film 35 are formed. ) And a metal layer 43 connected to the source / drain region 33 through the recess oxide film 27 to complete the ferroelectric memory device.

상술한 바와 같이 본 발명의 강유전체 메모리 장치는 리세스 산화막을 형성하여 하부전극의 패터닝시 게이트 절연막의 손상을 방지할 수 있으며, 상부전극의 폭을 하부전극보다 작게하여 게이트 절연막에 과도하게 큰 전계가 인가되는 것을 방지할 수 있다.As described above, the ferroelectric memory device of the present invention may form a recess oxide layer to prevent damage to the gate insulating layer during patterning of the lower electrode. An excessively large electric field is formed in the gate insulating layer by making the width of the upper electrode smaller than the lower electrode. It can be prevented from being applied.

Claims

반도체 기판의 활성영역에 제1 폭을 갖고 순차적으로 적층된 게이트 절연막 및 하부전극;A gate insulating film and a lower electrode sequentially stacked on the active region of the semiconductor substrate with a first width;

상기 게이트 절연막과 인접한 반도체 기판의 표면근방에 형성된 리세스 산화막;A recess oxide film formed near a surface of the semiconductor substrate adjacent to the gate insulating film;

상기 리세스 산화막 하부의 반도체 기판에 형성된 소오스/드레인 영역;Source / drain regions formed in the semiconductor substrate under the recess oxide layer;

상기 하부전극 상에 형성된 강유전체막; 및A ferroelectric film formed on the lower electrode; And

상기 강유전체막 상에 상기 제1 폭보다 작은 제2 폭으로 형성된 상부전극을 포함하여 이루어지는 것을 특징으로 하는 강유전체 메모리 장치.And an upper electrode formed on the ferroelectric layer, the upper electrode having a second width smaller than the first width.

제1항에 있어서, 상기 강유전체막은 PZT 또는 Y1으로 형성되어 있는 것을 특징으로 하는 강유전체 메모리 장치.The ferroelectric memory device of claim 1, wherein the ferroelectric film is formed of PZT or Y1.

제1항에 있어서, 상기 하부전극 및 상부전극은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합중에서 선택된 하나로 형성되어 있는 것을 특징으로 하는 강유전체 메모리장치.The ferroelectric memory device of claim 1, wherein the lower electrode and the upper electrode are formed of one selected from Pt, Ru, RuO ₂ , Ir, IrO _2, and a combination thereof.

제1항에 있어서, 상기 상부전극 상에 접착층이 더 형성되어 있는 것을 특징으로 하는 강유전체 메모리장치.The ferroelectric memory device of claim 1, wherein an adhesive layer is further formed on the upper electrode.

반도체 기판의 활성영역에 게이트 절연막 및 물질막 패턴을 순차적으로 형성하는 단계;Sequentially forming a gate insulating film and a material film pattern in an active region of the semiconductor substrate;

상기 물질막 패턴을 마스크로 상기 반도체 기판을 산화시켜 리세스 산화막을 형성하는 단계;Oxidizing the semiconductor substrate using the material layer pattern as a mask to form a recess oxide layer;

상기 물질막 패턴을 제거하는 단계;Removing the material film pattern;

상기 게이트 절연막 상에 제1 폭을 갖는 하부전극을 형성하는 단계;Forming a lower electrode having a first width on the gate insulating film;

상기 하부전극의 엣지에 인접한 반도체 기판에 소오스/드레인 영역을 형성하는 단계;Forming a source / drain region on the semiconductor substrate adjacent to the edge of the lower electrode;

상기 하부전극 상에 강유전체막을 형성하는 단계; 및Forming a ferroelectric film on the lower electrode; And

상기 강유전체막 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.And forming an upper electrode on the ferroelectric film.

제5항에 있어서, 상기 물질막 패턴은 질화막으로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.The method of claim 5, wherein the material layer pattern is formed of a nitride layer.

제5항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계는 상기 게이트 산화막 상에 하부전극용 도전막을 형성하는 단계와, 상기 하부전극용 도전막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상기 반도체 기판에 불순물을 이온주입하는 단계로 이루어지는 것을 특징으로 강유전체 메모리 장치의 제조방법.The method of claim 5, wherein the forming of the source / drain regions comprises: forming a lower electrode conductive film on the gate oxide layer, forming a photoresist pattern on the lower electrode conductive film, and forming the photoresist layer. A method of manufacturing a ferroelectric memory device, comprising: implanting impurities into the semiconductor substrate using a resist pattern as a mask.

제5항에 있어서, 상기 강유전체막은 PZT 또는 Y1으로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.The method of manufacturing a ferroelectric memory device according to claim 5, wherein the ferroelectric film is formed of PZT or Y1.

제5항에 있어서, 상기 하부전극 및 상부전극은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합중에서 선택된 하나로 형성하는 것을 특징으로 하는 강유전체 메모리장치의 제조방법.The method of claim 5, wherein the lower electrode and the upper electrode are formed of one selected from Pt, Ru, RuO ₂ , Ir, IrO _2, and a combination thereof.

제5항에 있어서, 상기 상부전극을 형성하는 단계 후에 접착층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.The method of claim 5, further comprising: forming an adhesive layer after the forming of the upper electrode.