KR100219532B1 - 강유전체 메모리 장치 및 그 제조방법 - Google Patents

Abstract

강유전체 메모리 장치가 개시되어 있다. 본 발명은 반도체 기판의 활성영역에 제1 폭을 갖고 순차적으로 적층된 게이트 절연막 및 하부전극과, 상기 게이트 절연막과 인접한 반도체 기판의 표면근방에 형성된 리세스 산화막과, 상기 리세스 산화막 하부의 반도체 기판에 형성된 소오스/드레인 영역과, 상기 하부전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 상기 제1 폭보다 작은 제2 폭으로 형성된 상부전극을 포함한다. 본 발명의 강유전체 메모리 장치는 리세스 산화막으로 하부전극의 패터닝시 게이트 절연막의 손상을 방지할 수 있으며, 상부전극의 폭을 하부전극보다 작게 하여 게이트 절연막에 과도하게 큰 전계가 인가되는 것을 방지할 수 있다.

Description

강유전체 메모리 장치 및 그 제조방법

본 발명은 강유전체 메모리 장치 (FRAM:ferroelectric random access memory 및 그 제조방법에 관한 것으로, 특히 게이트 절연막의 과도 식각문제와 큰 전계효과를 효과적으로 감소시킬 수 있는 강유전체 메모리 장치 및 그 제조방법에 관한 것이다.

다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치는 높은 집적도와 빠른 동작속도라는 장점을 가지는 반면, 셀의 축적용량에 축적된 정보전하가 누설전류에 의해 시간이 지나면서 감소하므로 이를 위해 리프레쉬(refresh)라고 불리는 정보재생동작이 요구된다는 단점을 갖는다. 한편, 스태틱 랜덤 억세스 메모리(static random access memory; SRAM) 장치, EEPROM(electrically erasable programmable read only memory) 장치, 플래쉬 메모리 장치 등은 데이터의 저장 면에서는 장점을 가지나, 동작전압이 높거나 동작속도가 느리다는 단점을 갖는다.

이에, 강유전체 메모리 장치는 강유전성이라는 물질의 물리적 특성을 이용하여 소자를 제조하게 되므로, 상기한 양쪽의 장점을 모두 살릴 수 있다는 큰 잇점을 갖는다. 강유전성이란 어떤 물질에 전압을 가하면 전기쌍극자(electric dipole)들이 전계방향으로 배열(polarization)되며 이러한 배열은 전압을 제거하여도 감소하기만 할 뿐 어느정도의 잔류분극(remnant polarization)을 보유하게 되는 성질을 말한다. 이러한 잔류분극을 데이터의 저장으로 이용하면, 외부의 전압이 없어도 데이터의 저장이 가능해진다.

강유전체 메모리 장치는 크게 두가지 방식으로 구분되는데, 강유전체 캐패시터의 축적된 전하량의 변화를 검출하는 방식과 강유전체의 자발분극에 의한 반도체의 저항변화를 검출하는 방식이 그것이다.

상기 강유전체 캐패시터의 축적 전하량을 검출하는 방식에는 하나의 캐패시터와 하나의 트랜지스터로 단위셀을 형성하는 구조가 대표적이다. 이 방식은 DRAM에서 널리 사용되고 있는 것으로, 상보형 모스(CMOS) 구조 위에 두꺼운 층간절연막을 형성하고 그 위에 강유전체 캐패시터를 형성하는 구조이다. 이 방식은 강유전체의 전극을 구성하는 재료가 그 하부에 위치하는 CMOS에 미치는 영향을 적게 할 수 있다는 장점을 갖지만, 데이터의 독출시 데이터가 없어져 버리는 문제점 (destructive read out)을 갖고 있다.

두 번째 방식인 강유전체의 자발분극에 의한 반도체의 저항변화를 검출하는 방식으로는, MFT FET(Metal-Ferroelectric-Semiconductor FET)와 MFMIS FET(Metal-Ferroelectric-Metal-Insulator-Semiconductor FET)의 두가지 구조가 대표적이다. 이 방식은 하나의 트랜지스터로 단위셀을 형성하는 구조이므로, 1-트랜지스터/1-캐패시터의 구조인 DRAM에 비해 셀 면적을 작게 할 수 있다. 또한, 불활성 반도체 소자이면서도 플래쉬 메모리 장치와 같이 긴 쓰기(write) 시간이 소요되지 않으며, 데이터의 독출 후에도 데이터가 유지되는 비파괴적 독출(nondestructive read out)이 가능하다. 이러한 1-트랜지스터 구조의 강유전체 메모리 장치를 동작시키기 위해서는 스위칭 트랜지스터가 필요하게 되므로, 결국 강유전체 메모리 트랜지스터와 스위칭 트랜지스터로 단위셀을 형성한다.

도 1은 일예로 종래의 MFMIS 구조의 강유전체 메모리 장치를 도시한 단면도이다.

구체적으로, 반도체 기판(1) 상에 게이트 절연막(3)이 형성되어 있고, 상기 게이트 절연막(3) 상에 하부전극(5)이 형성되어 있다. 그리고, 상기 하부전극(5) 상에 강유전체막(7)이 형성되어 있으며, 상기 강유전체막(7) 상에 상부전극(8)이 형성되어 있다. 또한, 상기 게이트 절연막(3)의 엣지에 인접한 반도체 기판(1)의 표면근방에 소오스/드레인 영역(11)이 형성되어 있다.

상기 강유전체 메모리 장치는 강유전체 커패시터가 갖는 극성방향에 따라 게이트 절연막(3) 아래의 반도체 기판(1) 표면에 채널 존재여부가 결정된다. 상기 강유전체 메모리 장치는 예컨대 채널이 도통상태면 1, 비도통상태면 0으로 인식하는 방법을 동작원리로 한다.

그런데, 상술한 바와 같은 종래의 강유전체 메모리 장치는 유전율이 큰 강유전체와 상대적으로 유전율이 작은 게이트 절연막이 직렬로 커패시터를 형성하기 때문에, 강유전체에 자발분극을 일으킬만한 충분한 전계가 인가되면 게이트 절연막에 과도하게 큰 전계가 인하되어 게이트 절연막은 브레이크 다운을 일으키게 되는 문제점이 있다. 또한, 하부전극의 식각시 게이트 절연막이 과도식각되는 문제점이 있다.

따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결할 수 있는 강유전체 메모리 장치를 제공하는데 있다.

또한, 본 발명의 다른 기술적 과제는 상기 강유전체 메모리 장치를 제조하는데 적합한 제조방법을 제공하는데 있다.

도 1은 일예로 종래의 MFMIS 구조의 강유전체 메모리 장치를 도시한 단면도이다.

도 2는 본 발명에 의한 강유전체 메모리장치를 도시한 단면도이다.

도 3 내지 도 8은 본 발명의 강유전체 메모리장치의 제조방법을 도시한 단면도이다.

상기 기술적 과제를 이루기 위하여 본 발명은 반도체 기판의 활성영역에 제1 폭을 갖고 순차적으로 적층된 게이트 절연막 및 하부전극과, 상기 게이트 절연막과 인접한 반도체 기판의 표면근방에 형성된 리세스 산화막과, 상기 리세스 산화막 하부의 반도체 기판에 형성된 소오스/드레인 영역과, 상기 하부전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 상기 제1 폭보다 작은 제2 폭으로 형성된 상부전극을 포함하여 이루어지는 것을 특징으로 하는 강유전체 메모리 장치를 제공한다.

상기 강유전체막은 PZT(PbZrTiO₃) 또는 Y1(SrBi₂Ta₂O₉)으로 형성되어 있으며, 상기 하부전극 및 상부전극은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합중에서 선택된 하나로 형성되어 있다. 상기 상부전극 상에 접착층이 더 형성되어 있다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판의 활성영역에 게이트 절연막 및 물질막 패턴을 순차적으로 형성하는 단계와, 상기 물질막 패턴을 마스크로 상기 반도체 기판을 산화시켜 리세스 산화막을 형성하는 단계와, 상기 물질막 패턴을 제거하는 단계와, 상기 게이트 절연막 상에 제1 폭을 갖는 하부전극을 형성하는 단계와, 상기 하부전극의 엣지에 인접한 반도체 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 하부전극 상에 강유전체막을 형성하는 단계와, 상기 강유전체막 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법을 제공한다.

상기 소오스/드레인 영역을 형성하는 단계는 상기 게이트 산화막 상에 하부전극용 도전막을 형성하는 단계와, 상기 하부전극용 도전막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상기 반도체 기판에 불순물을 이온주입하는 단계로 이루어진다.

상기 물질막 패턴은 질화막으로 형성하며, 상기 강유전체막은 PZT 또는 Y1으로 형성한다. 상기 하부전극 및 상부전극은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합중에서 선택된 하나로 형성한다. 상기 상부전극을 형성하는 단계 후에 접착층을 형성하는 단계를 더 구비할 수 있다.

본 발명의 강유전체 메모리 장치는 리세스 산화막으로 하부전극의 패터닝시 게이트 절연막의 손상을 방지할 수 있으며, 상부전극의 폭을 하부전극보다 작게 하여 게이트 절연막에 과도하게 큰 전계가 인가되는 것을 방지할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 2는 본 발명에 의한 강유전체 메모리장치의 단면도이다.

구체적으로, 반도체 기판(21)의 활성영역에 게이트 절연막(23) 및 하부전극(29a)이 형성되어 있고, 상기 게이트 절연막(29a)과 인접한 반도체 기판(21)의 표면근방에 리세스 산화막(27)이 형성되어 있으며, 상기 리세스 산화막(27) 하부의 반도체 기판(21)에 소오스/드레인 영역(33)이 형성되어 있다. 상기 하부전극(29a) 및 리세스 산화막(33) 상에 강유전체막(35), 예컨대 PZT막 또는 Y1막이 형성되어 있고, 상기 강유전체막(35) 상에 상부전극(37a)이 형성되어 있다. 상기 하부전극 및 상부전극을 구성하는 물질은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합중에서 선택된 하나이다. 그리고, 상기 상부 전극(37a) 상에는 상기 층간절연막(41)과 접촉이 잘 되도록 접촉층(39a)이 형성되어 있으며 상기 층간절연막(41), 강유전체막(35) 및 리세스 산화막(27)을 관통하여 상기 소오스/드레인 영역(33)과 접속되는 금속층(43)이 형성되어 있다.

특히, 본 발명의 강유전체 메모리 장치는 하부전극(29a)의 패터닝을 위한 식각시 게이트 절연막(23)의 손상을 방지하기 위하여 리세스 산화막(27)이 형성되어 있다. 또한, 상기 강유전체막(35)에 자발분극을 일으킬만한 충분한 전계가 걸리게 하려면 상기 게이트 절연막(23)에 과도하게 큰 전계가 인가되기 때문에, 이를 방지하기 위하여 본 발명의 강유전체 메모리 장치는 상기 하부전극(29a)은 제1폭으로 형성되어 있고, 상기 상부전극(37a)은 상기 하부전극(29a)의 제1 폭보다 작은 제2 폭으로 형성되어 있다.

도 3 내지 도 8은 본 발명의 강유전체 메모리장치의 제조방법을 도시한 단면도들이다.

도 3에서, 반도체 기판(21)에 필드절연막(도시 안함)을 형성하여 활성영역과 비활성영역을 한정한다. 이어서, 반도체 기판(21)의 활성영역에 게이트 절연막(23) 및 물질막 패턴(25)을 순차적으로 형성한다. 상기 물질막 패턴(25)은 본 실시예에서는 질화막을 사용한다.

도 4에서, 상기 물질막 패턴(25)을 마스크로 상기 반도체 기판(21)의 표면을 산화시켜 리세스 산화막(27)을 형성한다. 상기 리세스 산화막(27)은 후공정의 하부전극용 제1 도전막 식각시 상기 게이트 절연막(23)을 보호하는 역할을 한다.

도 5에서, 먼저, 상기 물질막 패턴(25)을 제거한 후, 상기 게이트 절연막(23)이 형성된 기판(21)의 전면에 하부전극용 제1 도전막(29)을 형성한다. 상기 하부전극용 제1 도전막(29)은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합 중에서 선택된 하나로 형성한다.

도 6에서, 상기 하부전극용 제1 도전막(29) 상에 포토레지스트 패턴(31)을 형성한 후, 상기 포토레지스트 패턴(31)을 마스크로 상기 하부전극용 제1 도전막(29)을 식각하여 제1 폭을 갖는 하부전극(29a)을 형성한다. 이어서, 상기 포토레지스트 패턴(31) 및 하부전극(29a)을 마스크로 반도체 기판(21)의 전면에 불순물을 이온주입하여 소오스/ 드레인 영역(33)을 형성한다. 어렇게 되면, 상기 하부전극(29a)의 엣지에 인접한 반도체 기판(21)에 소오스/드레인 영역(33)이 형성된다.

도 7에서, 상기 포토레지스트 패턴(31)을 제거한 후, 상기 하부전극(29a)이 형성된 기판(21)의 전면에 강유전체막(35), 예컨대 PZT 또는 Y1을 형성한다. 이어서, 상기 강유전체막(25) 상에 상부전극용 제2 도전막(37) 및 후공정의 층간절연막 형성시 접촉성을 향상시키기 위하여 접촉층(39)을 순차적으로 형성한다. 상기 상부전극용 제2 도전막(37)은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합 중에서 선택된 하나로 구성하며, 상기 접촉층(39)은 타이타늄 산화막으로 구성한다.

도 8에서, 상기 접촉층(39) 및 상부전극용 제2 도전막(37)을 이방성식각하여 접촉층 패턴(39a) 및 상부전극(37a)을 형성한다. 이때, 상기 상부전극(37a)은 게이트 절연막(23)에 과도하게 큰 전계가 인가되는 것을 방지하기 위하여 상기 하부전극(29a)의 제1폭보다 작은 제2 폭으로 형성한다.

다음에, 도 2에 도시한 바와 같이 상기 접촉층 패턴(39a) 및 상부전극(37a)이 형성된 기판의 전면에 층간절연막(41)을 형성한 후, 상기 층간절연막(41), 강유전체막(35) 및 리세스 산화막(27)을 관통하여 상기 소오스/드레인 영역(33)과 접속되는 금속층(43)을 형성하므로써 강유전체 메모리 장치를 완성한다.

상술한 바와 같이 본 발명의 강유전체 메모리 장치는 리세스 산화막을 형성하여 하부전극의 패터닝시 게이트 절연막의 손상을 방지할 수 있으며, 상부전극의 폭을 하부전극보다 작게하여 게이트 절연막에 과도하게 큰 전계가 인가되는 것을 방지할 수 있다.

Claims (10)

1. 반도체 기판의 활성영역에 제1 폭을 갖고 순차적으로 적층된 게이트 절연막 및 하부전극;

   상기 게이트 절연막과 인접한 반도체 기판의 표면근방에 형성된 리세스 산화막;

   상기 리세스 산화막 하부의 반도체 기판에 형성된 소오스/드레인 영역;

   상기 하부전극 상에 형성된 강유전체막; 및

   상기 강유전체막 상에 상기 제1 폭보다 작은 제2 폭으로 형성된 상부전극을 포함하여 이루어지는 것을 특징으로 하는 강유전체 메모리 장치.
2. 제1항에 있어서, 상기 강유전체막은 PZT 또는 Y1으로 형성되어 있는 것을 특징으로 하는 강유전체 메모리 장치.
3. 제1항에 있어서, 상기 하부전극 및 상부전극은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합중에서 선택된 하나로 형성되어 있는 것을 특징으로 하는 강유전체 메모리장치.
4. 제1항에 있어서, 상기 상부전극 상에 접착층이 더 형성되어 있는 것을 특징으로 하는 강유전체 메모리장치.
5. 반도체 기판의 활성영역에 게이트 절연막 및 물질막 패턴을 순차적으로 형성하는 단계;

   상기 물질막 패턴을 마스크로 상기 반도체 기판을 산화시켜 리세스 산화막을 형성하는 단계;

   상기 물질막 패턴을 제거하는 단계;

   상기 게이트 절연막 상에 제1 폭을 갖는 하부전극을 형성하는 단계;

   상기 하부전극의 엣지에 인접한 반도체 기판에 소오스/드레인 영역을 형성하는 단계;

   상기 하부전극 상에 강유전체막을 형성하는 단계; 및

   상기 강유전체막 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
6. 제5항에 있어서, 상기 물질막 패턴은 질화막으로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
7. 제5항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계는 상기 게이트 산화막 상에 하부전극용 도전막을 형성하는 단계와, 상기 하부전극용 도전막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상기 반도체 기판에 불순물을 이온주입하는 단계로 이루어지는 것을 특징으로 강유전체 메모리 장치의 제조방법.
8. 제5항에 있어서, 상기 강유전체막은 PZT 또는 Y1으로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
9. 제5항에 있어서, 상기 하부전극 및 상부전극은 Pt, Ru, RuO₂, Ir, IrO₂및 그 조합중에서 선택된 하나로 형성하는 것을 특징으로 하는 강유전체 메모리장치의 제조방법.
10. 제5항에 있어서, 상기 상부전극을 형성하는 단계 후에 접착층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.

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