KR100624472B1

KR100624472B1 - Ferroelectic random access memory and method for manufacturing the same

Info

Publication number: KR100624472B1
Application number: KR1020000029638A
Authority: KR
Inventors: 조광준; 김동준
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-05-31
Filing date: 2000-05-31
Publication date: 2006-09-18
Also published as: KR20010108747A

Abstract

본 발명은 워드라인에 연결된 모든 셀의 선택을 방지하여 강유전물질의 분극방향을 각각 조절하는데 적합한 강유전체 기억소자 및 그의 제조 방법에 관한 것으로, 이를 위한 본발명의 강유전체 기억소자는 반도체 기판 상에 게이트산화막, 강유전물질 및 게이트의 적층구조로 이루어진 MFS형 트랜지스터; 및 상기 MFS형 트랜지스터 상부에 형성되며 전도성 물질을 통해 소오스단이 상기 MFS형 트랜지스터의 게이트에 전기적으로 연결된 TFT형 트랜지스터를 포함하여 단위 셀이 구성되며, 상기 TFT형 트랜지스터의 드레인이 비트라인에 연결되고 상기 TFT형 트랜지스터의 게이트가 워드라인에 연결되어, 상기 워드라인과 비트라인의 조합으로 상기 TFT형 트랜지스터를 선택하고 상기 선택된 TFT형 트랜지스터를 도통시킨 후 도통된 TFT형 트랜지스터에 연결된 상기 MFS형 트랜지스터의 강유전물질의 분극방향을 조절한다.The present invention relates to a ferroelectric memory device suitable for controlling the polarization direction of a ferroelectric material by preventing selection of all cells connected to a word line, and a method of manufacturing the ferroelectric memory device of the present invention. An MFS transistor having a stacked structure of ferroelectric materials and gates; And a TFT type transistor formed on the MFS transistor and having a source terminal electrically connected to a gate of the MFS transistor through a conductive material. A drain of the TFT transistor is connected to a bit line. A gate of the TFT transistor is connected to a word line, and the combination of the word line and the bit line selects the TFT transistor, conducts the selected TFT transistor, and then connects the TFT transistor. Adjust the polarization direction of ferroelectric material.

강유전체, MFSFET, TFT, 게이트트랜지스터, 분극Ferroelectric, MFSFET, TFT, Gate Transistor, Polarization

Description

강유전체 기억소자 및 그의 제조 방법{FERROELECTIC RANDOM ACCESS MEMORY AND METHOD FOR MANUFACTURING THE SAME} Ferroelectric memory device and method of manufacturing the same {FERROELECTIC RANDOM ACCESS MEMORY AND METHOD FOR MANUFACTURING THE SAME}

도 1a 는 종래기술에 따른 DRAM의 단위 셀 구조에 적용한 강유전체 기억소자의 단위셀의 등가 회로도,1A is an equivalent circuit diagram of a unit cell of a ferroelectric memory device applied to a unit cell structure of a DRAM according to the prior art;

도 1b 는 종래기술의 MFSFET형 강유전체 기억소자의 단위 셀을 나타낸 등가회로도,1B is an equivalent circuit diagram showing a unit cell of a conventional MFSFET type ferroelectric memory device;

도 2 는 본 발명의 바람직한 실시예에 따른 TFT를 이용한 MFSFET형 강유전체 기억소자의 단위 셀을 나타낸 등가회로도,2 is an equivalent circuit diagram showing a unit cell of an MFSFET type ferroelectric memory device using TFTs according to a preferred embodiment of the present invention;

도 3은 도 2의 단위 셀을 배열한 메모리셀 블록을 나타낸 구성도,3 is a block diagram illustrating a memory cell block in which unit cells of FIG. 2 are arranged;

도 4a 내지 도 4c는 본 발명의 바람직한 실시예에 따른 강유전체 기억소자의 제조 방법을 나타낸 공정 단면도.
4A to 4C are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to a preferred embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

11 : 반도체 기판 12 : 필드산화막11 semiconductor substrate 12 field oxide film

13 : MFSFET의 게이트산화막 14 : 강유전 물질13 gate oxide film of MFSFET 14 ferroelectric material

15 : MFSFET의 게이트 16 : MFSFET의 소오스/드레인 15: Gate of MFSFET 16: Source / Drain of MFSFET

17 : 제 1 층간절연막 18 : 금속전극17: first interlayer insulating film 18: metal electrode

19 : 제 2 층간 절연막 20 : TFT의 게이트19: second interlayer insulating film 20: TFT gate

21 : TFT의 게이트산화막 22 : 채널용 비정질실리콘21. TFT oxide film 22. Channel amorphous silicon

23a : TFT의 소오스 23b : TFT의 드레인 23a: TFT source 23b: TFT drain

24 : 국부배선
24: local wiring

본 발명은 반도체 메모리의 집적회로에 관한 것으로, 특히 MFSFET(Metal-Ferroelectric Semiconductor Field Effect Transistor)형 강유전체 기억소자 (Ferroelectric Memory device) 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to integrated circuits of semiconductor memories, and more particularly, to a ferroelectric memory device (MFSFET) type ferroelectric memory device and a method of manufacturing the same.

일반적으로, 강유전 물질은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Residual polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성 메모리 소자(Non Volatile RAM; NVRAM)로의 응용이 실현되고 있다. 이러한 강유전 물질을 이용하는 비휘발성 메모리 소자는, 인가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysterisis) 특성을 이용한다.In general, ferroelectric materials have dielectric constants of several hundreds to thousands at room temperature, and have two stable residual polarization states, and thus, thin films are applied to nonvolatile memory devices (NVRAMs). In the nonvolatile memory device using the ferroelectric material, the digital signals '1' and '0' are inputted by adjusting the direction of polarization in the direction of the electric field to be applied and inputting a signal and remaining polarization when the electric field is removed. It uses Hysterisis characteristics to store.

상기의 강유전 물질을 이용한 강유전체 메모리 소자는 DRAM(Dynamic RAM)과 같이 트랜지스터(Transistor) 하나와 캐패시터(Capacitor) 하나로 이루어진 고전적인 메모리 셀 아키텍쳐(Memory cell architecture) 외에 트랜지스터 1개로 셀을 구성하는 방법이 제안되고 있다. In the ferroelectric memory device using the ferroelectric material, a method of constructing a cell with one transistor in addition to the classical memory cell architecture including one transistor and one capacitor, such as DRAM (Dynamic RAM), is proposed. It is becoming.

특히, MFSFET(Metal Ferroelectric Semiconductor Field Effect Transistor)형의 강유전체 메모리 셀은 백금(Pt)등의 금속전극 또는 산화이리듐(IrO₂), 산화루비듐(RuO) 등의 전도성 산화막(Conductive Oxide)의 전도체로 이루어진 게이트 아래에 강유전 물질을 삽입하여 게이트에 일정 전압을 인가함으로써, 강유전 물질의 잔류 분극 방향을 조절하고, 강유전 물질의 분극 방향에 따라 트랜지스터의 채널 (Channel)이 온/오프(On/Off)되는 것을 이용한다.In particular, a ferroelectric memory cell of a metal ferroelectric semiconductor field effect transistor (MFSFET) type is composed of a metal electrode such as platinum (Pt) or a conductor of a conductive oxide such as iridium oxide (IrO ₂ ) or rubidium oxide (RuO). By inserting a ferroelectric material under the gate and applying a constant voltage to the gate, it controls the direction of the remaining polarization of the ferroelectric material, and the transistor channel is turned on / off according to the polarization direction of the ferroelectric material. I use it.

그러나, 상기의 MFSFET 구조의 강유전체 메모리 셀을 구성하기 위해서는, 반도체 기판과 강유전 물질과의 반응을 억제할 수 있는 게이트산화막(Gate Oxide) 물질을 선택해야만 하는데, 이러한 문제를 해결하기 위해 TiO₂, ZrO₂, CeO, Al₂O₃ 등의 게이트박막이 연구되고 있으나, 아직 완벽한 산화막 박막에 대한 가능성은 많은 실험을 필요로 한다. However, in order to construct the ferroelectric memory cell of the MFSFET structure, a gate oxide material capable of suppressing the reaction between the semiconductor substrate and the ferroelectric material must be selected. In order to solve such a problem, TiO ₂ and ZrO have been selected. Gate thin films such as ₂ , CeO, Al ₂ O _3, etc. have been studied, but the possibility of a perfect oxide thin film still requires many experiments.

또한, 도 1a은 종래의 강유전체 기억소자의 단위 셀을 나타낸 등가회로도로서, 통상적인 DRAM의 단위 셀(하나의 트랜지스터와 하나의 캐패시터)의 구조를 강유전체 기억소자의 단위 셀에 적용하고 있다. 즉, 하나의 트랜지스터(M10)에 하나의 강유전체 캐패시터(FCp)를 연결하여 강유전체 기억소자의 단위 셀을 구성하고 이러한 단위 셀들을 배열한 메모리 블럭에 있어서, 워드라인(WL)과 비트라인(BL)을 각각 선택하여 워드라인(WL)에 연결되어 있는 모든 셀 트랜지스터의 게이트가 오픈되어 있는 상태에서 소정 비트라인(BL)에 전압을 인가하여 워드라인(WL)과 교차되는 셀 트랜지스터만이 전류가 흘러 강유전체 캐패시터(FCp)에 전하가 충전되도록 한다. 그러나, 특정 강유전체 메모리 셀을 선택하기 위해 워드라인(WL)에 일정 전압을 인가했을 경우, 워드라인(WL)에 연결되어 있는 모든 셀 트랜지스터의 게이트에 전압이 인가됨으로 강유전 물질의 분극 방향에 영향을 주게 된다.FIG. 1A is an equivalent circuit diagram showing a unit cell of a conventional ferroelectric memory device, in which a structure of a conventional DRAM unit cell (one transistor and one capacitor) is applied to the unit cell of the ferroelectric memory device. That is, in a memory block in which a unit cell of a ferroelectric memory device is connected by connecting one ferroelectric capacitor FCp to one transistor M10 and the unit cells are arranged, a word line WL and a bit line BL Selects and applies a voltage to a predetermined bit line BL while the gates of all cell transistors connected to the word line WL are open, so that only the cell transistors crossing the word line WL flow current. An electric charge is charged in the ferroelectric capacitor FCp. However, when a certain voltage is applied to the word line WL to select a specific ferroelectric memory cell, voltage is applied to the gates of all cell transistors connected to the word line WL, thereby affecting the polarization direction of the ferroelectric material. Given.

그리고, 도 1b에 도시된 바와 같이, MFSFET형 강유전체 기억소자를 DRAM의 단위 셀 구조에 적용할 경우에도 동일하게 특정 셀을 선택하기 위해 워드라인에 일정 전압을 인가했을 경우, 워드라인에 연결되어 있는 모든 셀 트랜지스터의 게이트에 전압이 인가되기 때문에 강유전 물질의 분극 방향에 영향을 미치게 된다.In addition, as shown in FIG. 1B, when a MFSFET-type ferroelectric memory device is applied to a unit cell structure of a DRAM, when a certain voltage is applied to a word line to select a specific cell, it is connected to the word line. Since voltage is applied to the gates of all cell transistors, the polarization direction of the ferroelectric material is affected.

또한, 셀 트랜지스터의 게이트에 인가된 전압에 의해 특정 셀의 게이트 하부의 강유전 물질을 폴링(Polling)하기 위해 워드라인에 Vc/2(Vc는 항전압) 또는 Vc/3의 전압을 비트라인에는 -Vc/2 또는 -Vc/3의 전압을 인가하여 특정 셀의 게이트에 인가되는 전압차를 크게 하는 방법 등이 제안되었으나, 이러한 방법 또한 다른 셀에도 Vc/2 또는 Vc/3의 전압을 인가하게 됨으로 전력 소모도 증가할 뿐 아니라, 동작하는 셀과 동작하지 않는 셀의 전압차가 작아 오동작이 발생하게 된다.
In addition, a voltage of Vc / 2 (Vc is a constant voltage) or Vc / 3 is applied to the word line to poll the ferroelectric material under the gate of a specific cell by the voltage applied to the gate of the cell transistor. A method of increasing a voltage difference applied to a gate of a specific cell by applying a voltage of Vc / 2 or -Vc / 3 has been proposed, but this method also applies a voltage of Vc / 2 or Vc / 3 to other cells. In addition to increased power consumption, malfunctions occur because the voltage difference between the cell that is in operation and the cell that is not in operation is small.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 단위 셀의 집적도를 향상시키고, 다른 단위 셀에 영향을 주지 않고 원하는 단위 셀의 강유전 물질의 분극 방향을 조절하는데 적합한 강유전체 기억소자 및 그의 제조 방법을 제공함에 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and is a ferroelectric memory device suitable for improving the degree of integration of a unit cell and controlling the polarization direction of a ferroelectric material of a desired unit cell without affecting other unit cells, and a manufacturing method thereof. The purpose is to provide.

상기의 목적을 달성하기 위한 본 발명의 강유전체 기억소자는 반도체 기판 상에 게이트산화막, 강유전물질 및 게이트의 적층구조로 이루어진 MFS형 트랜지스터; 및 상기 MFS형 트랜지스터 상부에 형성되며 전도성 물질을 통해 소오스단이 상기 MFS형 트랜지스터의 게이트에 전기적으로 연결된 TFT형 트랜지스터를 포함하여 단위 셀이 구성되며, 상기 TFT형 트랜지스터의 드레인이 비트라인에 연결되고 상기 TFT형 트랜지스터의 게이트가 워드라인에 연결되어, 상기 워드라인과 비트라인의 조합으로 상기 TFT형 트랜지스터를 선택하고 상기 선택된 TFT형 트랜지스터를 도통시킨 후 도통된 TFT형 트랜지스터에 연결된 상기 MFS형 트랜지스터의 강유전물질의 분극방향을 조절하는 것을 특징으로 하고, 그의 제조 방법은 반도체 기판 상에 게이트산화막, 강유전체, 게이트전극으로 이루어진 MFS형 트랜지스터를 형성하는 단계; 상기 MFS형 트랜지스터 상부에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 식각하여 상기 MFS형 트랜지스터의 게이트전극의 표면을 노출시키는 단계; 상기 층간절연막의 식각 부분의 일측에 이온도핑에 의한 소오스/드레인을 구비한 하부 게이트 구조의 TFT형 트랜지스터를 형성하는 단계; 및 상기 TFT형 트랜지스터의 소오스와 상기 MFS형 트랜지스터의 게이트전극을 연결하는 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하고, 또한 상기 단위 셀을 이용한 강유전체 기억소자의 구동 방법은 상기 단위 셀을 병렬 접속하여 메모리셀 블록을 구성하고 상기 메모리셀 블록을 복수개 배치하여 셀어레이를 구성한 강유전체 기억소자의 구동방법에 있어서, 상기 단위 셀의 각 TFT형 트랜지스터를 도통시켜주는 단계; 상기 메모리셀 블록 중 어느 하나의 단위 셀을 선택하고 상기 선택된 단위 셀의 MFS형 트랜지스터 게이트 하부의 강유전 물질의 분극방향을 조절하여 데이터를 기록하는 단계; 및 상기 단위 셀의 MFS형 트랜지스터의 소오스/드레인에 흐르는 전류차이를 검출하여 데이터를 독출하는 단계를 포함하여 이루어짐을 특징으로 한다.A ferroelectric memory device of the present invention for achieving the above object is an MFS transistor comprising a stacked structure of a gate oxide film, a ferroelectric material and a gate on a semiconductor substrate; And a TFT type transistor formed on the MFS transistor and having a source terminal electrically connected to a gate of the MFS transistor through a conductive material. A drain of the TFT transistor is connected to a bit line. A gate of the TFT transistor is connected to a word line, and the combination of the word line and the bit line selects the TFT transistor, conducts the selected TFT transistor, and then connects the TFT transistor. Characterized in that the polarization direction of the ferroelectric material is controlled, the manufacturing method thereof comprises the steps of forming an MFS transistor consisting of a gate oxide film, a ferroelectric, a gate electrode on a semiconductor substrate; Forming an interlayer insulating film over the MFS transistor and selectively etching the interlayer insulating film to expose a surface of the gate electrode of the MFS transistor; Forming a TFT-type transistor having a bottom gate structure having a source / drain by ion doping on one side of an etching portion of the interlayer insulating film; And forming a metal wiring connecting the source of the TFT transistor and the gate electrode of the MFS transistor. The method of driving a ferroelectric memory device using the unit cell includes: A method of driving a ferroelectric memory device comprising a memory cell block connected in parallel and a plurality of memory cell blocks arranged in a cell array, the method comprising: conducting each TFT transistor of the unit cell; Selecting one unit cell of the memory cell block and recording data by adjusting the polarization direction of the ferroelectric material under the MFS transistor gate of the selected unit cell; And reading data by detecting a current difference flowing in a source / drain of the MFS transistor of the unit cell.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2 는 본 발명의 실시예에 따른 강유전체 기억소자(FeRAM)의 단위 메모리셀(Unit memory cell)을 나타낸 등가회로도로서, M20은 MFSFET형 스토리지 트랜지스터(Storage Transistor)를 나타내고, M30은 TFT(Thin Film Transistor)형 게이트 트랜지스터(Gate Transistor)를 나타내며, BL은 비트라인, WL은 워드라인을 나타낸다.FIG. 2 is an equivalent circuit diagram illustrating a unit memory cell of a ferroelectric memory device (FeRAM) according to an embodiment of the present invention, where M20 represents an MFSFET-type storage transistor and M30 represents a thin film (TFT). Transistor) type gate transistor, BL denotes a bit line, and WL denotes a word line.

더욱 자세히 설명하면, 통상의 DRAM의 기본구성을 강유전체 기억소자(FeRAM)에 적용함에 있어 MFSFET의 게이트에 워드라인이 연결되고, 드레인에 비트라인이 연결되었던 종래기술과 달리, 본 발명의 실시예는 MFSFET와 TFT를 이용하여 하나의 단위 메모리셀을 구성한다.More specifically, unlike the prior art in which a word line is connected to a gate of an MFSFET and a bit line is connected to a drain in applying a conventional DRAM basic configuration to a ferroelectric memory device (FeRAM), an embodiment of the present invention One unit memory cell is formed by using MFSFET and TFT.

상기의 단위 메모리셀에 있어서, TFT의 게이트(Gate)에 워드라인(WL)을 연결 하며 TFT의 드레인(Drain)에 비트라인(BL)을 연결하고, TFT의 소오스(Source)에 국부배선을 이용하여 MFSFET의 게이트를 연결한다. 다시 말하면, 워드라인을 직접 강유전 물질과 연결되어 있는 MFSFET의 게이트에 연결하지 않고, 게이트트랜지스터인 TFT를 이용하여 특정 셀만을 선택할 수 있다. In the unit memory cell, the word line WL is connected to the gate of the TFT, the bit line BL is connected to the drain of the TFT, and the local wiring is used to the source of the TFT. To connect the gate of the MFSFET. In other words, instead of directly connecting the word line to the gate of the MFSFET connected to the ferroelectric material, only a specific cell can be selected using a TFT, which is a gate transistor.

이와 같은 구성을 갖는 메모리셀 중 특정 메모리셀을 선택하려면, 스토리지 트랜지스터인 MFSFET의 게이트트랜지스터를 워드라인과 비트라인의 조합으로 선택하고, 상기 선택된 게이트트랜지스터를 도통시킨 후 도통된 게이트트랜지스터를 통하여 전압을 인가함으로 원하는 특정 셀의 게이트 하부의 강유전 물질에 전압을 인가한다. To select a specific memory cell among the memory cells having the above configuration, the gate transistor of the MFSFET, which is a storage transistor, is selected by a combination of a word line and a bit line, and the voltage is applied through a conductive gate transistor after conducting the selected gate transistor. The application applies a voltage to the ferroelectric material under the gate of the particular cell desired.

이 때, 통상적인 MFSFET와 동일하게 본 발명의 MFSFET형 스토리지 트랜지스터는 게이트에 인가되는 전압과 반도체 기판에 인가되는 전압차를 이용하여 하부의 강유전 물질의 분극 방향을 조절하는데, 상술한 바와 같이, 게이트 트랜지스터를 이용하므로써 다른 셀에 영향을 주지 않고 비트라인 전압을 원하는 셀의 강유전물질에 인가할 수 있어 강유전 물질의 분극방향을 조절할 수 있다.At this time, as in the conventional MFSFET, the MFSFET type storage transistor of the present invention adjusts the polarization direction of the ferroelectric material below by using the voltage difference applied to the gate and the voltage applied to the semiconductor substrate. By using the transistor, the bit line voltage can be applied to the ferroelectric material of the desired cell without affecting other cells, thereby controlling the polarization direction of the ferroelectric material.

또한 게이트트랜지스터인 TFT를 스토리지 트랜지스터인 MFSFET의 상부에 형성하므로 고집적화에 유리한 1 Tr형 강유전체 메모리 셀의 구조를 구성할 수 있다.In addition, since the TFT, which is a gate transistor, is formed on the MFSFET, which is a storage transistor, a structure of a 1Tr-type ferroelectric memory cell, which is advantageous for high integration, can be configured.

도 3은 본 발명의 실시예에 따른 단위 메모리셀을 복수개 배열한 셀어레이를 나타낸 도면으로서, 도 2의 단위 메모리셀을 병렬접속하여 메모리셀 블록을 구성하고, 상기 메모리셀 블록을 복수개 배열하여 셀어레이를 구성한다.FIG. 3 is a diagram illustrating a cell array in which a plurality of unit memory cells are arranged according to an embodiment of the present invention, wherein the unit memory cells of FIG. 2 are connected in parallel to form a memory cell block, and the plurality of memory cell blocks are arranged in a cell. Configure the array.

도 3에 도시된 바와 같이, 예를 들어 첫 번째 열을 참조하여 설명하면, 메모 리셀블록내에서 각 메모리셀의 TFT의 드레인에 비트라인들(BL1,BL2,BL3)이 접속되고 각 TFT의 게이트에는 공통으로 워드라인(WL1)이 접속된다. 그리고, 특정 셀(도면에서 'A')만을 선택하여 데이터를 독출 또는 기록하고자 할 때, 각 TFT는 하나의 워드라인(WL1)에 연결되어 있으나, 비트라인(BL1)을 선택하면 'A' 부분의 메모리셀만을 선택할 수 있으므로 메모리셀블록내에서 상기 TFT는 1개만 선택된다.As illustrated in FIG. 3, for example, referring to the first column, the bit lines BL1, BL2, and BL3 are connected to the drains of the TFTs of each memory cell in the memory block and the gates of the TFTs. The word line WL1 is commonly connected to each other. In addition, when reading or writing data by selecting only a specific cell ('A' in the drawing), each TFT is connected to one word line WL1, but when the bit line BL1 is selected, the 'A' portion is selected. Since only one memory cell can be selected, only one TFT is selected in the memory cell block.

다시 말하면, 하나의 워드라인(WL1)에 모든 TFT의 게이트가 연결되어 있으나, 비트라인(BL1)과 워드라인(WL1)의 조합에 의해 1개의 TFT만이 선택되기 때문에, 워드라인에 연결된 다른 MFSFET의 게이트 하부 강유전물질은 영향을 받지 않는다.In other words, the gates of all the TFTs are connected to one word line WL1, but since only one TFT is selected by the combination of the bit line BL1 and the word line WL1, the other MFSFET connected to the word line is connected. The ferroelectric material under the gate is not affected.

도 4a 내지 도 4c는 본 발명의 실시예에 따른 강유전체 기억소자의 단위 메모리셀의 제조 공정 단면도이다.4A through 4C are cross-sectional views illustrating a process of manufacturing a unit memory cell of a ferroelectric memory device according to an exemplary embodiment of the present invention.

도 4a에 도시된 바와 같이, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 다음, 상기 필드산화막(12)을 제외한 반도체 기판(11) 상에 MFSFET의 게이트산화막(13), 강유전 물질(14) 및 MFSFET의 게이트(15)을 형성한 후, 게이트전극용 마스크를 이용한 선택적 패터닝으로 MFSFET의 게이트패턴을 형성한다.As shown in FIG. 4A, a field oxide film 12 is formed on the semiconductor substrate 11 for isolation between devices, and then the gate oxide film 13 of the MFSFET is formed on the semiconductor substrate 11 except for the field oxide film 12. ), The ferroelectric material 14 and the gate 15 of the MFSFET are formed, and then the gate pattern of the MFSFET is formed by selective patterning using a mask for the gate electrode.

여기서, 상기 MFSFET의 게이트(15) 물질로는 백금(Pt), 백금합금(Pt-alloy), 이리듐(Ir), 루테늄(Ru) 등의 금속전극, 백금실리사이드(Pt-silicide), 텅스텐실리사이드(W-silicide), 티타늄실리사이드(Ti-silicide) 등의 메탈실리사이드 또는 산화이리듐(IrO₂), 산화루테늄(RuO₂) 등의 전도성 산화막을 이용한다. Here, the gate 15 material of the MFSFET is a metal electrode such as platinum (Pt), platinum alloy (Pt-alloy), iridium (Ir), ruthenium (Ru), platinum silicide (Pt-silicide), tungsten silicide ( Metal silicides such as W-silicide) and titanium silicide (Ti-silicide), or conductive oxide films such as iridium oxide (IrO ₂ ) and ruthenium oxide (RuO ₂ ) are used.

그리고 상기 강유전 물질(14)은 SBT(SrBi₂Ta₂O₉), SBTN(SrBi₂[Ta _xNb_1-x]₂O₉, BTO(Bi₄Ti₃O₁₂) 등의 Bi-레이어드 페로브스카이트(Bi-layered perovskite) 물질 또는 PZT(Pb[Zr_xTi_1-x]O₃), PLZT 등의 ABO₃구조의 페로브스카이트 물질을 이용한다.And the ferroelectric material 14 is Bi-layered perovskite such as SBT (SrBi ₂ Ta ₂ O ₉ ), SBTN (SrBi ₂ [Ta _x Nb _1-x ] ₂ O ₉ , BTO (Bi ₄ Ti ₃ O ₁₂ ) A perovskite material of ABO ₃ structure, such as a bi-layered perovskite material or PZT (Pb [Zr _x Ti _1-x ] O ₃ ), PLZT, is used.

또한, 상기 MFSFET용 게이트산화막(13)으로는 SiO₂의 실리콘산화막 박막 또는 ZrO₂, CeO등의 트랜지션 금속 산화막(Transition metal oxide)을 이용한다.As the gate oxide film 13 for the MFSFET, a silicon oxide film thin film of SiO ₂ or a transition metal oxide such as ZrO ₂ or CeO is used.

이어 상기 게이트패턴을 마스크로 이용한 불순물 이온주입으로 상기 반도체 기판(11)에 MFSFET의 소오스/드레인(16)을 형성한 다음, 상기 MFSFET의 소오스/드레인(16)을 전기적으로 외부에 연결하기 위한 금속전극(18)을 형성하므로써, 통상적인 MOSFET와 같은 구조를 갖는 MFSFET를 형성한다. 여기서, 미설명 도면부호 '17' 은 제 1 층간절연막(Intermediate Layer Dielectric)을 나타낸다.Next, a source / drain 16 of the MFSFET is formed on the semiconductor substrate 11 by impurity ion implantation using the gate pattern as a mask, and then a metal for electrically connecting the source / drain 16 of the MFSFET to the outside. By forming the electrode 18, an MFSFET having a structure similar to that of a conventional MOSFET is formed. Herein, reference numeral 17 denotes a first interlayer dielectric film.

도 4b에 도시된 바와 같이, 상기 MFSFET 구조 전면에 제 2 층간절연막(19)을 형성하고, 상기 MFSFET의 게이트(15)의 일정 표면이 드러나도록 상기 제 2 층간절연막(19)을 식각한다. 이어 상기 제 2 층간절연막(19) 상부에 게이트트랜지스터로 이용될 TFT의 게이트를 위한 폴리실리콘(Polysilicon)을 증착하고 선택적으로 패터닝하여 TFT의 게이트(20)를 형성한다. 이 때, 상기 TFT의 게이트(20)는 MFSFET의 게이트(15)의 표면이 드러나는 부분과 일정 간격을 두고 형성된다. 또한, 상기 TFT의 게이트(20)은 상기 제 2 층간절연막(19)을 선택적으로 식각하여 매립된 형태로 형성할 수 도 있다.As shown in FIG. 4B, a second interlayer insulating film 19 is formed on the entire surface of the MFSFET structure, and the second interlayer insulating film 19 is etched to expose a predetermined surface of the gate 15 of the MFSFET. Subsequently, polysilicon (Polysilicon) for the gate of the TFT to be used as the gate transistor is deposited on the second interlayer insulating film 19 and selectively patterned to form the gate 20 of the TFT. At this time, the gate 20 of the TFT is formed at a predetermined distance from a portion where the surface of the gate 15 of the MFSFET is exposed. In addition, the gate 20 of the TFT may be formed to be buried by selectively etching the second interlayer insulating layer 19.

이어 상기 결과물 전면에 걸쳐 산화공정을 실시하여 TFT의 게이트산화막(21) 을 형성한 다음, 전면에 TFT의 채널용 비정질 실리콘(Amorphous Silicon)(22)을 증착한다. 이어 TFT의 소오스와 드레인 마스크를 이용한 이온주입으로 상기 비정질 실리콘(22)에 TFT의 소오스(23a)와 드레인(23b)을 형성한다.Subsequently, an oxidation process is performed over the entire surface of the resultant to form a gate oxide film 21 of the TFT, and then, amorphous silicon (22) for the channel of the TFT is deposited on the entire surface. Subsequently, the source 23a and the drain 23b of the TFT are formed in the amorphous silicon 22 by ion implantation using the source and the drain mask of the TFT.

도 4c에 도시된 바와 같이, 상기 TFT의 소오스(23a)와 상기 MFSFET의 게이트(15)를 전기적으로 연결하기 위한 국부배선(24)을 형성하여 전도성을 증가시킨다. 이 때, 상기 국부배선(24) 물질로는 백금(Pt), 백금합금(Pt-alloy), 이리듐 (Ir), 루테늄(Ru) 등의 금속물질, 백금실리사이드(Pt-silicide), 텅스텐실리사이드 (W-silicide), 티타늄실리사이드(Ti-silicide) 등의 메탈실리사이드 물질 또는 산화이리듐(IrO₂), 산화루테늄(RuO₂) 등의 전도성 산화막 물질을 사용한다.As shown in FIG. 4C, a local wiring 24 for electrically connecting the source 23a of the TFT and the gate 15 of the MFSFET is formed to increase conductivity. In this case, the local wiring 24 may be formed of a metal material such as platinum (Pt), platinum alloy (Pt-alloy), iridium (Ir), ruthenium (Ru), platinum silicide (Pt-silicide), tungsten silicide ( Metal silicide materials such as W-silicide) and titanium silicide (Ti-silicide) or conductive oxide film materials such as iridium oxide (IrO ₂ ) and ruthenium oxide (RuO ₂ ) are used.

그리고 상기 MFSFET의 게이트와 TFT의 소오스를 연결하기 위한 국부배선을 형성하는 방법으로는, 상기 TFT의 비정질실리콘층을 선택적으로 식각하여 MFSFET의 게이트 상부를 노출시키는 콘택홀을 형성한 다음, 플러깅 공정을 통해 국부배선을 형성할 수 있으며, 다른 방법으로는 상기 TFT의 소오스/드레인 형성을 위한 이온도핑후, TFT영역을 제외한 비정질실리콘층을 선택적으로 식각하여 MFSFET의 게이트 상부를 노출시킬 수 도 있다.In addition, as a method of forming a local wiring for connecting the gate of the MFSFET and the source of the TFT, the amorphous silicon layer of the TFT is selectively etched to form a contact hole exposing a gate top of the MFSFET, and then a plugging process is performed. Local interconnection may be formed through the semiconductor device. Alternatively, after ion doping for the source / drain formation of the TFT, an amorphous silicon layer except for the TFT region may be selectively etched to expose the gate top of the MFSFET.

이어 제 3 층간절연막(25)을 증착한 다음, 메탈 공정을 진행하여 소자를 완성한다.Subsequently, a third interlayer insulating film 25 is deposited, and then a metal process is performed to complete the device.

전술한 바와 같이, MFSFET의 상부에 TFT를 형성하여 1Tr.구조의 강유전체 메모리 셀을 형성하므로써 고집적화에 유리하다.As described above, a TFT is formed on the MFSFET to form a ferroelectric memory cell having a 1Tr. Structure, which is advantageous for high integration.

이어, 도 3 ,도 4a 내지 도 4c를 참조하여 본 발명의 실시예에 따른 강유전 체 기억소자의 구동 방법에 대해 자세히 설명하기로 한다.Next, a method of driving a ferroelectric memory device according to an embodiment of the present invention will be described in detail with reference to FIGS. 3 and 4A to 4C.

먼저, 데이터의 기록(Write) 방식에 대해 설명하면, 워드라인(WL)에 동작전압(Vcc)를 인가하고, 비트라인(BL)에 저장하는 데이터의 상태("0" 또는 "1")에 따라 기록전압 V'을 +V' 또는 -V'의 전압을 인가한다. 이 때, 워드라인(WL)과 비트라인(BL)에 의해 선택되어지는 TFT(M30)는 메모리 블럭내에서 1개만 선택되며, 기록전압 V'은 -7V ∼ +7V의 범위를 갖는다.First, the data write method will be described. The operation voltage Vcc is applied to the word line WL and the data write state is stored in the bit line BL. Accordingly, the write voltage V 'is applied with a voltage of + V' or -V '. At this time, only one TFT M30 selected by the word line WL and the bit line BL is selected in the memory block, and the write voltage V 'has a range of -7V to + 7V.

이어 상기 기록전압 V'이 선택된 TFT를 통과하여 MFSFET(M20)의 게이트에 인가되므로 게이트 아래에 있는 강유전 물질이 네가티브(Negative) 또는 파지티브 (Positive)로 분극되며 데이터('0' 또는 '1')를 저장한다.Then, since the write voltage V 'is applied to the gate of the MFSFET M20 through the selected TFT, the ferroelectric material under the gate is polarized negatively or positively, and data (' 0 'or' 1 ') is polarized. Save).

두 번째, 데이터의 독출(Read) 방식에 대해 설명하면, 비트라인(BL)에 VCC 를 인가하고 MFSFET의 게이트 하부 강유전 물질의 분극방향에 따라 MFSFET가 온/오프되어 있음으로, 소오스 또는 드레인에 흐르는 전류차를 검출하여 쓰여진 데이터가 '0' 또는 '1' 인지 확인한다. 상기의 독출 동작은 통상적인 플래쉬 메모리 (Flash memory)의 독출 방식과 유사하다.Secondly, in the data read method, the VCC is applied to the bit line BL and the MFSFET is turned on or off according to the polarization direction of the ferroelectric material under the gate of the MFSFET. Detect the current difference and check if the data written is '0' or '1'. The read operation is similar to that of a conventional flash memory.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명의 강유전체 메모리 소자 및 그의 제조 방법은 워드라인에 연결된 셀들을 분리하여 각각의 게이트 하부 강유전 물질에 분극 방향을 조절할 수 있으므로, 강유전체 메모리 소자의 오동작을 최소화할 수 있는 효과가 있으며, 또한, MFSFET의 상부에 TFT형 게이트트랜지스터를 형성하므로써 소자의 집적도를 향상시킬 수 있다. As described above, the ferroelectric memory device and the method of manufacturing the same may separate the cells connected to the word line to adjust the polarization direction in the ferroelectric material under each gate, thereby minimizing the malfunction of the ferroelectric memory device. In addition, by forming a TFT-type gate transistor on the MFSFET, the integration degree of the device can be improved.

Claims

강유전체 기억장치에 있어서,In ferroelectric memory,

반도체 기판 상에 게이트산화막, 강유전물질 및 게이트의 적층구조로 이루어진 MFS형 트랜지스터; 및An MFS transistor comprising a stacked structure of a gate oxide film, a ferroelectric material, and a gate on a semiconductor substrate; And

상기 MFS형 트랜지스터 상부에 형성되며 전도성 물질을 통해 소오스단이 상기 MFS형 트랜지스터의 게이트에 전기적으로 연결된 TFT형 트랜지스터A TFT type transistor formed on the MFS transistor and having a source terminal electrically connected to a gate of the MFS transistor through a conductive material

를 포함하여 단위 셀이 구성되며,Unit cells are configured, including.

상기 TFT형 트랜지스터의 드레인이 비트라인에 연결되고 상기 TFT형 트랜지스터의 게이트가 워드라인에 연결되어, 상기 워드라인과 비트라인의 조합으로 상기 TFT형 트랜지스터를 선택하고 상기 선택된 TFT형 트랜지스터를 도통시킨 후 도통된 TFT형 트랜지스터에 연결된 상기 MFS형 트랜지스터의 강유전물질의 분극방향을 조절하는 강유전체 기억소자.A drain of the TFT transistor is connected to a bit line and a gate of the TFT transistor is connected to a word line, and the TFT transistor is selected by the combination of the word line and the bit line and the conductive TFT transistor is conducted. A ferroelectric memory device for controlling the polarization direction of a ferroelectric material of the MFS transistor connected to a conducting TFT transistor.

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제 1 항에 있어서,The method of claim 1,

상기 전도성 물질은 금속막, 금속실리사이드막 또는 전도성 산화막 중 어느 하나를 이용하는 것을 특징으로 하는 강유전체 기억소자.The conductive material is any one of a metal film, a metal silicide film or a conductive oxide film, characterized in that the ferroelectric memory device.

제 1 항에 있어서,The method of claim 1,

상기 강유전 물질은 SBT, SBTN, PZT 또는 PLZT 중 어느 하나를 이용하는 것을 특징으로 하는 강유전체 기억소자.The ferroelectric material is any one of SBT, SBTN, PZT or PLZT, characterized in that the ferroelectric memory device.

제 1 항에 있어서,The method of claim 1,

상기 MFS형 트랜지스터의 게이트는 금속전극, 금속실리사이드막 또는 전도성 산화막 중 어느 하나를 이용하는 것을 특징으로 하는 강유전체 기억소자.And the gate of the MFS transistor uses any one of a metal electrode, a metal silicide film or a conductive oxide film.

제 1 항에 있어서,The method of claim 1,

상기 게이트산화막은 실리콘산화막 박막 또는 트랜지션 금속산화막 중 어느 하나를 이용하는 것을 특징으로 하는 강유전체 기억소자.The gate oxide film is any one of a silicon oxide film thin film or a transition metal oxide film.

강유전체 기억소자의 제조 방법에 있어서,In the method of manufacturing a ferroelectric memory device,

반도체 기판 상에 게이트산화막, 강유전체, 게이트전극으로 이루어진 MFS형 트랜지스터를 형성하는 단계;Forming an MFS transistor including a gate oxide film, a ferroelectric material, and a gate electrode on a semiconductor substrate;

상기 MFS형 트랜지스터 상부에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 식각하여 상기 MFS형 트랜지스터의 게이트전극의 표면을 노출시키는 단계;Forming an interlayer insulating film over the MFS transistor and selectively etching the interlayer insulating film to expose a surface of the gate electrode of the MFS transistor;

상기 층간절연막의 식각 부분의 일측에 이온도핑에 의한 소오스/드레인을 구비한 하부 게이트 구조의 TFT형 트랜지스터를 형성하는 단계; 및Forming a TFT-type transistor having a bottom gate structure having a source / drain by ion doping on one side of an etching portion of the interlayer insulating film; And

상기 TFT형 트랜지스터의 소오스와 상기 MFS형 트랜지스터의 게이트전극을 연결하는 금속배선을 형성하는 단계Forming a metal wiring connecting the source of the TFT transistor and the gate electrode of the MFS transistor;

를 포함하는 강유전체 기억소자의 제조 방법.Method of manufacturing a ferroelectric memory device comprising a.

제 8 항에 있어서,The method of claim 8,

상기 MFS형 트랜지스터에서,In the MFS transistor,

상기 강유전 물질은 SBT, SBTN, PZT 또는 PLZT 중 어느 하나를 이용하는 것을 특징으로 하는 강유전체 기억소자의 제조 방법.The ferroelectric material is a method of manufacturing a ferroelectric memory device, characterized in that using any one of SBT, SBTN, PZT or PLZT.

제 8 항에 있어서,The method of claim 8,

상기 MFS형 트랜지스터에서,In the MFS transistor,

상기 게이트전극으로는 금속전극, 금속실리사이드 또는 전도성 산화막 중 어느 하나를 이용하는 것을 특징으로 하는 강유전체 기억소자의 제조 방법.The gate electrode is a method of manufacturing a ferroelectric memory device, characterized in that any one of a metal electrode, a metal silicide or a conductive oxide film.

제 8 항에 있어서,The method of claim 8,

상기 금속배선은 금속, 금속실리사이드 또는 전도성 산화막 중 어느 하나를 이용하는 것을 특징으로 하는 강유전체 기억소자의 제조 방법.The metal wiring is a method of manufacturing a ferroelectric memory device, characterized in that using any one of a metal, a metal silicide or a conductive oxide film.

제 8 항에 있어서,The method of claim 8,

상기 TFT형 트랜지스터를 형성하는 단계는,Forming the TFT transistor,

상기 층간절연막 상에 폴리실리콘을 증착하고 선택적으로 패터닝하여 하부게이트를 형성하는 단계;Depositing and selectively patterning polysilicon on the interlayer dielectric layer to form a lower gate;

상기 하부게이트를 포함한 층간절연막 표면을 산화시켜 게이트산화막을 형성하는 단계;Oxidizing a surface of the interlayer insulating layer including the lower gate to form a gate oxide layer;

상기 게이트산화막 상에 채널용 비정질실리콘을 형성하는 단계;Forming amorphous silicon for a channel on the gate oxide film;

상기 채널용 비정질실리콘에 불순물을 이온 도핑하여 소오스/드레인을 형성하는 단계Ion doping impurities to the amorphous silicon for the channel to form a source / drain

를 포함하여 이루어짐을 특징으로 하는 강유전체 기억소자의 제조 방법.Method of manufacturing a ferroelectric memory device, characterized in that consisting of.

상기 제 1 항의 단위 셀을 병렬 접속하여 메모리셀 블록을 구성하고 상기 메모리셀 블록을 복수개 배치하여 셀어레이를 구성한 강유전체 기억소자의 구동방법에 있어서,A method of driving a ferroelectric memory device comprising a unit cell of claim 1 configured to form a memory cell block in parallel, and a plurality of memory cell blocks arranged to form a cell array.

상기 단위 셀의 각 TFT형 트랜지스터를 도통시켜주는 단계;Conducting each TFT transistor of the unit cell to be conductive;

상기 메모리셀 블록 중 어느 하나의 단위 셀을 선택하고 상기 선택된 단위 셀의 MFS형 트랜지스터 게이트 하부의 강유전 물질의 분극방향을 조절하여 데이터를 기록하는 단계; 및Selecting one unit cell of the memory cell block and recording data by adjusting the polarization direction of the ferroelectric material under the MFS transistor gate of the selected unit cell; And

상기 단위 셀의 MFS형 트랜지스터의 소오스/드레인에 흐르는 전류차이를 검출하여 데이터를 독출하는 단계Reading data by detecting a current difference flowing in a source / drain of an MFS transistor of the unit cell;

를 포함하는 강유전체 기억소자의 구동 방법.A method of driving a ferroelectric memory device comprising a.

제 13 항에 있어서,The method of claim 13,

상기 데이터를 기록 또는 독출하기 위한 전압으로 -7V∼+7V의 전압을 인가하는 것을 특징으로 하는 강유전체 기억소자의 구동 방법.And a voltage of -7 V to +7 V as a voltage for writing or reading the data.