KR100216265B1 - 데이타 출력 버퍼 회로 - Google Patents

데이타 출력 버퍼 회로 Download PDF

Info

Publication number
KR100216265B1
KR100216265B1 KR1019960053602A KR19960053602A KR100216265B1 KR 100216265 B1 KR100216265 B1 KR 100216265B1 KR 1019960053602 A KR1019960053602 A KR 1019960053602A KR 19960053602 A KR19960053602 A KR 19960053602A KR 100216265 B1 KR100216265 B1 KR 100216265B1
Authority
KR
South Korea
Prior art keywords
circuit
voltage
power supply
data
level
Prior art date
Application number
KR1019960053602A
Other languages
English (en)
Other versions
KR19980035287A (ko
Inventor
김성훈
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960053602A priority Critical patent/KR100216265B1/ko
Publication of KR19980035287A publication Critical patent/KR19980035287A/ko
Application granted granted Critical
Publication of KR100216265B1 publication Critical patent/KR100216265B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 데이타 출력 버퍼 회로에 관한 것으로, 데이타 판독 회로를 통해 데이타가 입력되거나, 부스터 회로를 통해 입력된 데이타의 전압을 부스팅 하여 출력하도록 이루어진 데이타 출력 버퍼의 상기 부스터 회로에 인가되는 전원 전압의 레벨을 검출하여 기준 전압과 같은 경우에는 부스터 회에 구동 신호를 입력하여 부스팅이 이루어지도록 하고, 전원 전압이 기준 전압보다 높은 경우에는 상기 부스터 회로에 디스에이블 신호를 입력하여 부스터 회로가 구동하지 않도록 하는 전원 전압 레벨 검출 회로를 구비하여 부스팅 전압의 과대 상승을 억제함으로써, 출력 데이타의 레벨이 하이 레벨에서 로우 레벨로 천이될 때의 트랜지션 시간을 감소시켜 데이타 출력 버퍼 회로의 동작 속도를 향상시키는 효과가 있다.

Description

데이타 출력 버퍼 회로
제1도는 종래의 데이타 출력 버퍼 회로를 나타낸 블록도.
제2도는 종래의 데이타 출력 버퍼의 풀 업 회로를 나타낸 블록도.
제3도는 종래의 데이타 출력 버퍼 회로의 출력 파형을 나타낸 도면.
제4도는 본 발명의 데이타 출력 버퍼 회로의 풀 업 회로를 나타낸 도면.
제5도는 본 발명의 데이타 출력 버퍼 회로의 출력 파형을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
100 : 데이타 판독 회로 200, 400 ; 풀 업 회로
210, 410 : 부스트 회로 220, 420 : 풀 업 구동 회로
300 : 풀 다운 회로 430 : 전원 전압 레벨 검출 회로
Q1∼Q3 : NMOS 트랜지스터 DOT : 하이 레벨 데이타
DOUT : 출력 데이타
본 발명은 데이타 출력 버퍼 회로에 관한 것으로, 특히 출력단을 구동하기 위한 부스팅 전압의 레벨의 과대 상승을 억제하도록 하는 데이타 출력 버퍼 회로에 관한 것이다.
일반적으로 데이타 출력 버퍼 회로는 입력 신호에 따라 구동하는 풀 업 회로와 풀 다운 회로를 구비하고, 풀 업 회로 또는 풀 다운 회로의 출력 신호에 의하여 구동하는 출력단의 스위칭 소자를 통하여 하이 레벨 또는 로우 레벨의 데이타를 출력하도록 이루어진다.
이와 같은 종래의 데이타 출력 버퍼 회로를 제1도를 참조하여 설명하면 다음과 같다.
제1도는 종래의 데이타 출력 버퍼 회로를 나타낸 회로도이다.
제1도에 나타낸 바와 같이 데이타 판독 회로(100)를 통하여 입력 데이타(DIN)가 판독되고, 입력 데이타(DIN)가 하이 레벨인 경우에는 하이 레벨 데이타(DIN) 단자를 통하여 풀 업 회로(200)에 입력된다.
하이 레벨 데이타(DOT)를 입력을 받은 풀 업 회로(200)는 전원 전압(Vcc)을 부스팅 하여 부스팅 전압(VCH)을 출력단의 NMOS 트랜지스터(Q1)의 게이트 단자로 출력한다.
하이 레벨의 부스팅 전압(VCH)이 게이트 단자에 입력되어 NMOS 트랜지스터(Q1)가 턴 온되고, 턴 온된 NMOS 트랜지스터(Q1)를 통하여 하이 레벨의 전원 전압(Vcc)이 외부 인터페이스와 연결되는 출력 포트(DOUT)로 출력된다.
입력 데이타(DIN)가 로우 레벨인 경우에는 로우 레벨 데이타(DOB) 단자를 통하여 풀 다운 회로(300)에 입력된다.
로우 레벨 데이타(DOB)를 입력을 받은 풀 다운 회로(200)는 전원 전압(Vcc)을 부스팅 하여 부스팅 전압(VCH)을 출력단의 NMOS 트랜지스터(Q2)의 게이트 단자로 출력한다.
하이레벨의 부스팅 전압(VCH)이 게이트 단자에 입력되어 NMOS 트랜지스터(Q2)가 턴 온되고, 턴 온된 NMOS 트랜지스터(Q2)를 통하여 로우 레벨의 접지 전압(Vss)이 외부 인터페이스와 연결되는 출력 포트(DOUT)로 출력된다.
제2도는 종래의 데이타 출력 버퍼의 풀 업 회로(200)를 나타낸 블록도이다.
제2도에 나타낸 바와 같이 풀 업 구동 회로(220)에 하이 레벨 데이타(DOT)가 입력되면 풀 업 구동 회로(200)는 부스터 회로(210)에서 출력되는 부스팅 전압을 입력으로 받아 입력된 부스팅 전압을 출력단의 NMOS 트랜지스터(Q1)의 게이트 단자에 전달하고, 하이 레벨의 부스팅 전압(VCH)은 NMOS 트랜지스터(Q1)를 턴 온시키게 된다.
그러나 이와 같이 동작하는 종래의 데이타 출력 버퍼 회로는 부스터 회로(210)에서 출력되는 부스팅 전압(VCH)의 레벨이 부스터 회로(210)에 인가되는 전원 전압(Vcc)에 비례하여 상승한다.
따라서 인가되는 전원 전압(Vcc)의 레벨이 상승하면, 이에 비레하여 부스팅 전압(VGH)의 레벨이 과대 상승하게 된다.
이와 같은 부스팅 전압(VCH)은 출력단의 NMOS 트랜지스터(Q1)를 턴 온시키게 되는데, 이때 출력 데이타의 레벨이 로우 레벨로 청이 되는 경우에는 출력단의 전압 레벨 또한 로우 레벨로 천이되어야 한다.
그러나 부스팅 전압(VCH)이 과대 상승하였기 때문에 과대 상승한 하이 레벨의 부스팅 전압(VCH)이 로우 레벨로 천이 되기까지 많은 시간이 소요되어 결과적으로 데이타 출력시간을 증가시키는 문제가 있다.
따라서 본 발명은 전원 전압 레벨 검출 회로를 구비하여 전원 전압 레벨을 검출하고, 검출된 전원 전압 레벨에 따라서 부스터 회로를 제어하여 적절한 부스팅 동작이 이루어지도록 함으로써 부스팅 전압의 과대 상승을 억제하도록 하는 목적이 있다.
이와 같은 목적의 본 발명은 데이타 판독 회로를 통해 데이타가 입력되고, 부스터 회로를 통해 입력된 데이타의 전압을 부스팅 하여 출력하도록 이루어진 데이타 출력 버퍼의 상기 부스터 회로에 인가되는 전원 전압의 레벨을 검출하여 기준 전압과 같은 경우에는 부스터 회로에 구동 신호를 입력하여 부스팅이 이루어지도록 하고, 전원 전압이 기준 전압보다 높은 경우에는 상기 부스터 회로에 디스에이블 신호를 입력하여 부스터 회로가 구동하지 않도록 하는 전원 전압 레벨 검출 회로를 포함하여 이루어진다.
이하 본 발명의 일실시예를 제4도와 제5도를 참조하여 설명하면 다음과 같다.
제4도는 본 발명의 데이타 출력 버퍼 회로의 풀 업 회로를 나타낸 도면이고, 제5도는 본 발명의 데이타 출력 버퍼 회로의 출력 파형을 나타낸 도면이다.
제4도에 나타낸 바와 같이, 전원 전압 레벨 검출 회로(430)와 부스터회로(410)에는 전원 전압(Vcc)이 인가되도록 연결되고, 전원 전압 레벨 검출회로(430)에서 출력되는 부스팅 인에이블 신호가 부스터 회로(410)에 입력 되도록 연결되며, 부스터 회로(410)에서 출력되는 부스팅 전압(VCH)은 풀 업 구동 회로(420)에 입력되며, 풀 업 구동 회로(420)에는 하이 레벨 데이타(DOT)가 입력되도록 연결되며, 하이 레벨 데이타(DOT)의 신호에 따라 풀 업 구동 회로(420)에서는 부스팅 전압(VCH)이 출력되고, 풀 업 구동 회로(420)에서 출력되는 부스팅 전압(VCH)이 출력단의 NMOS 트랜지스터(Q3)의 게이트 단자에 입력되도록 연결된다.
이와 같이 구성된 본 발명의 동작을 설명하면 다음과 같다.
풀 업 구동 회로(420)에 하이 레벨 데이타(DOT)가 입력되면 부스터 회로(410)에서는 전원 전압(Vcc)을 입력으로 받아 입력된 전원 전압(Vcc)의 부스팅이 이루어진다.
이때 전원 전압 레벨 검출 회로(430)에서는 입력되는 전원 전압(Vcc)의 레벨을 검출하여 전원 전압 레벨 검출 회로(430)에 설정된 기준 전압과 비교하도록 이루어진다.
입력되는 전원 전압(Vcc)과 기준 전압을 비교하여 입력된 전원 전압(Vcc)이 기준 전압과 같은 레벨인 경우에는 부스터 회로(410)에 인에이블 신호를 출력하여 부스터 회로(410)를 구동하도록 하고, 입력된 전원 전압(Vcc)이 기준 전압보다 높은 경우에는 부스터 회로(410)에 디스에이블 신호를 출력하여 부스터 회로(410)가 동작하지 않도록 한다.
전원 전압(Vcc)이 기준 전압과 일치하여 부스팅이 이루어지게 되면, 하이 레벨의 부스팅 전압은 풀 업 구동 회로(420)를 통하여 출력단의 NMOS 트랜지스터(Q3)의 게이트 단자에 입력된다.
NMOS 트랜지스터(Q3)의 게이트 단자에 입력된 하이 레벨의 부스팅 전압은 NMOS 트랜지스터(Q3)를 턴 온시키고, 따라서 출력 포트(DOUT)에는 하이 레벨의 전원 전압(Vcc)이 출력된다.
이와 같은 본 발명의 작용은 공급되는 전원 전압(Vcc)의 레벨이 필요 이상으로 높은 경우에는 부스터 회로(310)의 동작이 이루어지지 않도록 하여 출력단을 구동하기 위한 부스팅 전압의 과대 상승을 억제하도록 한다.
따라서 본 발명은 전원 전압 레벨 검출 회로를 구비하여 전원 전압 레벨을 검출하고, 검출된 전원 전압 레벨에 따라서 부스터 회로의 적절한 부스팅 동작이 이루어지도록 함으로써 부스팅 전압의 과대 상승을 억제하여, 출력 데이타의 레벨이 하이 레벨에서 로우 레벨로 천이될 때의 트랜지션 시간을 감소시킴으로써, 데이타 출력 버퍼 회로의 동작 속도를 향상시키는 효과가 있다.

Claims (2)

  1. 전원 전압(Vcc)이 인가되는 부스터 회로(410)와, 부스터 회로(410)에서 출력되는 부스팅 전압(VCH)은 풀 업 구동 회로(420)에 입력되며, 풀 업 구동 회로(420)에는 하이 레벨 데이타(DOT)가 입력되도록 연결되며, 하이 레벨 데이타(DOT)의 신호에 따라 풀 업 구동 회로(420)에서는 부스팅 전압(VCH)이 출력되고, 풀 업 구동 회로(420)에서 출력되는 부스팅 전압(VCH)이 출력단의 NMOS 트랜지스터(Q3)의 게이트 단자에 입력되도록 연결된 데이타 출력 버퍼에 있어서, 상기 부스터 회로에 인가되는 전원 전압의 레벨을 검출하여 기준 전압보다 작은 경우에는 부스터 회로에 구동 신호를 입력하여 부스팅이 이루어지도록 하고, 기준 전압 이상인 경우에는 상기 부스터 회로에 디스에이블 신호를 입력하여 부스터 회로가 구동하지 않도록 하는 전원 전압 레벨 검출 회로(430)를 추가로 포함하여 이루어지는 데이타 출력 버퍼 회로.
  2. 제1항에 있어서, 상기 기준 전압 레벨이 전원 전압 레벨과 일치하느 것이 특징인 데이타 출력 버퍼 회로.
KR1019960053602A 1996-11-13 1996-11-13 데이타 출력 버퍼 회로 KR100216265B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960053602A KR100216265B1 (ko) 1996-11-13 1996-11-13 데이타 출력 버퍼 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960053602A KR100216265B1 (ko) 1996-11-13 1996-11-13 데이타 출력 버퍼 회로

Publications (2)

Publication Number Publication Date
KR19980035287A KR19980035287A (ko) 1998-08-05
KR100216265B1 true KR100216265B1 (ko) 1999-08-16

Family

ID=19481651

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960053602A KR100216265B1 (ko) 1996-11-13 1996-11-13 데이타 출력 버퍼 회로

Country Status (1)

Country Link
KR (1) KR100216265B1 (ko)

Also Published As

Publication number Publication date
KR19980035287A (ko) 1998-08-05

Similar Documents

Publication Publication Date Title
KR930018856A (ko) 제어된 출력레벨을 가지는 출력 버퍼
KR970001345B1 (ko) 레벨 쉬프터
KR19980077728A (ko) I/o전압 감지형 기판전압 발생회로
JP4443583B2 (ja) 集積回路におけるパワー消費量を低減する方法および回路
KR100216265B1 (ko) 데이타 출력 버퍼 회로
US6094376A (en) Data output buffer control circuit for a semiconductor memory device
KR960012789B1 (ko) 부트스트랩 회로
US5726935A (en) Flash memory device
KR0136421B1 (ko) 잡음을 억제시키는 출력 버퍼
KR100345878B1 (ko) 저전압이피롬용개선된출력버퍼회로
KR930014574A (ko) 프리세트회로를 구비하는 데이타 출력버퍼
KR100238231B1 (ko) 반도체장치 및 방법
KR100343460B1 (ko) 고전압 검출회로
KR100263675B1 (ko) 반도체메모리소자의출력버퍼
KR100302601B1 (ko) 워드라인드라이버의바이어스전압제어회로
KR100608347B1 (ko) 데이터 출력 버퍼 제어 회로
KR100472729B1 (ko) 데이터 출력버퍼
KR0172761B1 (ko) 과전압 보호 회로를 갖는 메모리 소자
JP2626915B2 (ja) 出力バツフア回路
KR100224670B1 (ko) 승압 전압 제어방법 및 승압 전압 검출기 회로
KR940008662B1 (ko) Mos 출력버퍼
KR960008138B1 (ko) 출력버퍼회로
KR100267764B1 (ko) 출력 버퍼 회로
KR100327431B1 (ko) 반도체 장치의 출력 드라이버 회로
KR100258972B1 (ko) 데이타 출력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070419

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee