KR0136421B1 - 잡음을 억제시키는 출력 버퍼 - Google Patents

잡음을 억제시키는 출력 버퍼

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KR0136421B1 KR1019950012671A KR19950012671A KR0136421B1 KR 0136421 B1 KR0136421 B1 KR 0136421B1 KR 1019950012671 A KR1019950012671 A KR 1019950012671A KR 19950012671 A KR19950012671 A KR 19950012671A KR 0136421 B1 KR0136421 B1 KR 0136421B1
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Abstract

본 발명은 풀업 및 풀다운 트랜지스터를 동작시키는 신호의 레벨을 조절하여 피크 전류(peak current) 및 전류 변화량(di/dt)을 감소시켜 잡음을 억제시키는 출력 버퍼에 관한 것으로, 외부에서 입력되는 출력 인에이블 신호(POEIN)에 따라 데이타(SAIN)를 전송하는 데이타 전송수단을 구비하는 출력 버퍼에 있어서, 외부에서 입력되는 칩선택 신호(CSIN)에 따라 인에이블 되면 고전압을 감지하여 제어신호를 발생하는 제어신호 발생수단; 상기 데이타 전송수단의 출력을 반전시키되, 상기 데이타 전송수단의 출력이 ‘하이’이면 상기 제어신호에 따라 ‘푸어 로우(poor low)’를 출력하는 제1반전수단; 상기 데이타 전송수단의 출력을 반전시키되, 상기 데이타 전송수단의 출력이 ‘로우’이면 상기 제어신호에 따라 ‘푸어 하이(poor high)’를 출력하는 제2반전수단; 상기 제1반전수단의 출력에 따라 풀업 구동되는 풀업수단; 상기 제2반전수단의 출력에 따라 풀다운 구동되는 풀다운 수단을 구비하여 높은 전원전압의 동작을 개선시키는 효과가 있다.

Description

잡음을 억제시키는 출력 버퍼
제1도는 종래의 출력 버퍼 회로도,
제2도는 본 발명에 따른 출력 버퍼의 회로도,
제3a도는 제2도의 전압 파형도,
제3b도는 제2도의 전류 파형도.
*도면의 주요부분에 대한 부호의 설명*
21:제어신호 발생부22:데이타 전송부
23:제1반전부24:제2반전부
25:풀업부26:풀타운부
본 발명은 풀업 및 풀다운 트랜지스터를 동작시키는 신호의 레벨을 조절하여 피크 전류(peak current) 및 전류 변화량(di/dt)을 감소시켜 잡음을 억제시키는 출력 버퍼에 관한 것이다.
종래의 출력 버퍼는 제1도와 같이 출력 인에이블 신호(POEIN)로 인에이블되어 입력되는 데이타(SAIN)를 출력하되, 풀업 및 풀다운 동작을 턴-온(turn-on) 시켜주는 신호의 레벨이 전원전압(VDD) 및 접지전압(VSS)이다.
이때, 크기가 큰 출력 버퍼는 동작시에 발생하는 전류(피크 전류 및 전류변화량(di/dt))의 증가로 잡음이 발생할 우려가 있고, 이는 높은 전압에서의 동작에 장애가 되는 문제점이 있었다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은, 풀업 구동시 이를 턴-온 시켜주는 신호의 레벨을 NMOS 트랜지스터 문턱전압 만큼 레벨을 높여주고, 풀다운 구동시 이를 턴-온 시켜주는 신호의 레벨을 PMOS 트랜지스터 문턱전압 만큼 레벨을 낮추어 잡음을 억제시키는 출력 버퍼를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 외부에서 입력되는 출력 인에이블신호(PIEIN)에 따라 데이타(SAIN)를 전송하는 데이타 전송수단을 구비하는 출력 버퍼에 있어서, 외부에서 입력되는 칩선택 신호(CSIN)에 따라 인에이블되면 고전압을 감지하여 제어신호를 발생하는 제어신호 발생수단; 상기 데이타 전송수단의 출력을 반전시키되, 상기 데이타 전송수단의 출력이 ‘하이’이면 상기 제어신호에 따라 ‘푸어 로우(poor low)’를 출력하는 제1반전수단; 상기 데이타 전송수단의 출력을 반전시키되, 상기 데이타 전송수단의 출력이 ‘로우’이면 상기 제어신호에 따라 ‘푸어하이(poor high)’를 출력하는 제2반전수단; 상기 제1반전수단의 출력에 따라 풀업 구동되는 풀업수단; 상기 제2반전수단의 출력에 따라 풀다운 구동되는 풀다운 수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명에 따른 출력 버퍼의 회로도로서, 21은 제어신호 발생부, 22는 데이타 전송부, 23은 제1반전부, 24는 제2반전부, 25는 풀업부, 26은 풀다운부를 각각 나타낸다.
도면에 도시된 바와 같이 제어신호 발생부(21)는 외부에서 입력되는 칩선택신호(CSIN)에 따라 인에이블 되어 고전압 감지신호와 기준전압 신호(VREF)를 비교하여 제1 및 제2제어신호를 발생하고, 데이타 전송부(22)는 외부에서 입력되는 출력 인에이블 신호(POEIN)에 따라 데이타(SAIN)를 전송하며, 제1 및 제2반전부(23, 24)는 상기 제어신호 발생부(21)에서 출력되는 제1 및 제2 제어신호에 따라 상기 데이타 전송부(22)의 출력을 반전시키되, 제1반전부(23)는 고전압이 감지되고 데이타 전송부(21)의 출력이 ‘하이’이면 ‘푸어 로우(poor low)’를 출력하도록 구성되고, 제2반전부(24)는 고전압이 감지되고 데이타 전송부(21)의 출력이 ‘로우’이면 ‘푸어하이(poor high)’를 출력하도록 구성된다. 이러한 제어신호 발생부(21), 제1 및 제2반전부(23, 24)의 상세한 구성은 다음에 설명한다.
그리고, 풀업부(25)는 상기 제1반전부(23)의 출력에 따라 풀업 구동하고, 풀다운부(26)는 상기 제2반전부(24)의 출력에 따라 풀다운 구동한다.
상기 제어신호 발생부(21)의 세부 구성을 살펴보면, 큰 저항값을 갖는 저항 R1에 의해서 약 전원전압-두배의 PMOS 트랜지스터의 문턱전압(VDD-2×VTP)의 레벨을 유지시켜주는 고전압 감지부(211), 외부에서 입력되는 칩선택 신호(CSIN)에 따라 상기 고전압 감지부(211)에서 출력되는 고전압 감지신호와 외부에서 입력되는 기준전압 신호(VREF)를 비교하는 차동증폭 비교부(212), 상기 칩선택 신호에 따라 전원전압(VDD)을 출력하는 PMOS 트랜지스터(213), 상기 차동증폭 비교부(212) 또는 PMOS 트랜지스터(213)의 출력을 입력으로 하여 제1제어신호를 출력하는 인버어터(214), 상기 인버어터(214)의 출력을 입력으로 하여 제2제어신호를 출력하는 인버어터(215)를 구비한다.
상기 제1반전부(23)는 상기 데이타 전송부(21)에서 출력되는 데이타에 따라 풀업 구동하는 PMOS 트랜지스터(MP1), 상기 제1제어신호를 게이트로 입력받고 소스가 접지되는 NMOS 트랜지스터(MN2), 상기 제2제어신호를 게이트로 입력받고 소스가 접지되며 드레인이 상기 NMOS 트랜지스터(MN2)의 드레인에 연결되는 PMOS 트랜지스터(MP2), 게이트와 드레인이 상기 PMOS 트랜지스터(MP2)의 드레인에 연결되고 소스가 접지되는 NMOS 트랜지스터(MN3), 상기 데이타 전송부(21)에서 출력되는 데이타를 게이트로 입력받고 소스가 상기 NMOS 트랜지스터(MN3)의 드레인에 연결되며 드레인이 상기 PMOS 트랜지스터(MP1)의 드레인에 연결되는 NMOS 트랜지스터(MN1)를 구비한다.
그리고, 상기 제2반전부(24)는 상기 제1제어신호를 게이트로 입력받고 소스로 전원전압(VDD)을 입력받는 NMOS 트랜지스터(MN4), 제2제어신호를 게이트로 입력받고 소스로 전원전압(VDD)을 입력받으며 드레인이 상기 NMOS 트랜지스터(MN4)의 드레인에 연결되는 PMOS 트랜지스터(MP3), 소스로 전원전압(VDD)을 입력받고 게이트와 드레인이 상기 PMOS 트랜지스터(MP3)의 드레인에 연결되는 PMOS 트랜지스터(MP4), 상기 데이타 전송부(21)의 출력을 게이트로 입력받고 소스가 상기 NMOS 트랜지스터(MN4)의 드레인에 연결되는 PMOS 트랜지스터(MP5), 상기 데이타 전송부(21)의 출력을 게이트로 입력받고 소스가 접지되며 드레인이 상기 PMOS 트랜지스터(MP5)의 드레인에 연결되는 NMOS 트랜지스터(MN5)를 구비한다.
상기와 같이 구성되는 출력 버퍼의 동작을 살펴보면 다음과 같다.
먼저, 상기 고전압 감지신호가 기준전압 신호보다 레벨이 낮을때 상기 제어신호 발생부(21)의 제1제어신호는 ‘하이’가 되고, 제2제어신호는 ‘로우’가 되어 종래의 출력 버퍼와 같이 동작하게 된다.
그러나, 전원전압(VDD)이 올라감에 따라 고전압 감지신호가 기준전압 신호보다 레벨이 높아지면 제1제어신호는 ‘로우’가 되고, 제2제어신호는 ‘하이’가 된다. 그리고, 출력 인에이블 신호가 ‘하이’이고 데이타가 ‘하이’일때(출력은 ‘하이’가 된다) 트랜지스터(MN2, MP2)는 오프되고, 트랜지스터(MN3)에 의해 제1반전부(23)의 출력이 NMOS 문턱전압이 된다.
따라서, 상기 제1반전부(23)의 출력에 따라 구동되는 풀업부(25)는 그 흐르는 전류가 종래의 인버어터 출력이 0V일 때 풀업부에 흐르는 전류보다 감소하게 된다.
한편, 제1제어신호는 ‘로우’가 되고, 제2제어신호는 ‘하이’일 때, 출력 인에이블 신호가 ‘하이’이고 데이타가 ‘로우’이면(출력은 ‘로우’가 된다) 트랜지스터(MN4, MP3)가 오프되고, 트랜지스터(MP4)로 인해 제2반전부(24)의 출력이 전원전압(VDD)-PMOS 트랜지스터(VTP)가 됨으로써 종래의 전원전압(VDD)일 때 흐르는 전류보다 감소하게 된다.
제3a도는 제2도의 전압 파형도, 제3b도는 제2도의 전류 파형도로서, a는 제2반전부(24)의 출력 전압, a'은 제1반전부(23)의 출력 전압, b는 종래의 풀업 풀다은 구동시 전류, b'은 본 발명에 따른 풀업 풀다운 구동시 전류를 각각 나타낸다.
도면에 도시된 바와같은 출력 버퍼의 풀업 트랜지스터를 구동시키는 신호레벨을 0V에서 NMOS 트랜지스터 문턱전압(VTN)으로, 풀다운 트랜지스터를 구동시키는 신호레벨을 전원전압(VDD)에서 전원전압-PMOS 트랜지스터 문턱전압(VDD-VTP)으로 만들어줌으로서 제3b도와 같이 출력버퍼의 피크 전류 및 전류 변화량을 감소시킨다.
상기한 바에 의하면 본 발명은 잡음의 주원인인 피크 전류(peak current) 및 전류 변화량(di/dt)을 억제하여 높은 전원전압의 동작을 개선시키는 효과가 있다.

Claims (4)

  1. 외부에서 입력되는 출력 인에이블 신호(POEIN)에 따라 데이타(SAIN)를 전송하는 데이타 전송수단을 구비하는 출력 버퍼에 있어서,
    외부에서 입력되는 칩선택 신호(CSIN)에 따라 인에이블 되면 고전압을 감지하여 제어신호를 발생하는 제어신호 발생수단;
    상기 데이타 전송수단의 출력을 반전시키되, 사기 데이타 전송수단의 출력이 ‘하이’이면 상기 제어신호에 따라 ‘푸어 로우(poor low)’출력하는 제1반전수단;
    상기 데이타 전송수단의 출력을 반전시키되, 상기 데이타 전송수단의 출력이 ‘로우’이면 상기 제어신호에 따라 ‘푸어 하이(poor high)’를 출력하는 제2반전수단;
    상기 제1반전수단의 출력에 따라 풀업 구동되는 풀업수단;
    상기 제2반전수단의 출력에 따라 풀다운 구동되는 풀다운 수단을 구비하는 것을 특징으로 하는 잡음을 억제시키는 출력 버퍼.
  2. 제1항에 있어서, 상기 제어신호 발생수단은,
    전원전압(VDD)에서 소정의 PMOS 트랜지스터 문턱전압(VTP)을 뺀 레벨을 유지시켜주는 고전압 감지수단;
    외부에서 입력되는 칩선택 신호(CSIN)에 따라 상기 고전압 감지수단의 출력(고전압 감지신호)과 외부에서 입력되는 기준전압 신호(VREF)를 비교하는 차동증폭 비교수단;
    상기 칩선택 신호에 따라 상기 차동증폭 비교수단의 출력단과 전원전압(VDD)인가단을 절체하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 잡음을 억제시키는 출력 버퍼.
  3. 제1항에 있어서, 상기 제1반전수단은,
    상기 데이타 전송수단에서 출력되는 데이타에 따라 풀업 구동되는 제1 PMOS 트랜지스터;
    상기 제어신호를 게이트로 입력받고 소스가 접지되는 제1 NMOS 트랜지스터;
    상기 제어신호의 반전값을 게이트로 입력받고 소스가 접지되며 드레인이 상기 제1 NMOS 트랜지스터의 드레인에 연결되는 제2 PMOS 트랜지스터;
    게이트와 드레인이 상기 제2 PMOS 트랜지스터의 드레인에 연결되고 소스가 접지되는 제2 NMOS 트랜지스터;
    상기 데이타 전송수단에서 출력되는 데이타를 게이트로 입력받고 소스가 상기 제2 NMOS 트랜지스터의 드레인에 연결되며 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 연결되는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 잡음을 억제시키는 출력 버퍼.
  4. 제1항에 있어서, 상기 제2반전수단은,
    상기 제어신호를 게이트로 입력받고 소스로 전원전압(VDD) 을 입력받는 제4 NMOS 트랜지스터;
    상기 제어신호의 반전값을 게이트로 입력받고 소스로 전원전압(VDD)을 입력 받으며 드레인이 상기 제4 NMOS 트랜지스터의 드레인에 연결되는 제3 PMOS 트랜지스터;
    소스로 전원전압(VDD)을 입력받고 게이트와 드레인이 상기 제3 PMOS 트랜지스터의 드레인에 연결되는 제4 PMOS 트랜지스터;
    상기 데이타 전송수단의 출력을 게이트로 입력받고 소스가 상기 제4 NMOS 트랜지스터의 드레인에 연결되는 제5 PMOS 트랜지스터;
    상기 데이타 전송수단의 출력을 게이트로 입력받고 소스가 접지되며 드레인이 상기 제5 PMOS 트랜지스터의 드레인에 연결되는 제5 NMOS 트랜지스터;를 구비하는 것을 특징으로 하는 잡음을 억제시키는 출력 버퍼.
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