KR100213958B1 - 영상 신호 처리 장치 - Google Patents

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KR100213958B1
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다카노 야스아키
산요 덴키 가부시키가이샤
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Abstract

영상 신호 Y1(t)를 영상 정보의 비트마다 샘플링하는 샘플 홀드 회로(10), 샘플 홀드 회로(10)에 동기하여 기준 전압을 발생하는 레퍼런스 발생 회로(11), 양자의 출력 차를 증폭하는 차동 앰프(12), 차동 앰프(12)의 출력에 비선형 보정을 가하는 감마 보정 회로(14) 등의 아날로그 회로를 MOS 트랜지스터 회로로 형성하여, 디지털 회로인 타이밍 제어 회로(19), 디지털 신호 처리 회로(17) 등과 함께 단일 기판 상에 집적한다.

Description

영상 신호 처리 장치
제1도는 종래의 고체 촬상 장치의 구성을 도시한 블럭도.
제2도는 종래의 고체 촬상 장치의 동작 타이밍도.
제3도는 본 발명의 영상 신호 처리 장치의 구성을 도시한 블럭도.
제4도는 샘플 홀드 회로 및 레퍼런스 발생 회로의 회로도.
제5도는 샘플 홀드 회로의 동작 타이밍도.
제6도는 게인 제어 회로의 회로도.
제7도는 감마 보정 회로의 회로도.
제8도는 클램프 회로의 회로도.
제9도는 클램프 회로의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : CCD 이미지 센서 2 : V 드라이버
3 : S 드라이버 4 : H 드라이버
5 : 신호 처리 회로 6, 19 : 타이밍 제어 회로
10 : 샘플 홀드 회로 11 : 레퍼런스 발생 회로
12 : 게인 제어 회로 13, 18 : D/A 변환 회로
14 : 감마 보정 회로 15 : 클램프 회로
16 : A/D 변환 회로 17 : 디지털 신호 처리 회로
본 발명은 이미지 센서의 출력을 취입하여 여러 가지 처리를 행하고, 소정 포맷의 영상 신호를 출력하는 영상 신호 처리 장치에 관한 것이다.
CCD 이미지 센서가 이용되는 텔레비젼 카메라와 같은 촬상 장치에 있어서는 CCD를 구동하는 CCD 드라이버 및 그 타이밍 회로에 취가하여, CCD의 출력에 대해 여러 가지 처리를 행하여 소정의 영상 신호를 얻는 신호 처리 회로가 설치된다. 이와 같은 신호 처리 회로는 주로 CCD의 출력을 샘플링하는 샘플 홀드 회로, 신호의 평균 레벨을 일정하게 유지하는 자동 이득 제어 회로, 영상의 재생측에서의 신호 레벨에 대한 발광 휘도의 비선형성에 대응시키는 감마 보정 회로 등에 의해 구성된다.
제1도는 종래의 촬상 장치의 구성을 도시한 블럭도이고, 제2도는 그 동작을 설명하는 타이밍도이다.
프레임 전송 방식의 CCD 이미지 센서(1)은 촬상부(I), 축적부(S), 수평 전송부(H) 및 출력부(D)로 구성된다. 촬상부(I)는 수직 방향으로 연속하여 서로 평행하게 배열되는 복수의 시프트 레지스터로 이루어지고, 이들 시프트 레지스터의 각 비트가 전극의 작용에 의해 전위적으로 구획되어 복수의 수광 화소가 정의된다. 축적부(S)는 촬상부(I)의 각 시프트 레지스터에 연속하는 복수의 시프트 레지스터로 이루어지고, 촬상부(I)의 시프트 레지스터로부터 정보 전하를 수취하여 축적한다. 수평 전송부(H)는 각 비트가 축적부(S)의 각 시프트 레지스터의 출력단에 각 비트가 대응 부가되는 단일 시프트 레지스터로 이루어지고, 축적부(S)로부터 수취한 정보 전하를 순차 전송 출력한다. 출력부(D)는 수평 전송부(H)의 출력측에 설치되어, 수평 전송부(H)로부터 출력되는 정보 전하를 전압값으로 변환하여 출력한다. 이 CCD 이미지 센서(1)의 촬상부(I), 축적부(S) 및 수평 전송부(H)에는 각각 V 드라이버(2), S 드라이버(3) 및 H 드라이버(4)가 접속된다. 이들 V 드라이버(2), S 드라이버(3) 및 H 드라이버(4)는 공통의 기준 클럭에 따라 동작하고, 예를 들면 촬상부(I) 및 축적부(S)에 대해 4상(相)의 전송 클럭(øv, øs)를 각각 공급하고, 수평 전송부(H)에 대해 2상의 전송 클럭(øH)를 공급한다. 이로인해, 먼저 CCD 이미지 센서(1)의 촬상부(I)에 발생하는 정보 전하가 프레임 전송 클럭에 따라 1화면마다 촬상부(I)로부터 축적부(S)로 전송된다. 다음에, 라인 전송 펄스에 따라 축적부(S)로부터 1수평 라인 단위로 수평 전송부(H)에 전송된다. 그리고, 수평 전송부(H)로부터 수평 전송 클럭에 따라 출력부(D)로 전송된다.
CCD 이미지 센서(1)의 출력부(D)로부터 취출되는 CCD 출력은 신호 처리 회로(5)에 있어서, 심플링, 증폭, 감마 보정 등의 처리가 행해진 후에 영상 신호로서 외부 기기로 출력된다.
카운터 및 디코더로 이루어지는 타이밍 제어 회로(6)은 수평 동기 신호(H-SYC) 및 수직 동기 신호(V-SYC)를 받아서 V 드라이버(2), S 드라이버(3) 및 H 드라이버(4)를 소정의 타이밍으로 기동시킨다. 즉, 수평 동기 신호(H-SYC)에 의해 리셋되고, 일정 주기의 클럭을 카운트하여, 1 수평 주사 주기로 카운트 업하는 H 카운터의 출력에 기초하여 S 드라이버(3) 및 H 드라이버(4)를 기동하는 1 수평주사 주기의 타이밍 펄스를 생성한다. 그리고, 수직 동기 신호(V-SYC)에 의해 리셋되고, 수평 동기 신호(H-SYC)를 카운트하여 1 수직 주사 주기로 동작하는 V 카운터의 출력에 기초하여 V 드라이버(2) 및 S 드라이버(3)을 기동하는 1 수직 주사 주기의 타이밍 펄스를 생성한다. 이것과 동시에, 신호 처리 회로(5)에 있어서 필요로 되는 샘플링 펄스, 클램프 펄스 등을 CCD 이미지 센서(1)의 동작 타이밍과 일치하도록 작성하여 신호 처리 회로(5)에 공급한다.
그런데, 촬상부(I)에는 프레임 전송 클럭에 추가하여 촬상부(I)의 정보 전하를 촬상부(I) 외로 배출하는 배출 클럭이 프레임 전송 클럭보다도 빠른 타이밍으로 제공되고, 배출 클럭으로부터 프레임 전송 클럭까지의 기간에 CCD 이미지 센서(1)의 노광 기간으로 된다. 즉, 항시 광을 받는 CCD 이미지 센서(1)에 있어서, 촬상부(I)에 축적되는 정보 전하를 배출하여 정보 전하가 0인 상태로 리셋된 후에 소정의 기간을 경과해서 새롭게 축적된 정보 전하를 전송 출력한다. 이로 인해, 1 화면 마다의 노광 기간을 설정하고 있다. 이 노광 기간의 설정에 관해서는, 예를 들면 본 출원인에 의한 특원평 1-157369호 또는 특원평 1-183976호에 개시되어 있다.
그런데, 비디오 일체형의 텔레비젼 카메라 등에 대표되는 촬상 장치의 경우, 소형 경량화가 요망되고, 장치를 구성하는 부품 수를 삭감하는 것이 중요한 과제의 하나로 되어 있다. 특히, 회로를 구성하는 소자 수의 삭감은 배선의 간략화 및 회로 기판의 소형화에 유효한 것이므로, CCD 이미지 센서(1)의 주변 회로의 집적 회로화에 대해 여러 가지 대책이 강구되고 있다.
그러나, 신호 처리 회로(5)가 아날로그 신호에 대해 용이하게 리니어 동작을 시킬 수 있는 바이폴라 트랜지스터 회로로 구성되는 데 대해, 타이밍 제어 회로(6), 또한 수평 동기 신호(H-SYC) 및 수직 동기 신호(V-SYC)를 발생하기 위한 회로가 펄스 동작에 적합한 MOS 트랜지스터 회로로 구성되어 있다. 이 때문에, CCD 이미지 센서(1)의 주변 회로로서, 클럭을 받아서 각종 펄스를 발생하는 MOS 트랜지스터 구성의 회로 블록과, CCD 출력을 받아서 영상 신호를 출력하는 바이폴라 트랜지스터 구성의 회로 블록이 필요하게 된다. 따라서, 2종류의 회로 블록이 각각 별개의 집접 회로 칩으로 형성되기 때문에, CCD 이미지 센서(1)을 이용한 촬상 장치를 구성할 때에는 CCD 이미지 센서(1)에 추가하여 적어도 2개의 칩이 탑재된다.
또한, CCD 이미지 센서(1)의 출력부(D)에 있어서는 수평 전송부(H)의 전동 동작에 맞취어 정보 전하의 축적 및 출력이 반복된다. 따라서, CCD 이미지 센서(1)로부터 출력되는 CCD 출력은 출력부(D)의 동작에 따른 주기로 기준 레벨(정보 전하가 없는 상태의 전압 레벨)과 신호 레벨(축적된 정보 전하에 대응하는 전압 레벨)을 교호로 반복하게 된다. 그래서, 신호 처리 회로(5)에서는 신호 레벨 부분만을 취입하도록 샘플링 행해진다. 그러나, 출력부(D)나 샘플 홀드 회로에 발생한 노이즈의 영향에 의해 기준 레벨이 불안정하게 되는 경우가 있어, 샘플링되는 신호 레벨이 본래의 영상 정보와 반드시 일치하지 않는다는 문제를 갖고 있다.
이와 같은 문제를 해소하기 위하여, 신호 레벨과 기준 레벨을 각각 샘플링하여 서로의 레벨 차를 취출하도록 구성한, 상관 2중 샘플링이라 칭해지는 회로가, 예를 들면 특공소 62-55349호 공보에 제안되어 있다. 그러나, 상관 2중 샘플링을 실현하는 경우에는 복수의 샘플 홀드 회로나 차동 앰프를 조합할 필요가 있어 회로 기판 상에 배치하려면 넓은 면적을 필요로 한다. 또한, 이들 회로를 집적 회로로서 구성하는 것도 고려되지만, 바이폴라 트랜지스터 구성으로 되는 상관 2중 샘플링을 위한 회로는 MOS 트랜지스터 구성의 CCD 이미지 센서(1)의 주변 회로와의 원칩(one-chip)화가 곤란하기 때문에, 주변 회로를 구성하는 칩 및 배선이 증가하게 된다.
본 발명은 이미지 센서의 구동을 제어하는 디지털 회로와, 이미지 센서로부터의 출력인 영상 신호를 처리하는 아날로그 회로를 단일 기판 상에 집적하고 회로를 원칩화하여, 배선의 간략화 및 회로 기판의 소형화를 도모하는 것을 목적으로 한다.
또한, 본 발명은 디지털 회로와 아날로그 회로를 단일 기판 상에 집적했을 때에 디지털 회로에서 발생하는 주기성 노이즈가 아날로그 회로에 미치는 영향을 제거하여 안정한 영상 신호를 얻는 것을 목적으로 한다.
본 발명은, 이미지 센서의 동작 타이밍을 제어함과 동시에 이미지 센서의 출력 신호를 처리하는 영상 신호 처리 장치에 있어서,
상기 이미지 센서로부터 출력되는 비트 마다의 영상 정보를 포함하는 신호에 기초하여 형성된 아날로그의 영상 신호를 증폭하여 영상 신호의 소정 기간의 평균 레벨을 일정치에 가깝게 하는 이득 제어 회로와,
상기 이미지 센서의 수평 주사 및 수직 주사의 타이밍을 제어하기 위한 타이밍 신호를 디지털 신호 처리에 의해 발생하는 타이밍 제어 회로를 포함하고,
상기 이득 제어 회로를 MOS 트랜지스터를 이용한 회로로 구성하여 상기 이득 제어 회로 및 타이밍 제어 회로를 단일 반도체 기판 상에 집적한다.
이와 같이, 아날로그 회로인 이득 제어 회로를 MOS 트랜지스터를 이용한 회로로 구성하여 디지털 회로의 타이밍 제어 회로를 단일 반도체 기판 상에 집적했다. 이 때문에, 이미지 센서의 구동계의 회로와 출력 신호의 처리계의 회로가 원칩에 통합된다. 따라서, 부품 수의 삭감에 의한 소자간의 배선의 간략화 및 회로 기판 상에서의 실장 면적의 축소를 달성할 수 있다. 또한, 디지털 회로 블록을 내장시킴으로써, 아날로그 회로에서의 전압값의 조정 등을 위한 외부 부착회로를 대폭 삭감할 수 있다. 따라서, 촬상 장치의 소형 경량화, 또한 저 코스트화를 도모할 수 있다.
또한, 본 발명에서는 이득 제어 회로, 디지털 제어 회로, 샘플 홀드 회로, 보정 회로, A/D 변환 회로, 디지털 처리 회로, 및 D/A 변환 회로를 함께 단일 반도체 기판 상에 집적한다. 이로 인해, 많은 회로를 원칩에 포함시킬 수 있다.
또한, 본 발명에서는 상기 이미지 센서로부터 출력되는 비트 마다의 영상 정보를 비트마다 샘플링하여 상기 영상 정보가 연속한 아날로그의 영상 신호를 얻는 샘플 홀드 회로와,
이 샘플 홀드 회로의 샘플링 동작에 동기해서 일정 전압을 취입하여 레퍼런스 전압을 발생하는 레퍼런스 발생 회로와,
이 레퍼런스 전압과 이것에 대응하는 타이밍의 상기 샘플 홀드 회로의 샘플링 출력의 차를 증폭하여 영상 신호의 소정 기간의 평균 레벨을 일정치에 가깝게 하는 이득 제어 회로를 포함하고,
상기 레퍼런스 발생 회로 및 이득 제어 회로를 단일 반도체 기판 상에 집적한다.
따라서, 이득 제어 회로에 제공되는 레퍼런스 전압을 샘플 홀드 회로와 동일 회로로 얻을 수 있고, 샘플링 동작에 의해 발생하는 노이즈를 이득 제어 회로로 제거할 수 있다.
특히, 이득 제어 회로를 레퍼런스 전압과 샘플링 전압을 받아 들여 이들의 차를 증폭하는 차동 증폭기로 구성함으로써, 간단한 회로로 유효한 노이즈 제거가 행해져 안정한 영상 신호를 얻을 수 있다.
또한, 레퍼런스 회로도 샘플 홀드 회로와 마찬가지로 MOS 트랜지스터를 이용하여 구성하고, 단일 기판 상에 집적함으로써 상술한 경우와 마찬가지로 장치의 간략화 소형화를 도모할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 설명하겠다.
제3도는 본 발명의 신호 처리 구성을 도시한 블럭도이다.
샘플 홀드 회로(10)은 소정의 클럭 주기로 기준 레벨과 신호 레벨을 반복하는 영상 신호Y1(t)를 수신하여 신호 레벨 부분을 샘플링하는 것으로, 그 신호 레벨을 1 클럭 기간 유지하는 영상 신호 Y2(t)를 출력한다. 또, 이 영상 신호 Y1(t)는 주지된 CCD 이미지 센서에 의해 제공되는 것이고, 제1도와 마찬가지로 해서 CCD 이미지 센서 및 드라이버가 별도 설치된다.
레퍼런스 발생 회로(11)은 샘플 홀드 회로(10)과 동일한 회로 구성을 갖고 있고, 샘플 홀드 회로(10)과 동일한 타이밍에서 일정 전압을 취입하여 레퍼런스 전압 VD1을 발생한다. 게인 제어형의 차동 앰프(12)는 샘플 홀드 회로(10)으로 부터 출력되는 영상 신호 Y2(t)와, 레퍼런스 발생 회로(11)로부터 출력되는 레퍼런스 전압 VD1을 취입하여 게인 제어용의 전압VC1에 따른 게인을 제공하여 영상 신호 Y3(t)를 출력한다. 여기에서, 게인 제어 전압 VC1은 영상 신호 Y3(t)를 1 수직 주사 기간 단위로 적분한 적분치에 기초하여 설정되는 것이고, 그 적분치가 커지면 게인을 작게 하고, 역으로 적어지면 게인을 크게 하는 값으로 설정된다. 즉, 영상 신호 Y3(t)의 수직 주사 기간마다의 적분치에 기초하여 게인을 가변 설정함으로써, 적분치를 소정의 범위에 거두어들이는 피드백 제어, 소위 자동 이득 제어(AGC : Automatic Gain Control)이 행해진다.
여기에서, 게인 제어 전압VC1은, 예를 들면 후술하는 디지털 회로 불럭의 디지털 신호 처리 회로(17)에 의해 제공되는 제어 데이터를 D/A 변환 회로(13)에 의해 제어 전압VC1로 변환되어 차동 앰프(12)의 게인 제어 단자에 공급된다. 감마 보정 회로(14)는 재생측에서의 신호 레벨에 대한 발광 휘도의 비선형성에 대응시키도록 차동 앰프(12)로부터 출력되는 영상 신호 Y3(t)에 대해 비선형의 영상 신호 Y4(t)를 출력한다. 이 비선형의 변환은 일반적으로
Y=aXr(X : 입력 신호 레벨, Y : 출력 신호 레벨, a : 임의 정수)
의 식에 따르도록 행해지고, 이상적으로는 r=0.45로 설정된다. 클램프 회로(15)는 감마 보정 회로(14)로부터 출력되는 영상 신호 Y4(t)의 각 수평 주사 기간의 끝(또는 처음)에 설정되는 기준 레벨을 클램프하여, 기준 레벨이 소정의 값으로 고정된 영상 신호 Y5(t)를 출력한다. 그리고, A/D 변환 회로(16)은 클램프 회로(15)로부터 출력되는 영상 신호 Y5(t)를 디지탈 데이터로 변환하여 영상 데이터 YD로서 디지털 회로 블록으로 공급한다.
이들 샘플 홀드 회로(10), 레퍼런스 발생 회로(11), 차동 앰프(12), 감마 보정 회로(14) 및 클램프 회로(15)로 이루어지는 아날로그 회로 블록은 어느 것이나 MOS 트랜지스터 회로로 구성된다. 또, 이들 각 부의 회로 구성에 대해서는 후에 서술한다.
디지털 신호 처리 회로(17)은 아날로그 회로 블록으로부터 제공되는 영상 데이터 YD에 대하여 라인 보간, 레벨 보정 등의 처리를 행함과 동시에, 영상 데이터 YD로부터 각종 제어 데이터를 생성한다. 이 제어 데이터는 CCD 이미지 센서의 노광 기간의 신축 제어나 차동 앰프(12)에 의한 AGC에 이용된다. 예를 들면, 영상 데이터 YD를 1 화면 단위, 즉 1 수직 주사 기간마다 적분하여 그 적분치를 각 각의 제어 데이터로서 출력하도록 구성된다. 그리고, D/A 변환 회로(18)은 디지털 신호 처리 회로(17)로 소정의 처리가 완료한 영상 데이터 YD를 다시 아날로그 값으로 변환하여 영상 신호 Y6(t)로서 외부 기기로 출력한다.
타이밍 제어 회로(19)는 외부에서 공급되는 기준 클럭에 기초하여 CCD 이미지 센서의 수평 주사 및 수직 주사의 각 타이밍을 결정하는 타이밍을 발생함과 동시에, 상술한 신호 처리 경로의 각 부의 동작을 CCD 이미지 센서의 동작과 동기시키도록 각 신호 처리 펄스를 발생시킨다. 예를 들면, CCD 이미지 센서로부터의 1비트 마다의 출력 타이밍에 동기하는 샘플링 펄스를 샘플 홀드 회로(10)에 공급하고, 수평 주사 타이밍에 동기하는 클램프 펄스를 클램프 회로(15)로 공급함으로써, 각 영상 신호 Y1(t)∼Y5(t)에 대한 적정한 타이밍에서의 신호 처리를 가능하게 하고 있다. 또한, 디지털 신호 처리 회로(17)로부터 제공되는 제어 데이터에 기초하여 CCD 이미지 센서를 동작시키는 타이밍을 결정할 수 있도록 구성되고, 이로 인해 CCD 이미지 센서의 노광 기간을 피사체 휘도에 대응하여 변화시키는 자동 노광 제어가 실현된다.
디지털 신호 처리 회로(17) 및 타이밍 제어 회로(19)로 이루어지는 디지털 회로 블록은 MOS 트랜지스터 회로에 의해 구성되는 아날로그 회로 블록 및 A/D 변환 회로(16), D/A 변환 회로(13, 18)과 함께 단일 반도체 기판에 집적 회로화된다. 이와 같이, 아날로그 회로 블록과 디지털 회로 블록을 원칩 구성에 의해 실현하면, CCD 이미지 센서의 주변 회로의 배선의 간략화 및 소자 수의 삭감이 가능해진다.
제4도는 샘플 홀드 회로(10), 레퍼런스 발생 회로(11)의 회로도이다. 제5도는 그 동작을 설명하는 타이밍도이다.
샘플 홀드 회로(10)은 입력 신호인 영상 신호 Y1(t)가 제1 버퍼(21)을 통해 제1 콘덴서(22)의 한 단에 접속되고, 이 콘덴서(22)의 다른 단이 제2 버퍼(23)에 접속된다. 또한, 제2 버퍼(23)의 입력측에는 제1 샘플링 펄스 SP1에 응답하여 동작하는 제1 스위치(24)를 통해 일정한 전압 VR이 공급된다. 제2 버퍼(23)의 출력은 제2 샘플링 펄스(SP2)에 응답하여 동작하는 제2 스위치(25)를 통해 다른 단이 접지된 제2 콘덴서(26)에 접속된다. 그리고, 이 콘덴서(26)의 전압 변동이 영상 신호 Y2(t)로서 취출된다. 또, 스위치(24, 25), 버퍼(21, 23)은 MOS 트랜지스터로 구성된다.
제1 버퍼(21)에 입력되는 영상 신호 Y1(t)는 제4도에 도시한 바와 같이 기준 레벨과 신호 레벨이 일정 클럭 주기로 반복된다. 이것은 CCD 이미지 센서의 출력부에 있어서 전송 출력되는 정보 전하의 배출 및 축적이 반복되기 때문이고, 정보 전하가 배출된 후에 출력부의 전위가 기준 레벨로 되고 축적되는 정보 전하량에 따른 전위가 신호 레벨을 나타낸다. 그래서, 영상 신호 Y1(t)의 기준 레벨의 기간에 타이밍이 일치하는 샘플링 펄스 SP1에 응답하여 제1 스위치(24)를 온시키면, 영상 신호 Y1(t)의 기준 레벨이 전압 VR1로 고정된다. 이 때문에 영상 신호 Y1(t)의 기준 레벨이 노이즈 등의 영향으로 변동한다고 해도 제2 버퍼(23)에는 기준 레벨의 안정한 영상 신호 Y1(t)가 취입된다. 그리고, 영상 신호 Y1(t)의 신호 레벨의 기간에 타이밍이 일치하는 제2 샘플링 펄스 SP2에 응답하여 제2 스위치(25)를 온시키면, 기준 레벨과 신호 레벨과의 차에 대응하는 전압이 제2 콘덴서(26)에 취입된다. 따라서, 기준 레벨이 전압 VR1로 고정되고 나서, 영상 신호 Y1(t)의 신호 레벨 부분만이 영상 신호 Y2(t)로서 출력된다.
레퍼런스 발생 회로(11)은 샘플 홀드 회로(10)과 동일한 회로 구성을 이루고 있고, 전원 전압을 저항 분합하여 취출되는 일정 전압이 제1 버퍼(61)을 통해 제1 콘덴서(62)의 한 단에 접속된다. 이 콘덴서(62)의 다른 단은 제2 버퍼(63)에 접속되고, 이 제2 버퍼(63)의 입력측에는 샘플 홀드 회로(10)과 공통의 제1 샘플링 펄스 SP1에 응답하여 동작하는 제1 스위치(64)를 통해 일정 전압 VR이 공급된다. 그리고, 제2 버퍼(63)의 출력이 동일하게 샘플 홀드 회로(10)과 공통의 제2 샘플링 펄스 SP2에 응답하여 동작하는 제2 스위치(65)를 통해 레퍼런스 전압 VD1로서 취출된다. 또, 출력측에는 제2 스위치(65)가 오프하는 동안에 출력 레벨을 유지하는 제2 콘덴서(66)이 접속된다. 또, 스위치(64, 65), 버퍼(61, 63)은 MOS 트랜지스터로 구성된다.
이 레퍼런스 전압 VD1은 영상 신호 Y3(t)와 동일한 과정을 거쳐 생성되는 것이므로, 영상 신호 Y3(t)에 중첩하는 노이즈와 동등한 노이즈가 중첩된다. 따라서, 차동 앰프(12)에 있어서 영상 신호 Y3(t)의 노이즈를 레퍼런스 전압 VD1의 노이즈에 의해 부인할 수 있다.
제6도는 차동 앰프(12)의 회로도이다.
영상 신호 Y2(t)가 제1 버퍼(31)을 통해 제1 저항(32)에 입력되고, 이 저항(32)에 N 채널형 MOS 트랜지스터(33)의 드레인이 접속된다. 이 MOS 트랜지스터(33)의 게이트에는 게인 제어용의 제어 전압 VC1이 인가되고, 소스는 접지된다. 또한, 레퍼런스 발생 회로(11)의 출력인 레퍼런스 전압 VD1이 제2 버퍼(34)를 통해 제2 저항(35)에 입력되고, 이 저항(35)에 N 채널형 MOS 트랜지스터(36)의 드레인이 접속된다. 이 MOS 트랜지스터(36)의 게이트에는 MOS 트랜지스터(33)과 공통의 제어 전압 VC1이 인가되고, 소스는 마찬가지로 접지된다. 이와 같이 병렬로 설치된 2개의 MOS 트랜지스터(33, 36)의 드레인은 각각 MOS 트랜지스터 구성의 차동 앰프(30)의 입력에 접속된다. 또, MOS 트랜지스터(33, 36)의 드레인과 차동 앰프(30)과의 사이에는 필요에 따라 레벨 시프트 회로가 설치된다. 차동 앰프(30)은 게이트가 서로 접속된 2개의 P 채널형 MOS 트랜지스터(37, 38)의 소스에 전원이 접속되고, 그 게이트가 MOS 트랜지스터(37)의 드레인에 접속됨과 동시에 소스가 접지된 2개의 N 채널형 MOS 트랜지스터(39, 40)이 MOS 트랜지스터(37, 38)에 직렬로 접속되어 전류 미러 회로를 구성하고 있다. 그리고, MOS 트랜지스터(39, 40)의 게이트를 2개의 입력으로 하고, MOS 트랜지스터(33, 36)의 드레인측의 전위를 받아서 MOS 트랜지스터(38)의 드레인측으로부터 영상 신호 Y3(t)를 출력한다.
여기에서, MOS 트랜지스터(33, 36)의 게이트에 인가되는 제어 전압 VC1이 높아지면, MOS 트랜지스터(33, 36)이 온하는 경향으로 되고, 온 저항이 낮아져 드레인측의 전위가 저하한다. 차동 앰프(30)의 입력으로 되는 MOS 트랜지스터(33, 36)의 드레인측의 각 전위가 저하하면, 차동 앰프(30)의 MOS 트랜지스터(39, 40)이 오프하는 경향으로 되고, 차동 앰프(30)의 게인이 적어진다. 역으로, 제어 전압 VC1이 저하하면, MOS 트랜지스터(33, 36)이 오프하는 경향으로 되고, 온 저항이 높아져 드레인측의 전위가 상승하여, 차동 앰프(30)의 게인이 커진다. 그래서, 디지털 회로 블록의 디지털 신호 처리 회로(17)에 있어서 생성되는 제어 데이터로부터 제어 전압 VC1을 얻도록 하면, 출력하는영상 신호 Y3(t)의 1화면의 평균 레벨을 적정 범위에 거두어 들이는 피드백 제어가 걸리게 된다.
제7도는 감마 보정 회로(14)의 회로도이다.
2개의 P 채널형 MOS 트랜지스터(41, 42)가 전원에 병렬로 접속되어 서로의 게이트가 MOS 트랜지스터(41)의 드레인에 접속되고, 이 2개의 MOS 트랜지스터(41, 42)에 2개의 N 채널형 MOS 트랜지스터(43, 44)가 각각 직렬로 접속된다. MOS 트랜지스터(43, 44)의 소스는 게이트에 제어 전압 VC2가 인가되는 N 채널형 MOS 트랜지스터(45, 46)을 통해 접지됨과 동시에, 저항(47)을 통해 서로 접속되어 전류 미러 회로를 구성하고 있다. 그리고, MOS 트랜지스터(43)의 게이트에 영상 신호 Y3(t)가 입력되고, MOS 트랜지스터(44)의 게이트에 전원 전압이 저항 분할된 일정 전압 VD2가 인가된다.
MOS 트랜지스터(42)의 드레인에는 드레인이 접지된 P 채널형 MOS 트랜지스터(48)의 소스와, 드레인이 전원에 접속된 N 채널형 MOS 트랜지스터(49)의 소스가 각각 접속된다. 이 MOS 트랜지스터(48, 49)의 게이트에는 다이오드 접속된 P 채널형 MOS 트랜지스터(50), N 채널형 MOS 트랜지스터(51)과, 2개의 저항(52, 53)에 의해 전원 전압을 분압하여 얻어지는 2 전압이 각각 인가된다. 이 2 전압은 각각 MOS 트랜지스터(48, 49)의 임계치 가깝게 설정되고, 각 MOS 트랜지스터(48, 49)를 온/오프의 중간 상태로 하고 있다. 그리고, MOS 트랜지스터(48, 49)의 소스측으로부터 영상 신호 Y4(t)가 취출되어 출력된다.
여기에서, 입력 신호인 영상 신호 Y3(t)의 레벨이 저하하여 MOS 트랜지스터(43)이 오프하는 측으로 동작하면, MOS 트랜지스터(43)의 드레인측의 전위가 높아져서 MOS 트랜지스터(41, 42)를 오프하는 방향으로 동작시킨다. 이 때, MOS 트랜지스터(44, 46)의 게이트 전압이 고정되어 있으므로, 이들 MOS 트랜지스터(44, 46)에는 MOS 트랜지스터(49)를 통해 전류가 유입하게 된다. 역으로, 영상 신호 Y3(t)의 레벨이 상승하여 MOS 트랜지스터(43)이 온하는 측으로 동작하면 MOS 트랜지스터(43)의 드레인측의 전위가 낮아져 MOS 트랜지스터(41, 42)를 온하는 방향으로 동작시킨다. 이와 마찬가지로 해서, MOS 트랜지스터(44, 46)의 게이트 전압이 고정되어 있으므로, MOS 트랜지스터(42)를 흐르는 전류는 MOS 트랜지스터(48)을 통해 접지측으로 흐른다. 그래서, 전류-전압 특성이 2승 특성으로 되는 MOS 트랜지스터(48, 49)가 전원측과 접지측을 반대로 하여 출력측에 접속되어 있으므로, MOS 트랜지스터(49)로부터 MOS 트랜지스터(44, 46)에 흐르는 전류, 또는 MOS 트랜지스터(42)로부터 MOS 트랜지스터(48)에 흐르는 전류에 대한 MOS 트랜지스터(48, 49)의 소스측의 전위의 변화, 즉 영상 신호 Y4(t)의 레벨 변화는 전류의 변화에 대해 1/2승 특성을 나타내게 된다. 따라서, MOS 트랜지스터(45, 46)의 게이트에 제공되는 제어 전압 VC2를 조정하여 MOS 트랜지스터(48, 49)를 통해 흐르는 전류의 변화를 영상 신호 Y3(t)의 변화에 비례시키도록 하면, 영상 신호 Y3(t)에 대해 Y=X0.5의 특성에 따르는 영상 신호 Y4(t)를 얻을 수 있다. 이 결과, 영상 신호 Y3(t)에 대해 비선형으로 대응하는 영상 신호 Y4(t)가 출력된다.
제8도는 클램프 회로(15)의 회로도이고, 제9도는 그 동작을 설명하는 타이밍도이다.
입력되는 영상 신호 Y4(t)가 콘덴서(55)의 한 단에 접속되고, 이 콘덴서(55)의 다른 단이 버퍼(56)에 접속된다. 또한, 버퍼(56)의 입력측에는 클램프 펄스 CP에 응답하여 동작하는 스위치(57)을 통해 일정 전압 VR2가 공급된다. 그리고, 버퍼(56)의 출력이 영상 신호 Y5(t)로서 출력된다. 또, 스위치(54), 버퍼(56)은 MOS 트랜지스터로 구성된다.
콘덴서(55)에 입력되는 영상 신호 Y4(t)는 제7도에 도시한 바와 같이 1 수평 주사 기간 단위로 연속하고, 각 수평 주사 기간의 처음과 끝에 흑(黑) 기준 레벨이 설정된다. 이 흑 기준 레벨에 대해서는 CCD 이미지 센서의 촬상부의 일부에 설치된 광학적인 흑 영역, 즉 차광막으로 피복된 수광 화소로부터의 출력에 대응하는 것으로, 후의 신호 처리 동작의 기준치를 이룬다. 그래서, 영상 신호 Y4(t)의 기준 레벨의 기간에 타이밍이 일치하는 클램프 펄스 CP에 응답하여 스위치(57)을 온시키면, 영상 신호 Y4(t)의 흑 기준 레벨이 전압 VR2에 고정된다. 이 때문에, 영상 신호 Y4(t),의 흑 기준 레벨이 신호 처리 과정에서 변동한다고 해도 버퍼(56)에는 기준 레벨이 안정한 영상 신호 Y4(t)가 취입된다.
이상과 같이, 샘플 홀드 회로(11), 게인 제어 회로(12), 감마 보정 회로(14) 및 클램프 회로(15)는 어느 것이나 MOS 트랜지스터 회로로 구성되어 디지털 회로 블록의 각 부와 함께 직접 회로화하는 것이 가능하다.

Claims (8)

  1. 이미지 센서의 동작 타이밍을 제어함과 동시에 이미지 센서의 출력 신호를 처리하는 영상 신호 처리 장치에 있어서, 상기 이미지 센서로부터 출력되는 비트마다의 영상 정보를 포함하는 신호에 기초하여 형성된 아날로그 영상 신호를 증폭하여 영상 신호의 소정 기간의 평균 레벨을 일정치에 가깝게 하는 이득 제어 회로와, 상기 이미지 센서의 수평 주사 및 수직 주사의 타이밍을 제어하기 위한 타이밍 신호를 디지털 신호 처리에 의해 발생하는 타이밍 제어 회로를 포함하고 상기 이득 제어 회로를 MOS 트랜지스터를 이용한 회로로 구성하여 상기 이득 제어 회로 및 타이밍 제어 회로를 단일 반도체 기판 상에 집적하는 것을 특징으로 하는 영상 신호 처리 장치.
  2. 제1항에 있어서, 상기 이미지 센서로부터 출력되는 비트마다의 영상 정보를 비트마다 샘플링하여 상기 영상 정보가 연속한 아날로그의 영상 신호를 얻는 샘플 홀드 회로를 더 포함하고, 상기 샘플 홀드 회로를 MOS 트랜지스터를 이용한 회로로 구성하여 상기 이득 제어 회로 및 타이밍 제어 회로와 함께 단일 반도체 기판 상에 집적하는 것을 특징으로 하는 영상 신호 처리 장치.
  3. 제2항에 있어서, 상기 이득 제어 회로의 출력 신호에 비선형의 보정 처리를 행하는 보정 회로를 더 포함하고, 상기 보정 회로를 MOS 트랜지스터를 이용한 회로로 구성하여 상기 이득 제어 회로, 타이밍 제어 회로 및 샘플 홀드 회로와 함께 단일 반도체 기판 상에 집적하는 것을 특징으로 하는 영상 신호 처리 장치.
  4. 제3항에 있어서, 상기 보정 회로의 출력을 디지털 신호로 변환하는 A/D 변환 회로와, 상기 A/D 변환 회로로부터의 디지털 데이터를 처리하고, 상기 이득 제어 회로에 있어서의 이득을 제어하기 위한 디지털 이득 제어 데이터를 발생하는 디지털 신호 처리 회로와, 상기 디지털 신호 처리 회로로부터의 상기 디지털 이득 제어 데이터를 아날로그 신호로 변환하여 상기 이득 제어 회로에 공급하는 D/A 변환 회로를 더 포함하고, 이들 A/D 변환 회로, 디지털 신호 처리 회로 및 D/A 변환 회로를 상기 이득 제어 회로, 타이밍 제어 회로, 샘플 홀드 회로 및 보정 회로와 함께 단일 반도체 기판 상에 집적하는 것을 특징으로 하는 영상 신호 처리 장치.
  5. 제4항에 있어서, 각 수평 기간의 개시 또는 종료 부분의 부근에 존재하는 클램프 흑(黑) 기준 레벨의 영상 신호의 전압치를 일정 전압치로 고정하기 위한 클램프 회로를 더 포함하고, 상기 클램프 회로를 MOS 트랜지스터를 이용하는 회로로 구성하여 상기 이득 제어 회로, 타이밍 제어 회로, 샘플 홀드 회로, 보정 회로, A/D 변환 회로, 디지털 처리 회로 및 D/A 변환 회로와 함께 단일 반도체 기판 상에 집적하는 것을 특징으로 하는 영상 신호 처리 장치.
  6. 이미지 센서의 동작 타이밍을 제어함과 동시에 이미지 센서의 출력 신호를 처리하는 영상 신호 처리 장치에 있어서, 상기 이미지 센서로부터 출력되는 비트마다의 영상 정보를 비트마다 샘플링 하여 상기 영상 정보가 연속한 아날로그 영상 신호를 얻는 샘플 홀드 회로와, 상기 샘플 홀드 회로의 샘플링 동작에 동기하여 일정 전압을 취입하여 레퍼런스 전압을 발생하는 레퍼런스 발생 회로와, 상기 레퍼런스 전압과 이것에 대응하는 타이밍의 상기 샘플 홀드 회로의 샘플링 출력의 차를 증폭하는 차동 앰프를 포함하고, 이들 샘플 홀드 회로, 레퍼런스 발생 회로 및 차동 앰프를 단일 반도체 기판상에 집적하는 것을 특징으로 하는 영상 신호 처리 장치.
  7. 제6항에 있어서, 상기 차동 앰프는 영상 신호의 소정 기간의 평균 레벨을 일정치에 가깝도록 이득을 변동시키는 것을 특징으로 하는 영상 신호 처리 장치.
  8. 제7항에 있어서, 상기 샘플 홀드 회로, 레퍼런스 발생 회로 및 차동 앰프는 MOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 영상 신호 처리 장치.
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