JP3182263B2

JP3182263B2 - 映像信号処理装置

Info

Publication number: JP3182263B2
Application number: JP24558493A
Authority: JP
Inventors: 浩也伊藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1993-09-30
Filing date: 1993-09-30
Publication date: 2001-07-03
Anticipated expiration: 2016-07-03
Also published as: JPH07107388A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イメージセンサの出力
を取り込んで種々の処理を施し、所定のフォーマットの
映像信号を出力する映像信号処理装置に関する。

【０００２】

【従来の技術】ＣＣＤイメージセンサが用いられるテレ
ビカメラの如き撮像装置においては、ＣＣＤを駆動する
ＣＣＤドライバ及びそのタイミング回路に加え、ＣＣＤ
の出力に対して種々の処理を施して所定の映像信号を得
る信号処理回路が設けられる。このような信号処理回路
は、主として、ＣＣＤの出力をサンプリングするサンプ
ルホールド回路、信号の平均レベルを一定に維持する自
動利得制御回路、映像の再生側での信号レベルに対する
発光輝度の非線形性に対応させるガンマ補正回路等によ
り構成される。

【０００３】図８は、従来の撮像装置の構成を示すブロ
ック図で、図９は、その動作を説明するタイミング図で
ある。フレーム転送方式のＣＣＤイメージセンサ１は、
撮像部Ｉ、蓄積部Ｓ、水平転送部Ｈ及び出力部Ｄより構
成される。撮像部Ｉは、垂直方向に連続し、互いに平行
に配列される複数のシフトレジスタからなり、これらの
シフトレジスタの各ビットが電極の作用によって電位的
に区画されて複数の受光画素が定義される。蓄積部Ｓ
は、撮像部Ｉの各シフトレジスタに連続する複数のシフ
トレジスタからなり、撮像部Ｉのシフトレジスタから情
報電荷を受け取って蓄積する。水平転送部Ｈは、各ビッ
トが蓄積部Ｓのシフトレジスタの出力端に対応付けられ
る単一のシフトレジスタからなり、蓄積部Ｓから受け取
った情報電荷を順次転送出力する。出力部Ｄは、水平転
送部Ｈの出力側に設けられ、水平転送部Ｈから出力され
る情報電荷を電圧値に変換して出力する。このＣＣＤイ
メージセンサ１の撮像部Ｉ、蓄積部Ｓ及び水平転送部Ｈ
には、それぞれ、Ｖドライバ２、Ｓドライバ３及びＨド
ライバ４が接続される。これらＶドライバ２、Ｓドライ
バ３及びＨドライバ４は、共通の基準クロックに従って
動作し、例えば、撮像部Ｉ及び蓄積部Ｓに対して４相の
転送クロックφ_V、φ_Sをそれぞれ供給し、水平転送部Ｈ
に対して２相の転送クロックφ_Hを供給する。これによ
り、ＣＣＤイメージセンサ１の撮像部Ｉに発生する情報
電荷が、１画面毎に撮像部Ｉから蓄積部Ｓへ転送された
後、蓄積部Ｓから１水平ライン単位で水平転送部Ｈを介
して出力部Ｄへ転送される。

【０００４】そして、ＣＣＤイメージセンサ１の出力部
Ｄから取り出されるＣＣＤ出力は、信号処理回路５にお
いて、サンプリング、増幅、ガンマ補正等の処理が施さ
れた後に、映像信号として外部機器へ出力される。カウ
ンタ及びデコーダよりなるタイミング制御回路６は、水
平同期信号Ｈ−ＳＹＣ及び垂直同期信号Ｖ−ＳＹＣを受
けて、Ｖドライバ２、Ｓドライバ３及びＨドライバ４を
所定のタイミングで起動させる。即ち、水平同期信号Ｈ
−ＳＹＣによりリセットされ、一定周期のクロックをカ
ウントして１水平走査周期で動作するＨカウンタの出力
に基づいてＳドライバ３及びＨドライバ４を起動する１
水平走査周期のタイミングパルスを生成する。そして、
垂直同期信号Ｖ−ＳＹＣによりリセットされ、水平同期
信号Ｈ−ＳＹＣをカウントして１垂直走査周期で動作す
るＶカウンタの出力に基づいてＶドライバ２及びＳドラ
イバ３を起動する１垂直走査周期のタイミングパルスを
生成する。これと同時に、信号処理回路５において必要
となるサンプリングパルス、クランプパルス等をＣＣＤ
イメージセンサ１の動作タイミングと一致するように作
成し、信号処理回路５に供給する。

【０００５】ところで、撮像部Ｉには、フレーム転送ク
ロックに加えて撮像部Ｉの情報電荷を撮像部Ｉ外に排出
する排出クロックがフレーム転送クロックよりも早いタ
イミングで与えられ、排出クロックからフレーム転送ク
ロックまでの期間にＣＣＤイメージセンサ１の露光期間
が設定される。即ち、常時光を受けるＣＣＤイメージセ
ンサ１において、撮像部Ｉに蓄積される情報電荷を排出
してリセットした後、所定の期間を経過して新たに蓄積
された情報電荷を転送出力するようにすることで、１画
面毎の露光期間を設定している。この露光期間の設定に
関しては、例えば、本出願人による特願平１−１５７３
６９号あるいは特願平１−１８３９７６号に開示されて
いる。

【０００６】

【発明が解決しようとする課題】ところで、ビデオ一体
型のテレビカメラ等に代表される撮像装置の場合、小型
軽量化が望まれており、装置を構成する部品点数を削減
することが重要な課題の一つになっている。特に、回路
を構成する素子数の削減は、配線の簡略化及び回路基板
の小型化に有効であることから、ＣＣＤイメージセンサ
１の周辺回路の集積回路化について、種々の対策が講じ
られている。

【０００７】しかしながら、信号処理回路５がアナログ
信号に対して容易にリニア動作をさせることのできるバ
イポーラトランジスタ回路により構成されるのに対し、
タイミング制御回路６、さらには、水平同期信号Ｈ−Ｓ
ＹＣ及び垂直同期信号Ｖ−ＳＹＣを発生するための回路
がパルス動作に適したＭＯＳトランジスタ回路により構
成されている。このため、ＣＣＤイメージセンサ１の周
辺回路として、クロックを受けて各種のパルスを発生す
るＭＯＳトランジスタ構成の回路ブロックと、ＣＣＤ出
力を受けて映像信号を出力するバイポーラトランジスタ
構成の回路ブロックとが必要となる。従って、２種類の
回路ブロックが、それぞれ別の集積回路素子として形成
されることから、ＣＣＤイメージセンサ１を用いた撮像
装置を構成する際には、ＣＣＤイメージセンサ１に加え
て、少なくとも２つの素子が搭載されることになる。

【０００８】そこで本発明は、ＣＣＤイメージセンサ１
を動作する駆動系回路とＣＣＤイメージセンサ１の出力
を受ける信号処理系回路とをワンチップ化し、さらなる
配線の簡略化並びに回路基板の小型化を進めることを目
的とする。

【０００９】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、撮像素子から出力される映像情報に基づいて構成さ
れる映像信号に任意の利得を与え、映像信号の所定期間
の平均レベルを一定値に近付ける利得制御回路をＭＯＳ
トランジスタ回路にて構成し、上記撮像素子の水平走査
及び垂直走査のタイミング信号を発生するタイミング制
御回路と共に単一半導体基板上に集積化して映像信号処
理装置を成すことにある。

【００１０】

【作用】本発明によれば、ＭＯＳトランジスタ回路によ
り構成される利得制御回路がサンプルホールド回路及び
補正回路等と共にタイミング制御回路等のデジタル回路
ブロックが形成される半導体基板上に形成される。従っ
て、撮像素子の駆動系回路と出力信号の処理系回路とが
単一の集積回路素子により構成される。

【００１１】

【実施例】図１は、本発明の信号処理装置の構成を示す
ブロック図である。サンプルホールド回路１１は、所定
のクロック周期で基準レベルと信号レベルとを繰り返す
映像信号Ｙ1(t)を受け、信号レベル部分をサンプリング
することで、その信号レベルを１クロック期間維持する
映像信号Ｙ2(t)を出力する。なお、この映像信号Ｙ1(t)
は、周知のＣＣＤイメージセンサにより与えられるもの
であり、図８と同様にしてＣＣＤイメージセンサ及びド
ライバが別途設けられる。ゲイン制御回路１２は、サン
プルホールド回路１１から出力される映像信号Ｙ2(t)に
対し、１垂直走査期間の平均レベルに応じたゲインを与
えることにより、平均レベルが略一定となった映像信号
Ｙ3(t)を出力する。即ち、映像信号Ｙ3(t)の１垂直走査
期間毎の積分値に対応する制御データに基づいてゲイン
が可変設定され、積分値を所定の範囲に収めるようなフ
ィードバック制御、いわゆる自動利得制御（ＡＧＣ：Au
tomatic Gain Control）が行われる。ここで、制御デー
タは、例えば、後述するデジタル回路ブロックのデジタ
ル信号処理回路１７により与えられるものであり、Ｄ／
Ａ変換回路１３によって制御電圧Ｖ_C1に変換されてゲイ
ン制御回路１２のゲイン制御端子に供給される。ガンマ
補正回路１４は、再生側での信号レベルに対する発光輝
度の非線形性に対応させるように、ゲイン制御回路１２
から出力される映像信号Ｙ3(t)に対して非線形の映像信
号Ｙ4(t)を出力する。この非線形の変換は、一般的に、Ｙ＝ａＸ^r （Ｘ：入力信号レベル，Ｙ：出力信号レベ
ル，ａ：任意定数）の式に従うように行われ、理想的にはｒ＝０．４５に設
定される。クランプ回路１５は、ガンマ補正回路１４か
ら出力される映像信号Ｙ4(t)の各水平走査期間の終わり
（または始まり）に設定される基準レベルをクランプ
し、基準レベルが所定の値に固定された映像信号Ｙ5(t)
を出力する。そして、Ａ／Ｄ変換回路１６は、クランプ
回路１５から出力される映像信号Ｙ5(t)をデジタルデー
タに変換し、映像データＹＤとしてデジタル回路ブロッ
クへ供給する。

【００１２】これらのサンプルホールド回路１１、ゲイ
ン制御回路１２、ガンマ補正回路１４及びクランプ回路
１５よりなるアナログ回路ブロックは、何れもＭＯＳト
ランジスタ回路により構成される。なお、これらの各部
の回路構成については、後に詳述する。デジタル信号処
理回路１７は、アナログ回路ブロックから与えられる映
像データＹＤに対して、ライン補間、レベル補正等の処
理を施すと共に、映像データＹＤから各種の制御データ
を生成する。この制御データは、ＣＣＤイメージセンサ
の露光期間の伸縮制御やゲイン制御回路１２によるＡＧ
Ｃに用いられる。例えば、映像データＹＤを１画面単
位、即ち、１垂直走査期間毎に積分し、その積分値をそ
れぞれの制御データとして出力するように構成される。
そして、Ｄ／Ａ変換回路１８は、デジタル信号処理回路
１７で所定の処理が完了した映像データＹＤを再びアナ
ログ値に変換し、映像信号Ｙ6(t)として外部機器へ出力
する。

【００１３】タイミング制御回路１９は、外部から供給
される基準クロックに基づいてＣＣＤイメージセンサの
水平走査及び垂直走査の各タイミングを決定するタイミ
ングパルスを発生すると同時に、上述した信号処理経路
の各部の動作をＣＣＤイメージセンサの動作と同期させ
るように各信号処理パルスを発生させる。例えば、ＣＣ
Ｄイメージセンサからの１ビット毎の出力タイミングに
同期するサンプリングパルスをサンプルホールド回路１
１へ供給し、水平走査タイミングに同期するクランプパ
ルスをクランプ回路１５へ供給することにより、各映像
信号Ｙ1(t)〜Ｙ5(t)に対する適正なタイミングでの信号
処理を可能にしている。また、デジタル信号処理回路１
７から与えられる制御データに基づいて、ＣＣＤイメー
ジセンサを動作させるタイミングが決定できるように構
成され、これにより、ＣＣＤイメージセンサの露光期間
を被写体輝度に対応して変化させる自動露光制御が実現
される。

【００１４】デジタル信号処理回路１７及びタイミング
制御回路１９よりなるデジタル回路ブロックは、ＭＯＳ
トランジスタ回路により構成されるアナログ回路ブロッ
ク及びＡ／Ｄ変換回路１６、Ｄ／Ａ変換回路１３、１８
と共に単一の半導体基板に集積回路化される。このよう
に、アナログ回路ブロックとデジタル回路ブロックとを
ワンチップ構成により実現すれば、ＣＣＤイメージセン
サの周辺回路の配線の簡略化並びに素子数の削減が可能
となる。

【００１５】図２は、サンプルホールド回路１１の回路
図で、図３は、その動作を説明するタイミング図であ
る。入力信号である映像信号Ｙ1(t)が第１のバッファ２
１を介して第１のコンデンサ２２の一端に接続され、こ
のコンデンサ２２の他端が第２のバッファ２３に接続さ
れる。また、第２のバッファ２３の入力側には、第１の
サンプリングパルスＳＰ１に応答して動作する第１のス
イッチ２４を介して一定の電圧Ｖ_R1が供給される。第２
のバッファ２３の出力は、第２のサンプリングパルスＳ
Ｐ２に応答して動作する第２のスイッチ２５を介して他
端が接地された第２のコンデンサ２６に接続される。そ
して、このコンデンサ２６の電圧の変動が映像信号Ｙ2
(t)として取り出される。

【００１６】第１のバッファ２１に入力される映像信号
Ｙ1(t)は、図３に示すように、基準レベルと信号レベル
とが一定のクロック周期で繰り返される。これは、ＣＣ
Ｄイメージセンサの出力部において、転送出力される情
報電荷の排出及び蓄積が繰り返されるためであり、情報
電荷が排出された後の出力部の電位が基準レベルとな
り、蓄積される情報電荷の量に応じた電位が信号レベル
を示している。そこで、映像信号Ｙ1(t)の基準レベルの
期間にタイミングが一致するサンプリングパルスＳＰ１
に応答して第１のスイッチ２４をオンさせると、映像信
号Ｙ1(t)の基準レベルが電圧Ｖ_R1に固定される。このた
め、映像信号Ｙ1(t)の基準レベルがノイズ等の影響で変
動したとしても、第２のバッファ２３には、基準レベル
の安定した映像信号Ｙ1(t)が取り込まれる。そして、映
像信号Ｙ1(t)の信号レベルの期間にタイミングが一致す
る第２のサンプリングパルスＳＰ２に応答して第２のス
イッチ２５をオンさせると、基準レベルと信号レベルと
の差に対応する電圧が第２のコンデンサ２６に取り込ま
れる。従って、基準レベルが電圧Ｖ_R1に固定された上
で、映像信号Ｙ1(t)の信号レベル部分のみが映像信号Ｙ
2(t)として出力される。

【００１７】図４は、ゲイン制御回路１２の回路図であ
る。映像信号Ｙ2(t)が第１のバッファ３１を介して第１
の抵抗３２に接続され、この抵抗３２に、Ｎチャンネル
型ＭＯＳトランジスタ３３のドレインが接続される。こ
のＭＯＳトランジスタ３３のゲートには、ゲイン制御用
の制御電圧Ｖ_C1が印加され、ソースは接地される。ま
た、電源電圧を抵抗分割して取り出される電圧Ｖ_D1が第
２のバッファ３４を介して第２の抵抗３５に接続され、
この抵抗３５にＮチャンネル型ＭＯＳトランジスタ３６
のドレインが接続される。このＭＯＳトランジスタ３６
のゲートには、ＭＯＳトランジスタ３３と共通の制御電
圧Ｖ_C1が印加され、ソースは同様に接地される。このよ
うに並列に設けられた２つのＭＯＳトランジスタ３３、
３６のドレンイは、それぞれＭＯＳトランジスタ構成の
差動アンプ３０の入力に接続される。なお、ＭＯＳトラ
ンジスタ３３、３６のドレインと差動アンプ３０との間
には、必要に応じてレベルシフト回路が設けられる。差
動アンプ３０は、ゲートが互いに接続された２つのＰチ
ャンネル型ＭＯＳトランジスタ３７、３８にソースに電
源が接続され、そのゲートがＭＯＳトランジスタ３７の
ドレインに接続されると共に、ソースが接地された２つ
のＮチャンネル型ＭＯＳトランジスタ３９、４０がＭＯ
Ｓトランジスタ３７、３８に直列に接続されて電流ミラ
ー回路を構成している。そして、ＭＯＳトランジスタ３
９、４０のゲートを２つの入力とし、ＭＯＳトランジス
タ３３、３６のドレイン側の電位を受けてＭＯＳトラン
ジスタ３８のドレイン側から映像信号Ｙ3(t)を出力す
る。

【００１８】ここで、ＭＯＳトランジスタ３３、３６の
ゲートに印加される制御電圧Ｖ_C1が高くなると、ＭＯＳ
トランジスタ３３、３６がオンする傾向となり、オン抵
抗が低くなってドレイン側の電位が低下する。差動アン
プ３０の入力となるＭＯＳトランジスタ３３、３６のド
レイン側の各電位が低下すると、差動アンプ３０のＭＯ
Ｓトランジスタ３９、４０がオフする傾向となり、差動
アンプ３０のゲインが小さくなる。逆に制御電圧Ｖ_C1が
低下すると、ＭＯＳトランジスタ３３、３６がオフする
傾向となり、オン抵抗が高くなってドレイン側の電位が
上昇し、差動アンプ３０のゲインが大きくなる。そこ
で、デジタル回路ブロックのデジタル信号処理回路１７
において生成される制御データから制御電圧Ｖ_C1を得る
ようにすれば、出力する映像信号Ｙ3(t)の１画面の平均
レベルを適正範囲に収めるようなフィードバック制御が
かけられることになる。

【００１９】図５は、ガンマ補正回路１４の回路図であ
る。２つのＰチャンネル型ＭＯＳトランジスタ４１、４
２が電源に並列に接続されて互いのゲートがＭＯＳトラ
ンジスタ４１のドレインに接続され、この２つのＭＯＳ
トランジスタ４１、４２に２つのＮチャンネル型ＭＯＳ
トランジスタ４３、４４がそれぞれ直列に接続される。
ＭＯＳトランジスタ４３、４４のソースは、ゲートに制
御電圧Ｖ_C2が印加されるＮチャンネル型ＭＯＳトランジ
スタ４５、４６を介して接地されると共に、抵抗４７を
介して互いに接続されて電流ミラー回路を構成してい
る。そして、ＭＯＳトランジスタ４３のゲートに映像信
号Ｙ3(t)が入力され、ＭＯＳトランジスタ４４のゲート
に電源電圧が抵抗分割された一定の電圧Ｖ_D2が印加され
る。

【００２０】ＭＯＳトランジスタ４２のドレインには、
ドレインが接地されたＰチャンネル型ＭＯＳトランジス
タ４８のソースと、ドレインが電源に接続されたＮチャ
ンネル型ＭＯＳトランジスタ４９のソースとがそれぞれ
接続される。このＭＯＳトランジスタ４８、４９のゲー
トには、ダイオード接続されたＰチャンネル型ＭＯＳト
ランジスタ５０、Ｎチャンネル型ＭＯＳトランジスタ５
１と、２つの抵抗５２、５３とにより電源電圧を分圧し
て得られる２電圧がそれぞれ印加される。この２電圧
は、それぞれＭＯＳトランジスタ４８、４９の閾値近く
に設定され、各ＭＯＳトランジスタ４８、４９をオン／
オフの中間状態としている。そして、ＭＯＳトランジス
タ４８、４９のソース側から映像信号Ｙ4(t)が取り出さ
れて出力される。

【００２１】ここで、入力信号である映像信号Ｙ3(t)の
レベルが低下してＭＯＳトランジスタ４３がオフする側
に動作すると、ＭＯＳトランジスタ４３のドレイン側の
電位が高くなり、ＭＯＳトランジスタ４１、４２をオフ
する方向に動作させる。このとき、ＭＯＳトランジスタ
４４、４６のゲート電圧が固定されていることから、こ
れらのＭＯＳトランジスタ４４、４６には、ＭＯＳトラ
ンジスタ４９を通して電流が流れ込むことになる。逆
に、映像信号Ｙ3(t)のレベルが上昇してＭＯＳトランジ
スタ４３がオンする側に動作すると、ＭＯＳトランジス
タ４３のドレイン側の電位が低くなり、ＭＯＳトランジ
スタ４１、４２をオンする方向に動作させる。同様にし
て、ＭＯＳトランジスタ４４、４６のゲート電圧が固定
されていることから、ＭＯＳトランジスタ４２を流れる
電流は、ＭＯＳトランジスタ４８を通して接地側に流れ
る。そこで、電流−電圧特性が２乗特性となるＭＯＳト
ランジスタ４８、４９が、電源側と接地側とを反対にし
て出力側に接続されていることから、ＭＯＳトランジス
タ４９からＭＯＳトランジスタ４４、４６に流れる電
流、あるいは、ＭＯＳトランジスタ４２からＭＯＳトラ
ンジスタ４８に流れる電流に対するＭＯＳトランジスタ
４８、４９のソース側の電位の変化、即ち、映像信号Ｙ
4(t)のレベルの変化は、電流の変化に対して１／２乗特
性を示すことになる。従って、ＭＯＳトランジスタ４
５、４６のゲートに与える制御電圧Ｖ_C2を調整してＭＯ
Ｓトランジスタ４８、４９を通して流れる電流の変化を
映像信号Ｙ3(t)の変化に比例させるようにすれば、映像
信号Ｙ3(t)に対してＹ＝Ｘ^0.5の特性に従う映像信号Ｙ4
(t)を得ることができる。この結果、映像信号Ｙ3(t)に
対して非線形に対応する映像信号Ｙ4(t)が出力される。

【００２２】図６は、クランプ回路１５の回路図で、図
７は、その動作を説明するタイミング図である。入力さ
れる映像信号Ｙ4(t)がコンデンサ５５の一端に接続さ
れ、このコンデンサ５５の他端がバッファ５６に接続さ
れる。また、バッファ５６の入力側には、クランプパル
スＣＰに応答して動作するスイッチ５７を介して一定の
電圧Ｖ_R2が供給される。そして、バッファ５６の出力
が、映像信号Ｙ5(t)として出力される。

【００２３】コンデンサ５５に入力される映像信号Ｙ4
(t)は、図７に示すように、１水平走査期間単位で連続
し、各水平走査期間の始まりと終わりとに黒基準レベル
が設定される。この黒基準レベルについては、ＣＣＤイ
メージセンサの撮像部の一部に設けられた光学的な黒領
域、即ち、遮光膜で被われた受光画素からの出力に対応
するものであり、後の信号処理動作の基準値を成す。そ
こで、映像信号Ｙ4(t)の基準レベルの期間にタイミング
が一致するクランプパルスＣＰに応答してスイッチ５７
をオンさせると、映像信号Ｙ4(t)の黒基準レベルが電圧
Ｖ_R2に固定される。このため、映像信号Ｙ4(t)の黒基準
レベルが信号処理の過程で変動したとしても、バッファ
５６には、基準レベルの安定した映像信号Ｙ4(t)が取り
込まれる。

【００２４】以上のように、サンプルホールド回路１
１、ゲイン制御回路１２、ガンマ補正回路１４及びクラ
ンプ回路１５は、何れもＭＯＳトランジスタ回路によっ
て構成されており、デジタル回路ブロックの各部と共に
集積回路化することが可能である。

【００２５】

【発明の効果】本発明によれば、撮像装置を構成する際
にＣＣＤイメージセンサの周辺回路をワンチップ構成と
することが可能となり、部品点数の削減による素子間の
配線の簡略化及び回路基板上の実装面積の縮小が望め
る。また、デジタル回路ブロックを内蔵させたことで、
多くの調整個所を削減することができ、各種の調整に必
要な外付け回路が大幅に縮小される。従って、撮像装置
の小型軽量化、さらには低コスト化に有効である。

【図面の簡単な説明】

【図１】本発明の映像信号処理装置の構成を示すブロッ
ク図である。

【図２】サンプルホールド回路の回路図である。

【図３】サンプルホールド回路の動作タイミング図であ
る。

【図４】ゲイン制御回路の回路図である。

【図５】ガンマ補正回路の回路図である。

【図６】クランプ回路の回路図である。

【図７】クランプ回路の動作タイミング図である。

【図８】固体撮像装置の構成を示すブロック図である。

【図９】固体撮像装置の動作タイミング図である。

【符号の説明】

１ＣＣＤイメージセンサ２Ｖドライバ３Ｓドライバ４Ｈドライバ５信号処理回路６タイミング制御回路１１サンプルホールド回路１２ゲイン制御回路１４ガンマ補正回路１５クランプ回路１６Ａ／Ｄ変換回路１７デジタル信号処理回路１８Ｄ／Ａ変換回路１９タイミング制御回路

Claims

(57)【特許請求の範囲】

【請求項１】撮像素子から出力される１ビット毎の映
像情報を基準クロックに基づいたタイミングでサンプリ
ングして第１の映像信号を得るサンプルホールド回路
と、所定期間の平均レベルを一定値に近付けるように上
記第１の映像信号に任意の利得を与えて第２の映像信号
を出力する利得制御回路と、上記第２の映像信号に非線
形に対応する第３の映像信号を出力する補正回路と、上
記第３の映像信号の基準レベルを上記基準クロックに基
づいた水平走査期間毎にクランプして第４の映像信号を
出力するクランプ回路と、をＭＯＳトランジスタ回路に
て構成し、上記撮像素子の水平走査及び垂直走査のタイ
ミング信号を上記基準クロックに基づいて発生するタイ
ミング制御回路と共に、上記撮像素子から独立した単一
半導体基板上に集積化してなることを特徴とする映像信
号処理装置。
【請求項２】撮像素子から出力される１ビット毎の映
像情報を基準クロックに基づいたタイミングでサンプリ
ングして第１の映像信号を得るサンプルホールド回路
と、所定期間の平均レベルを一定値に近付けるように上
記第１の映像信号に任意の利得を与えて第２の映像信号
を出力する利得制御回路と、上記第２の映像信号に非線
形に対応する第３の映像信号を出力する補正回路と、上
記第３の映像信号の基準レベルを上記基準クロックに基
づいた水平走査期間毎にクランプして第４の映像信号を
出力するクランプ回路と、を含むアナログ回路ブロック
がそれぞれＭＯＳトランジスタ回路に構成され、上記撮
像素子の水平走査及び垂直走査のタイミング信号を上記
基準クロックに基づいて発生するタイミング制御回路
と、上記第３の映像信号をデジタルデータに変換するア
ナログ／デジタル変換回路と、上記デジタルデータを取
り込み、上記利得制御回路の利得を制御する制御データ
を生成するデジタル信号処理回路と、を含むデジタル回
路ブロックが上記アナログ回路ブロックと共に、上記撮
像素子から独立した単一半導体基板上に集積化され、上
記利得制御回路の利得が上記デジタル処理回路からの上
記制御データに応答して設定されることを特徴とする映
像信号処理装置。