KR100208320B1 - 고밀도 자기기록데이타를 재생하는 개량된 시스템 - Google Patents

Abstract

기록매체에 기록되어 있는 기록신호를 재생하는 것에 의해서 디지탈신호를 얻기 위한 데이타재생장치 특히, 파셜 레스폰스클래스4방식 및 비터비복호방식을 사용하여 고밀도로 기록매체에 기록되어 있는 기록신호를 재생하고 디지탈신호를 얻기 위한 장치에 관한 것으로서, 자기기록매체에 고밀도기록된 데이타를 간단한 구성으로 재생하는 장치를 제공하기 위해서, 비터비복호회로에서 4진의 재생데이타를 출력하고, 이 4진재생데이타를 가산기에 의해서 PR4-ML방식에서의 데이타판정전의 신호에서 빼고, 얻어진 결과에 대해서 가산기를 사용해서 (1+D)처리를 실행하고, 오차신호검출에 의해서 PR4-ML방식에서의 판정에러를 최대공산 판정하고, 데이타수정회로에 의해서 검출된 판정에러와 실제의 재생데이타열이 일치한 경우에 재생데이타열을 구성하는 구성으로 하였다. 이러한 구성에 의해 자기디스크 등에 있어서 PR4-ML재생방식보다 에러율을 저감하고 EPR4-ML재생방식보다 간단한 회로구성을 실현하고 PR4-ML재생방식과 동일한 고속처리가 가능한 디지탈데이타 재생방식을 제공할 수 있다.

Description

고밀도 자기기록데이타를 재생하는 개량된 시스템

제1도는 제1실시예의 데이타재생회로의 구성도.

제2도는 2진출력형의 PR(1, -1)방식용 비터비복호회로의 구성도.

제3도는 본 발명에 관한 4진출력형의 PR(1, -1)방식용 비터비복호회로의 구성도.

제4도는 제1실시예에 관한 오차신호검출회로의 구성도.

제5도는 제1실시예에 관한 비트패턴검출회로의 구성도.

제6도는 제1실시예에 관한 데이타수정회로의 구성도.

제7도(a)∼(e)는 제1실시예에 관한 각 부의 신호파형을 도시한 설명도.

제8도(a)∼(d)는 제1실시예에 관한 판정에러와 오차신호의 관계를 도시한 설명도.

제9도는 제2도에 도시한 비터비복호회로의 동작을 도시한 설명도.

제10도는 제1실시예에 관한 비터비복호회로의 동작을 도시한 설명도.

제11도는 제3실시예에 관한 데이타재생회로의 구성도.

제12도는 제3실시예에 관한 데이타수정회로의 구성도.

제13도는 제4실시예에 관한 데이타재생회로의 구성도.

제14도는 제4실시예에 관한 오차신호검출회로의 구성도.

제15도는 제4실시예에 관한 비터비패턴 검출회로의 구성도.

제16도는 제4실시예에 관한 데이타수정회로의 구성도.

제17도는 제4실시예에 관한 오차신호생성의 동작타이밍도의 설명도.

제18도는 제4실시예에 관한 오차검출회로의 동작타이밍도의 설명도.

제19도는 제4실시예에 관한 데이타수정회로의 동작타이밍도의 설명도.

제20도는 제6실시예에 관한 오차신호검출회로의 구성도.

제21도(a)∼(d)는 제6실시예에 관한 판정에러와 오차신호의 관계를 도시한 설명도.

제22도는 제6실시예에 관한 데이타재생회로의 구성도.

제23도는 제5실시예에 관한 오차신호검출회로의 구성도.

제24도(e)∼(f)는 제7실시예에 관한 판정에러와 오차신호의 관계를 도시한 설명도.

제25도는 제7실시예에 관한 오차신호검출회로의 구성도.

제26도는 제7실시예에 관한 비트패턴검출회로의 구성도.

제27도는 제7실시예에 관한 데이타수정회로의 구성도.

제28도는 PR4-ML기록재생 시스템의 설명도.

제29도(a) 및(b)는 PR(1, 0, -1)용 비터비복호회로의 구성도.

제30도는 PR4-ML방식을 사용한 자기디스크용 데이타재생회로의 구성도.

제31도는 제2실시예에 관한 오차신호검출회로의 구성도.

제32도는 본 발명에 의한 데이타재생방식과 종래의 데이타재생방식의 데이타재생성능을 도시한 설명도.

제33도는 LSI회로의 개념도.

제34도는 제8실시예에 관한 오차신호검출회로의 구성도.

제35도는 제8실시예에 관한 최대값검출회로의 구성도.

제36도는 제8실시예에 관한 오차신호검출회로의 동작의 설명도.

제37도는 제8실시예에 관한 에러패턴판정회로의 동작의 설명도.

본 발명은 기록매체에 기록되어 있는 기록신호를 재생하는 것에 의해서 디지탈신호를 얻기 위한 데이타재생장치, 특히 파셜 레스폰스 클래스4방식 및 비터비복호방식(Partial Response class IV-Maximum Likelihood detection: PR4-ML)을 사용하여 고밀도로 기록매체에 기록되어 있는 기록신호를 재생하여 디지탈신호를 얻기 위한 장치에 관한 것이다.

종래, 자기디스크장치 등의 자기기록재생장치에 있어서, 기록매체에 고밀도로 기록되어 있는 기록신호를 재생할 때에 사용하는 데이타재생방식으로서, 파셜 레스폰스 클래스 IV 및 비터비복호방식(이하, 「PR4-ML」이라 한다)가 빈번하게 사용되고 있었다. 이 PR4-ML에 관해서는 Roger W.Wood 등에 의해서 쓰여진 문헌인 「Viterbi Detection of class IV Partial Response on a Magnetic Recording Channel」(IEEE Transactions on communications, Vol.COM-34, No.5 MAY 1986)등에 그 기술내용이 상세하게 기재되어 있다. 이 PR4-ML은 공지, 공용의 데이타재생방식에 관한 기술로 되어 있으므로 상세하게 서술하지는 않겠지만, 이해의 용이화를 위해 대략 서술하면 다음과 같이 된다.

파셜 레스폰스(PR)은 부호간 간섭(서로 인접해서 기억되어 있는 비트간에 대응하는 재생신호끼리의 간섭)을 적극적으로 이용해서 데이타재생을 실행하는 방법이다. 본 방식에 있어서는 우선, 프리코드라고 불리우는 처리를 포함하는 처리를 실행한 데이타를 기억매체에 기록해 둔다. 그리고, 재생시에는 상기 프리코드처리를 포함한 처리와 반대의 전달특성을 갖는 재생계로 재생을 실행하는 것이다. 본 방식에 대해서는 공지의 기술이므로 상세하게 서술하지 않지만, 상술한 바와 같은 처리에 의해 부호간 간섭이 발생하더라도 데이타의 재생에러가 잘 발생하지 않는 시스템을 제공가능하게 한다. 따라서, 고밀도로 기록된 기록신호의 재생에도 대처할 수 있다. 파셜 레스폰스는 실행되는 처리의 종류 등에 의해서 여러 종류로 분류할 수 있지만, 가장 주류인 것이 클래스 IV의 파셜 레스폰스인 「PR4」이다.

또, 비터비복호방식은 소위 최대공산계열 추정방식의 일종으로서, 과거의 샘플데이타를 사용해서 가장 확실한 데이타계열을 재생데이타로 하기 위한 방식이다.

파셜 레스폰스 클래스 IV(PR4) 및 비터비 복호방식(ML)을 조합하여 데이타의 기록재생을 실행하는 것이 PR4-ML방식이다.

또, 기록매체로의 기록신호의 기록밀도를 향상시킨 경우에 대한 데이타 재생방식으로서 확장파셜 레스폰스 클래스 IV 및 비터비 복호방식(Extended PR4-ML: 이하, 「EPR4-ML」라고 한다)로 하는 방식도 빈번하게 사용되고 있다. 이 방식에 관해서는 T, Sugawara들에 의해서 쓰여진 문헌인 「viterbi Detector Including PRML and EPRML」(IEEE Transactions on Magnetics, Vol.29, No.6, Nov.1993) 등에 그 기술내용이 상세하게 기재되어 있다. 이 EPR4-ML도 공지, 공용의 데이타재생방식에 관한 기술로 되어 있어 이것에 대해서 설명을 생략한다.

또, 비교적 간단한 하드웨어구성을 갖는 데이타재생장치에 의해서 PR4-ML방식을 사용하는 경우보다 기록밀도가 높은 기록신호에 대처할 수 있는 방식으로서, Roger W.Wood에 의해서 제안된「Turbo-PRML방식」이라 하는 데이타재생방식도 제안되고 있다.

이 Turbo-PRML방식에 대해서는 예를 들면 Roger W.Wood에 의해서 쓰여진 문헌인 「Turbo-PRML: A Compromise EPRML Detector」(IEEE Transactions on Magnetics, Vol.29, No.6, Nov.1993)에 그 기술내용이 개시되어 있다. 이 Turbo-PRML방식은 우선, PR4-ML방식을 사용해서 데이타재생을 실행하고, 또 재생데이타가 틀린 데이타인지 아닌지의 판정처리를 실행하여 상기 PR4-ML방식으로 재생에러를 하고 있는 확률이 높은 데이타를 검출하고, 검출한 데이타를 미리 정한 수정데이타패턴에 의해 수정하는 처리를 실행하는 것이다. 그런데, 현재 자기디스크장치 등의 스토리지제품에 대한 시장요구의 주된 것으로서 우선, 소형이고 또한 기록용량이 큰(기록밀도가 높은)것 또, 기억장치에 대한 데이타의 라이트/리드속도가 고속인 것이나 제품가격이 낮은 것 등을 들 수 있다. 이 중, 기록밀도를 높게 하는 1개의 방법으로서는 상술한 PR-4ML방식과 같이 데이타재생장치가 갖는 데이타식별성능을 향상하는 방법을 들 수 있다. 또, 기록밀도를 더욱 높게 한 경우에도 대처할 수 있는 데이타재생방식의 개발, 연구가 실행되고 있다. 이 1예가 상술한 EPR4-ML 방식이다.

한편, 상술한 바와 같이 스토리지제품에 대한 시장요구로서 기억장치에 대한 데이타의 라이트/리드속도의 고속화에 대한 것도 중요하다. 이것은 멀티미디어의 보급과 합께 대용량의 데이타인 움직임 화상데이타를 컴퓨터에 의해서 처리하기 위한 것으로 매초당 수십메가바이트(Mbyte)를 넘는 대용량의 데이타를 고속으로 기억장치에 기록, 재생할 필요가 있기 때문이다.

퍼스널컴퓨터, 워크스테이션 등의 각종 컴퓨터의 내부에 있어서는 매초당 100메가바이트(Mbyte)이상의 데이타의 전송속도가 확보되어 있음에도 불구하고, 스토리지제품에 있어서는 비교적 재생속도가 빠른 자기디스크장치에서 조차 매초당 10메가바이트(Mbyte)정도의 재생속도를 갖는 것에 지나지 않는다. 이 때문에, 자기디스크장치에 대한 기록재생속도가 장해로 되고 컴퓨터전체의 처리속도가 제한되게 되어, 고선명의 화상처리 등을 실행할 수 없는 문제가 발생하고 있었다.

또, 최근의 오퍼레이팅 시스템(OS)나 어플리케이션 프로그램(AP)에 있어서는 프로그램 크기가 거대화되는 경향에 있다. 따라서, 이들의 프로그램을 기록장치에서 재생하여 실제로 프로그램을 실행하기까지 필요로 되는 시간은 증가하고 있다. 이 때문에 프로그램의 기동명령을 부여하고 나서 실제로 프로그램실행이 개시되기까지는 수분정도의 시간을 요하는 경우도 적지 않다. 프로그램의 기동명령을 부여하고 나서 실제로 프로그램실행이 개시되기까지의 시간을 짧게 하기 위해 자기디스크 등의 기억장치가 갖는 데이타재생속도를 보다 고속화하는 것이 절실히 요구되고 있다.

그러나, EPR4-ML방식과 각은 고밀도기록에 대처할 수 있는 데이타재생방식을 사용하는 경우에는 매우 복잡한 처리를 필요로 하므로, 종래의 PR4-ML방식의 절반정도의 데이타재생속도를 실현하는 것이 현상의 기술에서의 한계이다. 그래서, 상기 시장요구에 대처하기 위해서는 고밀도기록에 대처할 수 있는 데이타재생방식이며 또, 재생속도의 고속화를 비교적 용이하게 실행할 수 있는 데이타재생방식을 개발할 필요가 있다.

상술한 Turbo - PRML방식은 고밀도기록에 대처할 수 있지만, PR4-ML방식에서 재생에러를 하고 있는 확률이 높은 데이타를 검출하고, 검출한 데이타를 수정데이타패턴으로 수정하는 처리를 실행할 때에 장시간을 요하여 데이타의 재생속도를 향상하는 점에서 보면, 충분한 데이타재생방식이라고는 할 수 없다.

이와 같이 종래부터 제안되고 있는 모든 데이타재생방식을 사용하여 데이타재생을 실행하여도 처리의 복잡함 등의 점에서 기억매체에 고밀도로 기록된 신호를 정확하고, 또한 고속으로 재생하는 것은 매우 곤란하였다.

본 발명의 목적은 종래의 PR4-ML방식보다 고기록밀도에 대처할 수 있는 데이타재생방식을 EPR4-ML방식을 실현하는 하드웨어보다 간단한 구성을 갖는 하드웨어로 실현함과 동시에 기록데이타를 고속재생 가능한 데이타재생수단을 제공하는 것이다. 상기 과제를 해결하고, 본 발명의 목적을 달성하기 위해 이하의 수단이 있다.

즉, 파셜 레스폰스방식을 사용해서 기록매체에 기록된 기록신호를 재생하는 데이타재생방법으로서, 상기 기록신호를 리드하고, 리드한 기록신호를 소정시간마다 아날로그/디지탈변환하고, 디지탈변환된 신호를 미리 정한 등화특성에 의해서 필터링하고, 필터링된 신호를 비터비복호화하고, 이 복호결과를 4진데이타로 하고, 상기 4진데이타를 미리 정한 규칙에 따라서 2진데이타로 변환하는 데이타재생방법이다.

또, 이하와 같은 장치도 고려할 수 있다.

파셜 레스폰스방식을 사용해서 기록매체에 기록된 기록신호를 재생하는 데이타재생장치로서, 상기 기록신호를 리드하기 위한 헤드부, 리드된 기톡신호를 소정시간마다 아날로그/디지탈변환하는 아날로그/디지탈변환부, 디지탈변환된 신호를 미리 정한 등화특성에 의해서 등화시키는 등화기, 등화기의 출력신호를 입력신호로 하는 비터비복호회로, 복호결과를 4진데이타로 하는 4진화회로 및 상기 4진데이타를 미리 정한 규칙에 따라서 2진데이타(디지탈데이타)로 변환하기 위한 데이타변환부를 구비하는 데이타재생장치이다.

또, 상기 데이타변환부는 상기 비터비복호부 및 상기 등화기로부터의 차분신호를 구하고, 구한 차분신호를 소정시간만큼 지연시켜 지연시킨 신호를 원차분신호에 가산하는 처리((1+D)처리)를 실행하고, (1+D)처리가 실행되어 얻어지는 신호를 오차신호로 하는 오차신호 검출수단, 상기 오차신호의 발생패턴이 미리 정한 잘못된 오차신호의 패턴인 오판정 오차신호패턴에 해당하는지 아닌지를 판단하여 판단결과를 출력하는 오차신호패턴 검출부, 상기 비터비복호부에서 출력되는 4진데이타가 미리 정한 잘못된 신호의 패턴인 오판정신호패턴에 해당하는지 아닌지를 판단하여 판단결과를 출력하는 비트패턴검출부, 상기 오차신호패턴 검출부 및 비트패턴 검출부에서 출력된 판단결과가 오판정 오차신호패턴에 해당하고, 또한 오판정신호패턴에 해당하는 것을 나타내는 경우, 양패턴에 대응하여 미리 정하고 있는 2진신호 패턴을 출력하는 데이타수정부를 구비하는 구성도 고려할 수 있다.

파셜 레스폰스방식을 사용해서 기록매체에 기록된 기록신호를 재생하는 데이타재생장치에 있어서, 우선 헤드부에 의해서 상기 기록신호를 리드한다. 다음에, 아날로그/디지탈변환부에 의해서 리드된 기록신호를 소정시간마다 아날로그/디지탈변환한다. 등화기는 디지탈 변환된 신호를 미리 정한 등화특성에 의해서 등화시킨다. 비터비복호부는 등화기의 출력신호를 입력신호로 하여 비터비복호를 실행한다. 또, 4진화회로는 복호결과를 4진데이타로 해서 또, 데이타변환부에 의해 상기 4진데이타는 미리 정한 규칙에 따라 2진데이타(디지탈데이타)로 변환된다.

이상의 동작에 의해서 기록신호에 따라서 디지탈데이타의 재생처리를 실행한다.

본 발명에 의하면 평가대상인 틀리기 쉬운 데이타패턴의 수를 감소하고 있으므로, 최종적으로 올바른 데이타를 재생하는 성능은 Turbo-PRML의 성능보다 약간 떨어지지만, PR4-ML방식에서의 판정에러는 그 대부분이 본 발명에서 평가하고 있는 판정에러패턴에 따른 것으로서 실질적인 성능저하(기록밀도의 저하)는 거의 없다.

이하, 본 발명에 관한 실시예를 도면을 참조하면서 설명하지만, 이해의 용이화를 위해 우선, 본 발명의 기본으로 되고 있는 재생방식인 PR4-ML방식에 대해서 설명한 후, 본 발명의 특징을 실현하는 실시예에 대해서 설명하는 것으로 한다. 또, PR4-ML방식에 대해서는 일본국 특허공개공보 평성5-325433호, 동6-68614호의 문헌에 있어서 종래기술로서 설명되고 있는 것을 함께 참조하기 바란다.

그리고, 제28도에 PR4-ML방식을 사용한 기록재생시스템의 1구성예를 도시한 블럭도 및 시스템내에 있어서의 각종신호의 데이타 및 파형의 예를 도시한다. 제28도에 있어서 기록데이타를 「Ak」라 한다. Ak는 2진데이타(즉, 디지탈신호에 대응한다)로서, 구체적으로는「O」또는「1」의 직렬데이타이다. 첨자인「k」는 기록데이타의 순번(시간경과에 대응한다)을 나타내고, k = 0, 1, 2, 3 … n의 순번으로 기록데이타 Ak를 기록매체에 기록해 가게 된다. 프리코드처리부(260)에서는 데이타를 기록하기 위해 데이타에 대해서 변조처리를 실행한다. 이 출력을「Bk」라 하면,

라는 조작을 실행한다. 여기서, 「MOD2」라는 연산은 어느 수를 2로 나누었을 때의 나머지를 구하는 연산을 의미한다.

라이트앰프(261)은 프리코드 처리부(260)의 출력이「1」일 때에 하이레벨로 되고, 프리코드 처리부(260)의 출력이「0」일 때에 로우레벨로 되는 라이트펄스를 생성하여 기록매체(262)에 데이타를 기록한다.

데이타재생시, 기록매체(262)로부터의 리드파형은 리프앰프(263)에 의해서 증폭되고, 필터(264)로 PR4의 응답파형으로 되도록 파형등화(즉, 필터(264)에 대해서 미리 정한 등화특성에 의해서 입력신호의 등화처리를 실행한다)를 실행한다. 여기서, PR4의 응답파형이라고 하는 것은 필터(264)의 출력신호의 증폭을 Yk로 할 때,

라는 관계가 성립하는 파형 Yk를 말한다.

이상 서술한 Bk에서 Yk에 이르기까지의 과정을 통상「채널」이라 하고 있다.

그리고, 여기서 B0 = 1, Bk = 0(k = 1, 2, 3, …)으로 되는 입력신호(인펄스입력)를 고려한다. 식(2)를 참조하면, Y0 = 1, Y1= 0, Y2 = -1, Yk = 0(k = 3, 4, 5, …) 로 되는 인펄스응답파형이 얻어진다. 이 인펄스응답의 성질로부터 PR4는 PR(1, 0, -1)방식 또는 PR(1, 0, -1)채널이라고도 한다. 즉, 필터(264)의 출력파형(PR4의 응답파형)은 인펄스응답(1, 0, -1)과 Bk의 콘벌루션연산에 의해서 표현할 수 있다.

식(1)에 의해서 결정되는 Bk의 값은「0」또는「1」이므로, 식(2)에 의해 Yk는「1」,「O」,「-1」의 3값 중, 어느 1개의 값으로 된다. 그러나, 실제로는 Yk에는 시스템내에서의 잡음이 중첩되므로, 3값이외의 값으로도 될 수 있다.

복호데이타 Zk를 구하기 위해서는 PR4의 출력이「1」또는「-1」일 때에 Zk = 1, PR4의 출력이「0」일 때에 Zk = 0으로 되는 관계가 PR4의 성질로부터 성립되므로,

(단, a b s(Yk)는 Yk의 절대값을 구하는 것을 의미한다)

식(3)에 의해서 Zk를 구할 수 있다.

그러나, 식(3)을 사용하는 방법에 의하면, 큰 잡음이 중첩된 경우에는 판정에러가 발생하므로, 통상 대잡음성능이 우수한 비터비복호방식에 의해서 Zk를 구한다. 복호기(265)는 이 비터비복호방식을 이용해서 복호를 실행하는 복호기이다. 또, 비터비복호방식은 최대공산 복호방식이라고도 하고, 복호기측에 의해 추정한 기록데이타와 인펄스응답의 콘벌루션연산의 결과와 실제의 필터출력인 Yk를 비교해서 그 차가 가장 작게 되는 기록데이타를 복호출력으로 하는 방법이다.

이 복호기(265)로서는 제29도(a)에 도시한 바와 같이 PR(1, 0, -1)용의 비터비복호기를 사용한다. 이 때의 입력신호를 순서대로「Y0, Y1, Y2, Y3, …」로 하면, 복호결과는 순서대로「Z0, Z1, Z2, Z3, …」로 출력된다.

또, 제29도(b)에 도시한 구성에서도 동일한 동작이 실행된다.

이 구성에서는 PR(1, -1)용의 비터비복호기(PR(1, -1)용 복호회로)를 2개 마련하고 각 복호기가 병렬로 동작을 실행한다. 즉, 복호기(265)의 입력신호를 순서대로「Y0, Y1, Y2, Y3, …」으로 하면, 한쪽의 복호기에는 우수계열의 신호「Y0, Y2, Y4, …」가 입력되고, 다른쪽의 복호기에는 기수계열의 신호「Y1, Y3, Y5, …」이 입력된다.

여기서,「j = k/ 2」로 치환하여 식(2)를 나타내면, Yk는 이하와 같이 된다.

식(2)의 경우와 마찬가지로 해서 식(4)의 인펄스응답을 구하면,(1, -1)로 된다. 이것은 PR(1, -1)로 나타내어진다. 각각의 PR(1, -1)용 복호회로에 대해서 입력되는 입력신호는 PR(1, -1)의 응답파형으로 간주할 수 있다. 각 PR(1, -1)용 복호회로는 독립으로 동작하고 각각 「Z0, Z2, Z4, …」및「Z1, Z3, Z5, …」 라는 복호결과를 출력한다.

이와 같이 제29도(b)에 도시한 바와 같이 2개의 PR(1, -1)용 복호회로를 마련한 구성으로 한 경우에는 개개의 복호회로는 데이타재생속도의 절반의 속도로 동작하면 좋으므로, 제29도(a)에 도시한 구성에 비해 전체의 데이타재생속도를 고속으로 할 수 있다. 또, 복호회로자체의 구성도 제29도(b)에 도시한 구성이 간단하므로, 통상은 제29도(b)에 도시한 구성을 갖는 비터비 복호회로가 채용되고 있다.

제30도는 PR4-ML방식을 데이타재생방법으로서 채용한 자기디스크용 데이타재생회로의 구성을 도시한 블럭도이다.

제30도에 있어서, 자기매체(11)은 실제로 신호가 기록되는 기록매체(자기디스크)이다. 자기매체(11)에서 자기헤드를 거쳐서 리드된 신호는 가변이득증폭기(VGA12)에 입력되어 증폭된다.

이 때의 증폭이득은 후단의 아날로그/디지탈변환기(ADC13)의 동적범위를 유효하게 사용할 수 있도록 VGA/ADC제어회로(15)에 의해서 조정된다. 그리고, VGA 12에 의해 증폭된 신호는 아날로그/디지탈변환기(ADC13)에 의해서 디지탈신호로 변환된다. 필터(14)는 디지탈화된 재생신호를 PR4의 응답파형으로 되도록 파형등화한다. 이 필터(14)는 디지탈신호를 입력하고, 미리 결정된 신호의 등화특성에 의해서 입력신호를 등화하여 출력신호로서 출력하는 기능을 갖는다. 가령, 필터(14)의 출력신호가 PR4의 응답파형과 다른 경우에는 PR4의 응답파형으로 되도록 VGA12의 증폭이득이나 ADC13의 샘플링타이밍을 조정한다. 또, VGA/VFO제어회로(15)가 이 조정을 실행하여 ADC13의 샘플링타이밍을 부가하는 샘플링클럭을 생성한다.

또, VGA/VFO제어회로(15)에 의해서 생성되는 샘플링클럭은 데이타재생회로 전체가 동작을 실행하기 위해 사용하는 시스템블럭으로서 사용된다.

PR4의 응답파형으로 되도록 파형등화된 필터(14)의 출력은 제29도(b)에 도시한 바와 같은 2개의 PR(1, -1)용 비터비 복로회로(16),(17)에 의해서 원래의 기록데이타로 복원된다.

또, 엘리멘트(26),(27)은 예를 들면 연동해서 동작하는 아날로그스위치로서, 2개의 비터비 복호회로가 서로 동작할 수 있도록 입력신호의 공급측과 출력신호의 인출측을 소정의 타이밍에서 전환하고 있다. 이를 위해서는 도시하지 않은 전환구동회로 등을 마련해 두면 좋다.

다음에, 2진출력형의 PR(1, -1)용 비터비복호회로의 구성에 대해서 상세하게 설명한다.

제2도는 2진출력형의 PR(1, -1)용 비터비복호회로의 구성을 도시한 블럭도이다. 이 회로는 Wood들의 논문「Viterbi Detection of class IV Partial Response on a Magnetic Recording Channel」에 기재되어 있는 회로이다. 이 제2도에 도시한 회로가 비터비 복호회로(16) 또는(17)에 상당하고, 비터비 복호회로(16) 또는(17)은 각각 우수계열, 기수계열의 데이타 복호회로로서 동작한다. 제2도에 있어서, 입력신호를「Yk」, 출력데이타를 「Zk」로 하고, 첨자인「k」는 시각을 나타낸다.

샘플홀드(31)은 입력신호Yk를 샘플홀드하는 샘플홀드회로로서, 부여된 갱신명령에 따라서 입력신호 Yk의 값을「Yp」로 해서 유지한다.

가산회로(30)은 입력신호 Yk와 샘플홀드(31)이 유지하는 Yp의 차(「Yk - Yp」)를 구하는 연산을 실행하는 회로이다.

비교회로(33),(34)는 가산회로(30)에 의한 연산결과와 비터비복호회로 내부에서 설정되는 임계값의 비교를 실행하는 기능을 갖는다. 비교회로(34)는 그 부측입력단자가 접진전압「O」으로 되어 있으므로, 정측입력단자에 입력되는 가산회로(30)의 출력을 항상「O」과 비교하는 기능을 갖는다.

가산회로(30)의 출력이 정의값일 때, 비교회로(34)의 출력은「1」로 되고, 가산회로(30)의 출력이 부의값일 때, 비교회로(34)의 출력은「0」으로 되도록 구성되어 있다.

또, 샘플홀드(32)는 부가된 신호를 샘플홀드하는 샘플홀드회로이다.

그런데, 비교회로(33)이 가산기(30)의 출력과 비교를 실행하는 대상으로 하는 값은 샘플홀드(32)가 유지하는 값β에 의해서 변화한다. 즉, β = 1일 때에는 스위치(28)은 도면중의 상측으로 전환되어「-A」가 비교회로(33)의 정측입력단자의 입력신호로 된다. 또, β = 0일 때에는 스위치(28)은 도면중의 하측으로 전환되어「+A」가 비교회로(33)의 정측입력단자의 입력신호로 된다. 가산회로(30)의 출력값이 스위치(28)에 의해 선택된 값보다 작을 때, 비교회로(33)의 출력은 1로 되고 또 가산회로(30)의 출력값이 스위치(28)에 의해 선택된 값보다 클 때, 비교회로(33)의 출력은 0으로 된다.

또, 상술한「+A」이라고 하는 것은 PR4의 출력이「1」일 때의 실제의 신호진폭이고 또,「-A」이라고 하는 것은 PR4의 출력이「-1」일 때의 실제의 신호진폭이다.

샘플홀드(32)는 후술하는 갱신명령에 따라서 유지하는 값β를 갱신한다. 갱신명령이 부가되었을 때, 비교회로(34)의 출력이「1」이면, β = 1로 되고, 또 갱신명령이 부가되었을 때 비교회로(34)의 출력이「0」이면, β = 0으로 된다. 그 밖의 경우에는 샘플홀드(32)는 β의 값을 그대로 유지한다. 이와 같은 동작이 실행되는 것은 비교회로(34)의 출력이 샘플홀드(32)에 입력되는 구성으로 되어 있는 것에서도 알 수 있다.

EOR(35),(36)은 각각 2입력의 배타적논리합회로이다. EOR(35)에 입력되는 신호는 비교회로(33) 및 비교회로(34)의 출력신호로서, EOR(35)의 출력이「1」일 때, 이 고레벨신호가 명령갱신라인을 거쳐서 샘플홀드(31) ,(32) 및 후술하는 레지스터(39)로의 갱신명령으로서 출력된다.

EOR(36)에 입력되는 신호는 비교회로(34)의 출력 및 샘플홀드(32)의 출력신호로서, EOR(35)의 출력이 잠정적인 복호기출력으로 되어 RAM(38)의 입력신호(Di)로 된다. RAM(38)은 복호결과 Zk를 유지하는 버퍼메모리이다.

또, 스위치(37)은 RAM(38)의 입력데이타의 전환을 실행하고 EOR(35)의 출력이「1」일 때, 스위치(37)은 상측(「H」)로, 또 EOR(35)의 출력이「0」일 때, 스위치(37)은 하측(「L」) 로 된다.

또, 어드레스카운터(40)은 복호결과를 RAM(38)에 라이트할 때의 어드레스를 유지하는 카운터이다. 어드레스카운터(40)이 유지하는 값k는 입력신호 Yk의 첨자k에 대응하는 값으로서, 새로운 Yk의 입력과 함께 유지시킨 값이 증가된다.

다음에, 포인터레지스터(39)는 시각k에 있어서 복호결과 Zk의 값이 후술하는 바와 같이 보류로 된 경우의 메모리어드레스를 기억하는 레지스터이다.

EOR(35)의 출력이「1」로 되어 명령갱신라인을 거쳐서 갱신명령이 부가되었을 때, 어드레스카운터(40)의 값이 포인터레지스터에 유지된다. 또, 스위치(29)는 RAM(38)의 어드레스값을 전환하고 EOR(35)의 출력이「1」일 때에는 우측(「H」)에 접속되고, 포인터레지스터(39)의 값이 RAM(38)의 어드레스로 되고, EOR(35)의 출력이「0」일 때에는 좌측(「L」)에 접속되고, 어드레스카운터의 값이 RAM(38)의 어드레스로 된다.

RAM(38)은 예를 들면, 10비트의 데이타를 기억하는 용량을 갖고 있고, 11비트째의 데이타가 Di로서 입력되었을 때, 제일 오래된 데이타가 Do(=Zk)로서 출력되는 FIFO동작을 실행한다.

예를 들면, Wood의 논문「Viterbi Detection of class IV Partial Response on a Magnetic Recording Channel」에 의하면 제2도에 도시한 비터비복호회로는 이하와 같은 알고리듬에 의해서 기록데이타를 재생하는 처리를 실행한다. 이 처리알고리듬에 대해서 순차 설명한다.

(1) 우선(Yk - Yp)를 구한다.

(2) β = 1이고, (Yk - Yp)의 값이「-A」보다 작은 경우, RAM(38)의 어드레스p에「1」을 라이트한다. 그리고, β의 값을 β = 0으로 갱신한다.

계속해서, 샘플홀드(31)에 유지하고 있는 값 Yp를 새로운 Yk의 값으로 갱신한다. 또, 포인터레지스터p의 값을 어드레스카운터의 값k로 갱신한다.

(3) β = 0이고, (Yk - Yp)의 값이「+A」보다 큰 경우, RAM(38)의 어드레스p에「1」을 라이트한다. 그리고, β의 값을 β = 1로 갱신한다.

계속해서, 샘플홀드(31)에 유지하고 있는 값Yp를 Yk의 값으로 갱신한다. 또, 포인터레지스터p의 값을 어드레스카운터의 값k로 갱신한다.

(4) β = 1이고, (Yk - Yp)의 값이「-A」에서「0」사이의 값인 경우, 또는 β = 0이고, (Yk - Yp)의 값이「A」에서「0」사이의 값인 경우, RAM(38) 어드레스k에「0」을 라이트한다.

(5) β = 1이고, (Yk - Yp)의 값이「0」보다 큰 경우, RAM(38)의 어드레스p에「0」을 라이트한다. 계속해서, 샘플홀드(31)에 유지하고 있는 값Yp를 Yk의 값으로 갱신한다. 또, 포인터레지스터p의 값을 어드레스카운터의 값k로 갱신한다.

(6) β = 0이고, (Yk - Yp)의 값이「0」보다 작은 경우, RAM(38)의 어드레스p에「0」을 라이트한다. 계속해서, 샘플홀드(31)에 유지하고 있는 값 Yp를 Yk의 값으로 갱신한다. 또, 포인터레지스터p의 값을 어드레스카운터의 값k로 갱신한다.

(7) 「k」의 값을「k+1」로 갱신한다.

상술한 (1)∼(7)의 처리를 신호가 입력될 때마다 반복한다.

이상 서술한 처리알고리듬을 고려해서 제2도에 도시한 비터비복호회로의 일련의 동작을 제9도를 참조하면서 간단하게 설명한다. 제9도에 있어서, (F)는 입력신호Yk이다. 이 때의 신호진폭의 최대, 최소값은「±1. 0」으로 한다.

따라서, 제2도에 도시한 스위치(28)의 2개의 접속상태에 대응하는 임계값「+A」,「-A」는 각각「+1. 0」,「-1. 0」이다. Yk의 첨자인「k」는 지금까지와 마찬가지로 입력신호가 입력되는 시각을 나타내는 서픽스이다. Yp는 샘플홀드(31)에 유지되어 있는 값이다. p는 포인터레지스터(39)가 유지하는 값이다. 이하, 시각3에서 순차 동작을 설명한다.

시각3에서의 입력Yk는「0.1」이고, 이 때의 Yp는 시각2의 Yk인「1. 0」이다. 이 때의 포인터레지스터p의 값은「2」이다. 따라서, 가산기(30)의 출력결과인(Yk - Yp)의 값은「-0.9」이다. 또, 이 때 β = 1이고, 스위치(28)은 상측(「-A」즉「-1. 0」)에 접속되어 있다. 그러면, 비교회로(33)의 출력은「0」으로 되고, 비교회로(34)의 출력은 「0」으로 된다. 따라서, EOR(36)의 출력은「1」로 된다. 또, EOR(35)의 출력은「0」으로서, 갱신명령은 출력되지 않는다.

따라서, 스위치(29)는 L측(어드레스카운터40의 측)에 접속되고, 또 스위치(37)은 L측(0레벨)에 접속된다. 이 결과, RAM(38)의 입력데이타Di는 「0」으로 된다. 그러면, RAM(38)의 어드레스(3)에는「0」이 라이트된다. 이 때, 갱신명령이 출력되지 않으므로 ; β 및 Yp의 값은 변경되지 않는다. 그리고, 어드레스카운터(40)의 값이「4」로 카운트업되고, 시각3의 입력신호에 대한 처리는 종료한다.

다음에, 시각4에서의 입력Yk는「-0.2」이고, Yp는 시각3의 경우와 동일한 값, 즉「1. 0」이다. 포인터레지스터p의 값은 「2」이다. 따라서, 가산기(30)의 출력(Yk - Yp)의 값은「-1.2」이다. 또, 이 때, β = 1이고, 스위치(28)은 상측(「-A」즉,「-1. 0」)에 접속되어 있다. 그러면, 비교회로(33)의 출력은「1」이고, 비교회로(34)의 출력은「0」이다. 따라서, EOR(36)의 출력은「1」로 된다. 또, EOR(35)의 출력은「1」이고, 명령갱신라인을 거쳐서 갱신명령이 출력된다.

따라서, 스위치(29)는 H측(포인터레지스터측)에 접속되고 또, 스위치(37)은 H측(EOR36측)에 접속된다. 이 결과, RAM(38)로의 입력Di는「1」이다. 포인터레지스터p의 값은「2」이므로, 메모리(38)의 어드레스(2)에는「1」이 라이트된다. 유의할 점은 이 경우와 같이 시각4에서 판정되는 것이 시각2의 데이타라는 점이다. 즉, 이 시점에서 차차 시각2이전의 복호데이타가 확정되는 것이다.

또, 비교회로(34)의 출력은「O」이므로, β의 값은「0」으로 갱신된다. Yp의 값은「-0.2」로 변경된다. 또, 포인터레지스터p의 값이「4」로 갱신된다. 그리고, 어드레스카운터(40)의 값이「5」로 카운트업하여 다음의 시각에 있어서의 처리로 이동한다.

이상, 서술한 바와 같은 PR4-ML방식에 의한 데이타재생에 대해서 본 발명에 의한 데이타재생에서는 이하에 열거하는 특징을 갖는다.

(a) 본 발명에 있어서도 기본적으로는 PR4-ML방식을 채용한 데이타재생을 실행한다. 그러나, PR4-ML방식에 있어서는 재생출력이 2진의 2진데이타(1 또는 0)인 것에 대해 본 발명에 의한 PR4-ML방식에서는 4진의 데이타를 출력하는 점에 특징이 있다.

(b) PR4-ML방식에 의한 복호결과와 비터비복호기로의 입력신호를 사용해서 PR4-ML방식에서의 복호에러를 검출하는 처리 즉, 오차신호패턴의 검출을 실행하는 점에 특징이 있다.

(c) PR4-ML방식의 복호결과를 사용해서 미리 정한 규칙에 따라서 데이타수정을 실행한다. 즉, (b)에 있어서의 처리에 의해 검출하는 복호에러(오차신호패턴)와 그 때의 복호테이타는 어떤 관계를 갖고 있고 양자의 관계를 조사했을 때, 소정의 관계로 되어 있으면, PR4-ML방식의 복호결과를 수정하는 점에 특징이 있다.

이하, 구체적인 실시예를 열거하면서 이들의 특징에 대해서 순차 설명한다.

우선, 제1도에 상기의 특징을 갖는 본 발명의 제1실시예인 데이타재생회로의 구성예를 도시한다.

제1도에 있어서, 점선으로 둘러싸인 부분은 제30도에 도시한 PR4-ML방식을 채용한 PR4-ML방식 데이타재생회로로서, 구성요소는 제30도에 도시한 것과 동일한 것이다. 따라서, PR4-ML 데이타재생회로를 중복해서 설명하는 것은 피한다. 그러나, 비터비복호회로(160),(170)에 대해서는 약간의 구성변경을 가하여 4진출력형의 복호회로로 하였으므로, 제30도, 제2도에 도시한 비터비복호회로(16),(17)과는 구성이 다르다. 이것에 대해서 제3도를 참조해서 후에 설명한다.

그 밖의 구성요소로서 이하에 서술하는 것을 들 수 있다.

우선, 오차신호패턴검출회로(21)은 상술한 (b)의 처리를 실행하는 회로이다.

또, 비트패턴검출회로(24) 및 데이타수정회로(25)는 상술한(c)의 처리를 실행하는 회로이다.

가산회로(19),(20)은 입력된 신호에 대해서 가산처리를 실행하는 회로이다.

지연회로(10),(18),(22),(23)은 입력된 신호를 소정시간 지연시켜서 출력하는 회로로서, 예를 들면 D형 플립플롭으로 구성된다. 어느 정도, 신호를 지연시킬지는 비터비복호회로(160),(170)이나 비트패턴검출회로(24)의 구성 등을 고려하여 시스템구축시에 각종신호의 타이밍이 적절하게 되도록 결정하면 좋다. 1예로서 지연회로(10)은 통상 1시스템클럭분만큼 신호를 지연시키는 회로로서 구성한다.

이하, 본 실시예에 의한 데이타재생동작의 개요를 제1도, 제7도를 참조해서 설명한다.

제7도에 제1도에 도시한 구성요소 중 주요한 구성요소로부터의 출력신호 또는 출력값을 도시한다. 제7도에 있어서, 시각T는 입력신호가 입력되는 시각을 나타낸다.

제7도(a)에 도시한 필터(14)의 출력은 제1도에 도시한 필터(14)로부터의 출력신호를 나타내고, 상술한 PR(1, 0, -1)의 출력으로 된다. 또, 필터(14)의 출력 중 실선으로 나타낸 신호가 종래의 PR(1, 0, -1)의 출력신호이고, 점선으로 나타낸 부분은 잡음이 중첩된 신호를 나타내고 있다.

제7도(b)에 도시한 2진판정결과는 실선으로 나타낸 본래의 필터(14)의 출력을 제2도에 도시한 비터비복호회로에 의해서 데이타를 재생한 경우의 복호결과이다. 단, 시각6 및 시각8에 있어서, 시각6은「0」, 시각8은 「1」이 올바른 복호결과이고, 화살표로 나타낸 「1」 및 「0」은 필터(14)의 출력에 잡음이 중첩하여 잘못된 복호결과를 출력한 경우의 예이다.

제7도(c)에 도시한 4진판정결과는 본 발명에 의한 4진출력형의 비터비복호회로(160),(170)에 의해 복호를 실행한 경우의 복호결과이다. 이 4진출력형의 비터비복호의 상세한 것에 대해서는 후에 설명한다. 이 4진판정결과에 있어서 시각6 및 시각8의 출력은 2진 판정결과의 경우와 마찬가지로 「+0」과「-1」이 올바른 복호결과이고, 화살표로 나타낸「-1」및「-0」이 잘못된 판정결과이다.

제7도(d)에 도시한 차분신호는 가산회로(19)의 출력이다. 가산회로(19)는 지연회로(18)을 거쳐서 얻어진 필터(14)의 출력에서 비터비복호기(160),(170)의 출력을 감산하는 연산을 실행하고 이 연산결과를 출력한다.

제7도(e)에 도시한 오차신호는 가산회로(20)의 출력이다. 차분신호와 차분신호를 지연회로(10)을 거쳐서 얻어진 신호를 가산하는 연산을 실행하고, 이 연산결과를 오차신호(C)로서 출력한다.

제7도(e)를 보면 알 수 있는 바와 같이 제7도(e)에 도시한 오차신호는 제7도(d)에 도시한 차분신호를 소정시간 지연한 신호가 차분신호에 부가되어 생성되어 있다.

이미 서술하였지만, 제7도(a)에 도시한 필터(14)의 출력은 PR4의 출력으로서, 잡음을 포함하지 않은 본래의 진폭값은「1. 0」,「0」,「-1. 0」의 3값 중, 어느 1개이다.

여기서, 4진의 복호결과 Zk는 이하와 같이 정의한다.

「Yk = +1. 0」인 경우 「Zk = +1」

「Yk = -1. 0」인 경우 「Zk = -1」

「Yk = 0 또한 (Zk - 2 = +1 또는 Zk - 2 = +0)」인 경우

「Zk = +0」

「Yk = 0 또한 (Zk - 2 = -1 또는 Zk - 2 = -0)」인 경우

「Zk = -0」

이 4진 출력의 비터비 복호결과에서「Zk = +0」및 「Zk = -0」과 함께「0」으로 고려하고, 복호결과 Zk를「 1, 0, -1」의 3값으로 고려하는 것으로 한다. 이 때, Yk에 잡음이 포함되지 않고 Zk가 전부 올바른 값이라고 하면, 모든「k」에 대해서 이하의 식이 성립한다.

물론, 실제의 필터(14)의 출력에는 잡음이 포함된다. 이 잡음을 Nk로 해서 잡음을 포함하는 필터출력Y'k를 정의하면 다음식(6)과 같이 된다.

식 (5), 식 (6)에서 이하의 관계가 얻어진다.

제7도(d)에 도시한 차분신호는 식 (7)중의 Nk에 상당한다.

일반적으로, 잡음Nk는 평균값「0」의 가우스분포를 갖는 신호로서 근사시킬 수 있다. 또, 제7도(d)의 차분신호를「diff(k)」, 제7도(e)의 오차신호를「err(k)」로 하면, 이하의 관계식이 성립한다.

여기서, 제7도(c)에 도시한 시각6 및 시각8의 4진 판정결과가 화살표로 나타낸 바와 같이 잘못된 판정결과로서 출력된 경우에 대해서 고려한다.

단, 필터(14)의 출력에 포함되는 잡음Nk≠0이고, Yk=Zk인 경우이다.

시각5~시각9까지의 각 시각에 있어서의 차분신호를 구하면,

또, 시각6~시각9까지의 각 시각에 있어서의 오차신호를 구하면,

이 차분신호는 PR4의 응답파형으로 간주할 수 있고 또, 오차신호는 EPR4의 응답파형으로 간주할 수 있다. 이것은 상술한 Wood의 논문 「Turbo-PRM:A Compromise EPRML Detector」에 기재되어 있다.

그래서, PR4-ML판정에러에 의해서 발생하는 오차신호를 검출하여 PR4-ML의 판정결과를 수정하는 처리를 실행한다. 또, 구체적인 검출방법에 대해서는 후술한다.

그런데, 발생하는 오차신호패턴의 종류는 PR4-ML방식에서의 판정에러의 형태에 의존하지만, Wood의 논문「Turbo-PRML:A Compromise EPRML Detector」에 의하면 9종류이다. 그러나, PR4-ML방식의 판정에러가 실제로 발생하는 대부분의 경우가 제8도(a)~(d)에 도시하는 4종류(정부의 부호를 구별하지 않으면「2종류」이다)의 오차신호패턴이 발생하는 경우 중 어느 것인가에 상당한다. 그래서, 본 발명에서는 이 4종류의 오차신호패턴에 한정해서 오차신호패턴의 검출을 실행하여 잘못된 판정을 실행하고 있는 경우를 검출하는 것으로 한다.

제8도를 참조하면, 각 오차신호패턴에 대한 응답파형은 이하와 같이 된다.

상기 중 (a)와 (b), (c)와 (d)는 부호가 반전하고 있을 뿐 실질적으로는 같은 종류의 오차신호패턴이라고 할 수 있다.

또, 상술한「error2P」,「error2N」,「error4P」,「error4N」은 편의상 사용하는 오차신호패턴에 대해서 부여한 명칭으로서 그것에 계속되는(1, 1, -1, -1), (-1, -1, 1, 1), (1, 1, 0, 0, -1, -1), (-1, -1, 0, 0, 1, 1)이 오차신호에 대한 응답파형을 시각순으로 도시한 것이다. 각각의 오차신호패턴은 제8도(a), (b), (c), (d)의 우측에 도시한다.

또, 설명의 편의상 제8도(a), (b)에 도시한 오차신호의 진폭을 도면에 도시한 바와 같이 각각 y(1), y(2), y(3), y(4)로 하고 또, 제8도(c), (d)에 도시한 오차신호의 진폭을 도면에 도시한 바와 같이 각각 y(0), y(1), y(2), y(3), y(4), y(5)로 한다.

또, 제8도(a), (b), (c), (d)의 좌측의 테이블은 각 오차신호패턴에 대한 PR4-ML의 올바른 판정데이타와 잘못된 판정데이타의 관계를 도시한 도면이다. 단, 도면중의「+1」,「-1」,「+0」,「-0」은 상술한 4진 PR4-ML의 값이고,「x」는 1비트의 임의의 재생데이타이다.

예를 들면, 제8도(a)의 1라인째에 나타낸 경우에는 본래「+0, x, +0, x」라고 판정할 신호를「-1, x, +1, x」라고 잘못 판정한 것을 표현하고 있다. 마찬가지로, 2라인째는 본래「+0, x, -1, x」라고 판정할 신호를 「-1, x, -0, x」라고 잘못 판정한 것을 표현하고 있다. 제8도(a)에 도시한 4가지 중 어느 경우에도 관측되는 오차신호는 제8도(a)의 우측에 도시한 오차신호패턴으로 된다. 제8도(a)에 도시한 오차신호패턴을 검출한 경우, PR4-ML에 의해 판정에러가 일어날 수 있는 것은 y(1), y(3)에 대응하는 복호데이타이다.

또, 제8도(b)의 1라인째의 경우에는 본래「-0, x, -0, x」라고 판정할 신호를「+1, x, -1, x」라고 잘못 판정한 것을 표현하고 있다. 마찬가지로, 2라인째는 본래「-0, x, +1, x」라고 판정할 신호를「+1, x, +0, x」라고 잘못 판정한 것을 표현하고 있다. 이 제8도(b)에 도시한 4가지 중 어느 경우에도 관측되는 오차신호는 제8도(b)의 우측에 도시한 오차신호패턴으로 된다. 제8도(b)에 도시한 오차신호패턴을 검출한 경우, PR4-ML방식에 의해서 판정에러로 되어 있는 것은 y(1), y(3)에 대응하는 복호데이타이다.

또, 제8도(c)의 1라인째의 경우에서는 본래「+0, x, +0, x, +0, x」라고 판정할 신호를「-1, x, -0, x, +1, x」라고 잘못 판정한 것을 표현하고 있다. 마찬가지로 2라인째는 본래「+0, x, +0, x-1, x」라고 판정할 신호를「-1, x, -0, x, -0, x」라고 잘못 판정한 것을 나타낸다. 이 제8도(c)에 도시한 4가지 중 어느 경우에도 관측되는 오차신호는 제8도(c)의 우측에 도시한 오차신호패턴으로 된다. 제8도(c)에 도시한 오차신호패턴을 검출한 경우, PR4-ML방식에 의해 판정에러로 되어 있는 것은 y(0), y(4)에 대응하는 복호데이타이다.

또, 제8도(d)에 1라인째의 경우에는 본래「-0, x, -0, x, -0, x」라고 판정할 신호를「+1, x, +0, x, -1, x」라고 잘못 판정한 것을 표현하고 있다. 마찬가지로 2라인째는 본래「-0, x, -0, x, +1, x」라고 판정할 신호를「+1, x, +0, x, +0, x」라고 잘못 판정한 것을 표현하고 있다. 이 제8도(d)에 도시한 4가지 중 어느 경우에도 관측되는 오차신호는 제8도(d)의 우측에 도시한 오차신호패턴으로 된다. 제8도(d)에 도시한 오차신호패턴을 검출한 경우, PR4-ML방식에 의해 판정에러로 되어 있는 것은 y(0), y(4)에 대응하는 복호데이타이다. 이들의 오차신호패턴을 검출하기 위해 실제로 관측된 오차신호「y(0), y(1), y(2), y(3), y(4), y(5),(「y(1), y(2), y(3), y(4)」를 포함해서 고려한다)」와 제8도(a), (b), (c), (d)의 우측에 도시한 오차신호패턴의 2승오차를 평가함수(「매트릭」이라 한다)로서 사용한다.

예를 들면, 제8도(a)에 도시한 오차신호패턴에 대한 매트릭Ma는 다음식으로 표현된다.

마찬가지로 해서 제8도(b), (c), (d)에 도시한 오차신호패턴에 대한 매트릭Mb, Mc, Md는 이하와 같이 표현된다.

또, 실제로 관측된 오차신호와 PR4-ML에서의 판정에러가 없는 경우의 오차신호의 2승오차M0을 구하면 다음과 같이 된다.

매트릭은 오차를 나타내는 값이므로, Ma, Mb, Mc, Md, M0 중에서 가장 값이 작은 매트릭에 대한 오차신호패턴이 실제로 관측된 오차신호패턴이라고 판정한다.

그러나, 엄밀하게 최소값을 구하기 위한 처리는 복잡하므로, 본 발명에서는 이하와 같은 간략화한 조건식으로 오차신호패턴의 검출을 실행한다.

즉, 제8도(a)에 도시한 오차신호패턴을 검출하는 조건식은

(단, and는 논리곱을 나타낸다)로 된다.

상기 부등식을 각 매트릭의 정의에 따라서 계산하면,

마찬가지로 해서 제8도(b)에 도시한 오차신호패턴을 검출하는 조건식은 다음과 같다.

(단, and는 논리곱을 나타낸다)로 된다.

상기 부등식을 각 매트릭의 정의에 따라서 계산하면 다음식으로 된다.

마찬가지로 해서 제8도(c)의 오차신호패턴을 검출하는 조건식은 다음식으로 된다.

(단, and는 논리곱을 나타낸다)로 된다.

상기 부등식을 각 매트릭의 정의에 따라서 계산하면 다음식이 얻어진다.

마찬가지로 해서 제8도(d)의 오차신호패턴을 검출한 조건식은 다음과 같다.

(단, and는 논리곱을 나타낸다)로 된다.

상기 부등식을 각 매트릭의 정의에 따라서 계산하면 다음식이 얻어진다.

이상에 기재한 식 (13), 식 (14), 식 (15), 식 (16)이 오차신호패턴검출의 조건식으로 된다. 따라서, 이들의 식을 이용해서 오차신호패턴의 검출을 실행한다.

다음에, PR4-ML의 복호결과의 분류(비트패턴검출)에 대해서 설명한다.

이미, 제8도를 참조해서 설명했지만, 예를 들면 제8도(a)의 우측에 도시한 오차신호패턴이 검출되었을 때의 PR4-ML의 출력데이타(4진)은 제8도(a)의 좌측의 잘못된 판정데이타로서 도시한 4종류의 데이타열중의 어느 것이어야만 한다.

가령, 식 (13)이 성립하고, 제8도(a)의 우측에 도시한 오차신호패턴이 검출되었을 때의 PR4-ML출력이 제8도(a)의 좌측에 도시한 잘못된 판정데이타(4종류)중 어느 것도 아닌 경우에는 오차신호를 잘못 검출하였다고 고려한다.

그래서, PR4-ML방식에 의한 출력패턴을 분류하고, 상술한 오차신호패턴검출의 결과의 비교를 실행한다. 이미 서술하였지만, 본 발명에 관한 PR4-ML방식에서는「+1, +0, -0, -1」의 4진데이타가 출력된다. 또, PR4-ML의 출력(4진)을 시간순으로 bin(0), bin(1), bin(2), bin(3), bin(4), bin(5)로 한다.

PR4-ML재생출력이 제8도(a)의 좌측에 도시한 잘못된 판정데이타 어느 것인가와 일치하는 조건은 다음과 같다.

(단,「or」은 논리합을 나타내고,「and」는 논리곱을 나타낸다)

마찬가지로 해서 PR4-ML재생출력이 제8도(b), 제8도(c), 제8도(d)에 도시한 오판정데이타열에 일치하기 위한 조건은 이하와 같이 된다.

식 (17)에 도시한 P2bit가 1일 때, PR4-ML재생출력은 제8도(a)에 도시한 오판정데이타 중 어느 것인가이다. 마찬가지로 식 (18)에 도시한 N2bit가 1일 때, PR4-ML재생출력은 제8도(b)에 도시한 오판정데이타 중 어느 것인가이다. 마찬가지로 식 (19)에 도시한 P4bit가 1일 때, PR4-ML재생출력은 제8도(c)에 도시한 오판정데이타 중 어느 것인가이다. 마찬가지로 식 (20)에 도시한 N4bit가 1일 때, PR4-ML재생출력은 제8도(d)에 도시한 오판정데이타 중 어느 것인가이다. 이상과 같은 논리연산을 실행하는 것에 의해서 PR4-ML재생출력을 오차신호패턴에 대응하는 4종류로 분류할 수 있다.

이상 서술한 것을 정리하면 다음과 같이 된다.

즉, 식 (13)이 성립(제8도(a)의 오차신호패턴을 검출)하고, 식 (17)에 도시한 P2bit가 1일 때(PR4-ML재생출력이 제8도(a)의 잘못된 판정데이타의 어느 것에 일치했을 때)에는 제8도(a)에 도시한 판정에러가 발생하고 있다고 판정하여 bin(1), bin(3)에 상당하는 복호결과를 반전하는 것에 의해 판정에러를 수정한다.

마찬가지로, 식 (14)가 성립 (제8도(b)의 오차신호패턴을 검출)하고, 식 (18)에 도시한 N2bit가 1일 때, 제8도(b)에 도시한 판정에러가 발생하고 있다고 판정하여 bin(1), bin(3)에 상당하는 복호결과를 반전하는 것에 의해 판정에러를 수정한다.

또, 식 (15)가 성립 (제8도(c)의 오차신호패턴을 검출)하고, 식 (19)에 도시한 P4bit가 1일 때, 제8도(c)에 도시한 판정에러가 발생하고 있다고 판정하여 bin(0), bin(4)에 상당하는 복호결과를 반전하는 것에 의해 판정에러를 수정한다.

또, 식(16)이 성립 (제8도(d)의 오차신호패턴을 검출)하고, 식 (20)에 도시한 N4bit가 1일 때, 제8도(d)에 도시한 판정에러가 발생하고 있다고 판정하여 bin(0), bin(4)에 상당하는 복호결과를 반전하는 것에 의해 판정에러를 수정한다.

여기서,「복호결과의 반전」이라고 하는 것은 복호를 바꾸지 않고 데이타 1과 0을 역전하는 것을 의미하고 구체적으로는「+1」은「+0」으로,「+0」은「+1」로,「-1」은「-0」으로,「-0」은「-1」로 수정하는 것이다. 잘못된 판정데이타를 올바른 데이타로 완전하게 수정해도 좋지만, 최종적으로 출력하는 것은「1」또는「0」의 2진값으로서, 부호가 정확할 필요는 없다.

그래서, 실제로는 데이타만 수정한다. 이와 같이 해서 본발명에 의한 데이타재생방식에서는 종래의 PR4-ML방식보다 데이타재생시의 에러율을 저감하는 것이 가능하게 된다. 반대로, 데이타재생시의 에러율이 종래의 PR4-ML과 동일하게 하면, 종래보다 기억매체로의 데이타의 기록밀도를 향상시키는 것이 가능하게 된다. 이하, 본 발명의 제1실시예인 데이타재생회로의 각부에 대해서 상세하게 설명한다.

우선, 본 실시예에 이러한 데이타재생회로에 사용하는 4진출력형의 PR(1, -1)용 비터비복호회로에 대해서 제3도를 참조해서 설명한다.

제3도에 4진출력형의 PR(1, -1)용 비터비복호기의 구성을 도시한다. 제3도에 도시한 회로는 제1도에 도시한 비터비복호회로 (160) 또는 (170)에 상당한다. 도면을 보면 알 수 있는 바와 같이 본 회로의 기본적인 구성은 제2도에 도시한 2진출력형의 비터비복호기와 동일하고, 동일부호의 구성요소는 동일의 기능을 갖는다. 본 회로에서는 비교회로(34)의 출력단자를 RAM(41)에 접속하고 또, RAM(41)에 플립플롭(이하「FF」라 한다)(42)를 접속하고 있는 점에 특징을 갖는다.

그리고, 제3도에 있어서 입력신호를 Yk, 출력데이타를 Zk로 한다. 첨자인「k」는 입력신호가 입력되는 시각을 나타낸다. 샘플홀드(31)은 입력신호를 샘플홀드하는 샘플홀드회로로서, 갱신명령에 따라서 입력신호 Yk의 값을「Yp」로 해서 유지한다.

가산회로(30)은 입력신호Yk와 샘플홀드(31)이 유지하는 Yp의 차「Yk - Yp」를 구하는 연산을 실행하는 회로이다. 비교회로 (33), (34)는 가산회로(30)의 연산결과와 비터비복호회로내부에서 미리 정한 임계값의 비교를 실행하는 기능을 갖는다. 비교회로(34)는 정측입력단자에 입력되는 가산회로(30)의 출력을 항상 부측입력단자의 입력값(도면에 도시한 바와 같이 접지되어 있다)인「0」과 비교하는 기능을 갖는다. 가산회로(30)의 출력값이 정의 값일 때, 비교회로(34)의 출력은「1」로 되고 또, 가산회로(30)의 출력값이 부의 값일 때, 비교회로(34)의 출력은「0」으로 된다.

또, 샘플홀드(32)는 비교회로(34)의 출력을 샘플홀드하는 샘플홀드회로이다.

비교회로(33)에 의해서 가산회로(30)의 출력과 비교처리를 실행하는 대생으로 되는 값은 샘플홀드(32)가 유지하는 값β에 의해서 변화한다. 즉, β = 1일 때에는 스위치(28)은 도면중 상측으로 전환되어「-A」가 비교회로(33)의 정측입력단자의 입력값으로 된다. 또, β = 0일 때에는 스위치(28)은 도면중 하측으로 전환되어「+A」가 비교회로(33)의 정측입력단자의 입력값으로 된다.

가산회로(30)의 출력값이 스위치(28)에 의해 선택된 값보다 작을 때, 비교회로(33)의 출력은「1」, 가산회로(30)의 출력값이 스위치(28)에 의해 선택된 값보다 클 때, 비교회로(33)의 출력은「0」으로 된다. 또, 여기서 「+A」는 PR4의 출력이「1」일 때의 실제의 신호진폭이고,「-A」는 PR4의 출력이「-1」일 때의 실제의 신호진폭이다.

샘플홀드(32)는 부가된 갱신명령에 따라서 유지하는 값β를 변경한다.

갱신명령이 부가되었을 때, 비교회로(34)의 출력이「1」이면, β = 1로 된다. 또, 갱신명령이 부가되었을 때, 비교회로(34)의 출력이「0」이면 β = 0 으로 된다. 그 밖의 경우에 샘플홀드(32)는 β의 값을 그대로 유지한다.

EOR(35), (36)은 2입력의 배타적논리합회로이다. EOR(35)의 입력신호는 비교회로(33) 및 비교회로(34)의 출력신호로서, EOR(35)의 출력이「1」일 때, 명령갱신라인을 거쳐서 갱신명령이 출력된다. 한편, EOR(36)의 입력신호는 비교회로(34)의 출력신호 및 샘플홀드(32)의 출력신호로서, EOR(35)의 출력이 최종적인 복호기출력으로 되도록 RAM(41)에 입력데이타로서 입력한다.

또, 스위치(37)은 RAM(41)로의 입력데이타의 전환을 실행하고, EOR(35)의 출력이「1」일 때, 스위치(37)은 상측(H)로 전환되고, EOR(35)의 출력이「0」일 때, 스위치(37) 은 하측(L)로 전환된다.

다음에, 어드레스카운터(40)은 복호결과를 RAM(41)에 라이트할 때의 어드레스를 유지하는 카운터이다. 어드레스카운터(40)의 카운터값k는 입력신호Yk의 첨자k에 대응하는 값으로서, 새로운 Yk의 입력과 함께 값이 증가해 간다.

포인터레지스터(39)는 시각k에 있어서 복호결과Zk의 값이 보류로 된 경우의 RAM내의 어드레스(메모리어드레스)를 기억하기 위한 레지스터이다. 즉, 포인터레지스터(39)는 EOR(35) 출력이「1」로 되어 갱신명령이 출력되었을 때, 어드레스카운터(40)의 값을 유지하는 기능을 갖는다.

스위치(29)는 RAM(41)의 어드레스값을 전환하고, EOR(35)의 출력이 「1」일 때에는 우측(H측)에 접속되고, 또 EOR(35)의 출력이「0」일 때에는 좌측(L측)에 접속된다.

RAM(41)은 복호결과Zk를 유지하는 버퍼메모리로서 기능하고 있지만, 이 RAM(41)과 제2도에 도시한 RAM(38)의 차이점은 RAM(38)에 접속되는 데이타버스가 1비트용 버스인 것에 대해 RAM(41)에 접속되는 데이타버스는 2비트용의 버스로 되어 있는 점이다.

또, FF(42)는 예를 들면 1비트의 D형 플립플롭으로 실현되고, RAM(41)의 출력데이타의 LSB가「1」일 때, 이것이 FF(42)에 대한 입력트리거신호로 되고, 이 때의 RAM(41)의 출력데이타에 있어서의 MSB의 값을 유지하도록 동작한다.

RAM(41)의 출력데이타인 2비트데이타의 LSB가 출력Zk의 LSB로 되고, 플립플롭(42)의 출력이 출력Zk의 MSB로 된다. 또, 제3도에 도시한 비터비복호회로가 출력하는 2비트의 데이타Zk와 상술한 4진의 복호데이타「+1, +0, -0, -1」과 대응하는 관계를 표 1에 나타낸다.

다음에, 제3도에 도시한 비터비 복호회로의 동작을 제10도를 참조해서 설명한다. 제10도에 있어서(F)는 입력신호Yk이다. 또, 입력신호의 최대, 최소진폭은 ±1. 0으로 한다. 따라서, 제3도에 도시한 스위치(28)에 접속상태에 대응해서 설정되어 있다. 임계값의「+A」,「-A」는 각각「+1. 0」,「-1. 0」으로 된다. Yk의 첨자인「k」는 지금까지와 마찬가지로 입력신호가 입력되는 시각을 나타낸다. Yp는 샘플홀드(31)이 유지되는 값이고, p는 포인터레지스터(39)가 유지하는 값이다.

이하, 시각3으로부터의 동작을 순차 설명한다.

우선, 시각3에서의 입력Yk는「0. 1」이고, 이 때의 Yp는 시각2의 Yk인「1. 0」이다. 이 때의 포인터레지스터p의 값은「2」이다. 따라서, 가산회로(30)의 출력인「Yk - Yp」의 값은「-0. 9」로 된다. 또, 이 때 β = 1이고, 스위치(28)은 상측(「-A」즉,「-1. 0」)에 접속되고 있다. 따라서, 비교회로(33)의 출력은「0」으로 되고 또, 비교회로(34)의 출력도「0」으로 된다. 이 결과, EOR(36)의 출력은「1」로 된다. 또, EOR(35)의 출력은「0」으로서, 갱신명령은 출력되지 않는다. 따라서, 스위치(29)는 L측(어드레스카운터측)에 접속되고, 스위치(37)은 L측(0레벨)에 접속된다. 따라서, RAM(41)의 입력데이타Di의 LSB는「0」이다.

비교회로(34)의 출력은「0」이므로, RAM(41)로의 입력데이타의 MSB는「0」이다. 따라서, RAM(41)의 어드레스(3)에는「00」이 라이트된다. 이 때, 갱신명령이 출력되지 않으므로, β 및 Yp의 값은 변경하지 않는다. 그리고, 어드레스카운터(40)의 값이「4」로 카운트업해서 시각3의 입력신호에 대한 처리는 종료한다.

다음에, 시각4에서의 입력Yk는「-0. 2」이고, Yp는 시각3의 경우와 동일한 값「1. 0」이다. 포인터레지스터p의 값은「2」이다. 따라서, 가산회로(30)의 출력「Yk - Yp」의 값은「-1. 2」이다. 또, 이 때 β = 1이고, 스위치(28)은 상측(「-A」즉,「-1. 0」)에 접속되어 있다. 따라서, 비교회로(33)의 출력은「1」이고 또, 비교회로(34)의 출력은「0」이다.

따라서, EOR(36)의 출력은「1」이다. 또, EOR(35)의 출력은「1」이고, 갱신명령이 출력된다. 따라서, 스위치(29)는 H측(포인터레지스터측)에 접속되고, 또 스위치(37)은 H측(EOR 36측)에 접속되는 RAM(41)로의 입력데이타Di의 LSB는「1」이다. 비교회로(34)의 출력은「0」이므로, RAM(41)의 입력데이타Di의 MSB는「0」이다.

포인터레지스터p의 값은「2」이므로, RAM(41)의 어드레스2에는「01」이 라이트된다. 여기서 유의할 점은 이 경우와 같이 시각4에서 판정되는 것이 시각2에 있어서의 데이타인 점이다. 즉, 시각4의 시점에서 시각2이전의 복호데이타가 확정되게 된다.

또, 비교회로(34)의 출력은「0」이므로, β의 값은「0」으로 갱신된다. 또, Yp의 값을「-0. 2」로 변경한다. 또, 포인터레지스터p의 값을「4」로 갱신한다. 그리고, 어드레스카운터(40)의 값이「5」로 카운트업해서 다음의 시각의 처리로 이동하게 된다.

또, RAM(41)에 라이트된 데이타는 6시각(6클럭)후에는 복호데이타로서 확정하고, RAM(41)에서 어드레스순으로 저장되어 있는 데이타가 리드된다. 또, 이 6클럭의 지연시간은 회로규모와 복호데이타의 신뢰성의 군형에서 변경되는 것도 있다.

편의상, RAM(41)의 출력데이타Do의 MSB를「Do_MSB」, 출력데이타Do의 LSB를「Do_ LSB」로 한다.「Do_MSB」는 FF(42)의 입력데이타로 되고,「Do_LSB」는 FF(42)의 래치입력(트리거신호)로 된다. 예를 들면, 제10도에 도시한 시각2에 있어서의「Do_LSB」는「1」이고, 또「Do_MSB」는「0」이다. 따라서, FF(42)에「0」이 유지되고, 또한 FF(42)에서 데이타「0」이 출력된다. 이것이 4진 비터비복호결과의 MSB로 된다. 또, 4진 비터비복호결과의 LSB는「Do_LSB」로 된다.

마찬가지로 시각3에서는「Do_MSB」가「0」,「Do_LSB」가「0」이다. 따라서, FF(42)가 유지하는 값은「0」인 상태에서 변화하지 않는다. 따라서, 최종적인 복호결과는「MSB = 0, LSB = 0」으로 된다.

또, 예를 들면 시각8의 경우는 RAM(41)의 출력 즉,「Do_MSB」는 「1」,「Do_LSB」는「0」이다. 이 경우,「Do_LSB」는「0」이므로, FF(42)가 유지하는 값은 변화하지 않는다. 따라서, 최종적인 복호결과의 MSB는 「0」으로 된다.

이상과 같이 해서 4진의 PR4-ML출력인 Zk를 얻을 수 있다.

이 Zk를 사용해서 식 (7)에 도시한 연산을 실행하고 차분신호를 구한다. 이 연산을 실행하는 것이 제1도에 도시한 가산기(19)이다. 또, 비터비복호회로(160), (170)으로 필터(14)의 출력이 입력되고 나서 대응하는 복호데이타를 출력하기까지 수클럭의 시간지연이 발생한다. 이 시간을 조정하기 위해 제1도에서는 지연회로(18)을 마련해서 시간조정을 실행하고 있다. 또, 제1도에 도시한 가산기(20)에 있어서 식 (8)에 도시한 연산을 실행하여 오차신호를 구한다. 이 연산처리를 통상,(1+D) 처리라고 하고 있다.

다음에, 제1도에 도시한 오차신호패턴 검출회로(21)의 구성예에 대해서 설명한다.

제4도는 제1실시예에서 사용하는 오차신호패턴 검출회로(21)의 구성도이다. 제4도에 있어서, (43), (44), (45), (46), (47), (48)은 1클럭의 지연회로로서, 통상은 D형 플립플롭으로 실현가능하다. (50)은 가산기이고, (51), (52)는 감산기이다. (53), (54), (55), (56), (57)은 비교기이다. 이들 비교기에서는 부측단자입력(-측)의 값보다 정측단자입력(+측)의 값이 큰 경우에「1」을 출력하고, 그 밖의 경우에는「0」을 출력한다.

(58), (59), (60), (61)은 논리곱게이트이고, 입력단자의 ○는 반전입력을 의미한다. 또, 본 회로를 동작시키기 위한 기준클럭은 제1도의 아날로그/디지탈변환기(13)에서 사용하고 있는 샘플링클럭을 사용하고 있다.

본 회로는 식 (13), 식 (14), 식 (25), 식 (16)으로 도시한 연산처리를 실행한다. 이하, 본 회로로의 입력신호를 y(5)로 해서 그 동작을 순차 설명한다. 단, 괄호내의 첨자는 시각을 나타낸다.

우선, 지연회로(43)의 출력은 1시각전의 입력이므로, y(4)이다. 그러면, 가산기(50)의 입력은 y(5) 및 y(4)이고, 가산기(50)으로부터의 출력은「y(4) + y(5)」로 된다. 지연회로(45), (46)에서 각각 1시각의 지연이 발생하므로, 감산기(51)의 입력은「y(4) + y(5)」및「y(2) + y(3)」으로 된다. 따라서, 감산기(51)의 출력은「y(2) + y(3) - y(4) - y(5)」로 된다. 이 출력은 지연회로(44)에서 1시각 지연되어「y(1) + y(2) - y(3) - y(4)」로 된다.

또, 지연회로(46)의 출력은 지연회로(47), (48)에 의해서 또, 1시각씩 지연되고, 지연회로(48)의 출력은「y(0) + y(1)」로 된다. 이렇게 하면, 감산기(52)의 출력은「y(0) + y(1) - y(4) - y(5)」로 된다.

그런데, 비교기(54)의 정측단자의 입력「-TH_1」은 임계값이고, 구체적으로는 식 (14)를 사용해서 비교하는 값「-2. 0」이다. 따라서, 비교기(54)에서는 식 (14)의 제1번째의 부등식에 따른 평가를 실행한다. 이 부등식이 성립할 때, 비교기(54)의 출력이「1」로 된다.

또, 비교기(55)의 부측단자의 입력「TH_1」은 임계값이고, 식 (13)을 사용해서 비교하는 값「2. 0」이다. 따라서, 비교기(55)에서는 식 (13)의 제1번째의 부등식에 따른 평가를 실행한다. 이 부등식이 성립할 때 비교기(55)의 출력이「1」로 된다.

또, 비교기(56)의 정측단자의 입력「-TH_2」는 임계값이고, 식 (16)을 사용해서 비교하는 값「-2. 0」이다. 따라서, 비교기 (56)에서는 부등식 식 (16)의 제1번째의 부등식에 따른 평가를 실행한다. 이 부등식이 성립할 때, 비교기(56)의 출력이「1」로 된다.

또한, 비교기(57)의 정측단자의 입력「TH_2」는 임계값이고, 식 (15)틀 사용해서 비교하는 값「2. 0」이다. 따라서, 비교기(57)에서는 부등식 식 (15)의 제1번째의 부등식에 따른 평가를 실행한다. 이 부등식이 성립할 때, 비교기(57)의 출력이 「1」로 된다. 또,「TH_1」,「TH_2」등의 임계값은 실제의 재생신호의 진폭에 맞추어서 조정해 두면 좋다.

그런데, 비교기(53)의 정측단자의 입력은「y(0) + y(1) - y(4) - y(5)」, 부측단자의 입력은「y(1) + y(2) - y(3) - y(4)」이다. 따라서, 비교기(53)은 이하의 부등식을 평가하는 기능을 갖는다.

이 식 (21)이 성립할 때, 비교기(53)의 출력이「1」로 된다. 이 때, 식 (14), 식 (15)에 있어서의 제2번째의 부등식이 성립하게 된다. 반대로, 비교기(53)의 출력이「0」일 때에는 식 (13), 식 (16)의 제2번째의 부등식이 성립하게 된다.

논리곱게이트(59)는 비교기(55)의 출력과 비교기(53)의 출력의 반전의 논리곱을 구하는 기능을 갖는다. 따라서, 식 (13)이 성립할 때, 논리곱(59)의 출력이「1」이 된다.

다음에, 논리곱게이트(58)은 비교기(54)의 출력과 비교기(53)의 출력의 논리곱을 구하는 기능을 갖는다. 따라서, 식 (14)가 성립할 때, 논리곱게이트(58)의 출력이「1」로 된다. 또, 논리곱게이트(61)은 비교기(57)의 출력과 비교기(53)의 출력의 논리곱을 구하는 기능을 갖는다. 따라서, 식(15)가 성립할 때, 논리곱게이트(61)의 출력이「1」로 된다. 또, 논리곱게이트(60)은 비교기(56)의 출력과 비교기(63)의 출력의 반전의 논리곱을 구하는 기능을 갖는다. 따라서, 식 (16)이 성립할 때, 논리곱게이트(60)의 출력이「1」이 된다. 또, 설명의 편의상, 논리곱게이트(58)의 출력신호를「error2N」, 논리곱게이트(59)의 출력신호를「error2P」, 논리곱게이트(60)의 출력신호를「error4N」, 논리곱게이트(61)의 출력신호를「error4P」라 한다.

이상 설명한 바와 각이 제4도에 도시한 회로에 의해서 제8도에 도시한「error2N」,「error2P」,「error4N」,「error4P」의 4종류의 오차신호패턴을 검출하는 것이 가능하게 된다.

다음에, 비트패턴검출회로(24)의 구성예에 대해서 설명한다.

제5도는 제1실시예에 관한 비트패턴검출회로(24)의 구성예를 도시한 도면이다. 제5도에 있어서, 입력신호는 제3도에 도시한 비터비복호회로의 복호결과이고, 구체적으로는 2비트의 2진데이타이다. (201), (202), (203), (204)는 지연회로이고, D형 FF로 실현할 수 있다. D형 FF는 제1도에 도시한 아날로그/디지탈변환기(13)과 동일한 클럭에서 동작한다. 또, 편의상 입력2진 데이타를 bin(4), 지연회로(201)의 출력을 bin(3), 지연회로(202)의 출력을 bin(2), 지연회로(203)의 출력을 bin(1), 지연회로(204)의 출력을 bin(0)으로 한다. 또, 각각의 MSB를 [bin(k)_M], LSB를 [bin(k)_L]로 한다. (205), (206)은 배타적논리합게이트이다.

(207), (208), (209), (210)은 반전회로이다.

(211), (212), (213), (214), (215), (216), (217), (218), (219), (220)은 논리곱게이트이다.

단, (216), (217), (218)의 입력측의 ○는 반전입력을 의미한다.

식 (17), 식 (18), 식 (19), 식 (20)과 표 1의 관계에서 각 검출신호는 이하의 논리식에 의해서 구할 수 있다. 단, NOT, AND, EOR은 각각 반전, 논리곱, 배타적논리합을 나타낸다.

식 (17)에 대해서는

식 (18)에 대해서는

식 (19)에 대해서는

식 (20)에 대해서는

으로 된다.

제5도에 도시한 회로에서는 배타적논리합게이트, 논리곱게이트, 반전게이트 등에 의해서 상기의 논리연산을 단순하게 실행하여 P2bit, N2bit, P4bit, N4bit를 구하고 있다. 따라서, 제5도에 도시한 회로구성에 의해서 상기 P2bit, N2bi4, P4bit, N4bit를 검출가능하게 하고 있다.

다음에, 데이타수정회로(25)의 구성예에 대해서 설명한다.

제6도에 데이타수정회로(25)의 구성도를 도시한다. (240), (241), (242), (243)은 논리곱게이트이다. (244), (245)는 논리합게이트이다. (246), (248), (251), (253)은 배타적논리합게이트이다. (247), (249), (250), (252)는 지연회로이고, D형 FF로 실현된다. 이 D형 FF가 아날로그/디지탈변환기(13)와 동일한 클럭에서 동작하는 점은 지금까지와 동일하다.

이 회로의 입력신호는 비트패턴검출회로(24)에서 출력되는 PR4-ML의 복호결과bit(k)의 LSB, 제4도의 오차검출회로(21)의 출력인「error2P」,「error2N」,「error4P」,「error4N」, 비트패턴검출회로(24)의 출력인「P2bit」,「N2bit」,「P4bit」,「N4bit」이다.

편의상, 데이타수정회로의 입력의 PR4-ML의 복호결과를 bin(4), 지연회로(247)의 출력을 bin(3), 지연회로(249)의 출력을 bin(2), 지연회로(250)의 출력을 bin(1), 지연회로(252)의 출력을 bin(0)으로 한다.

이미 서술한 바와 같이 본 발명에 관한 데이타재생방식에서는 오차신호의 검출결과와 비트패턴의 검출결과가 일치하였을 때에만 PR4-ML출력데이타의 소정의 비트데이타를「1」에서「0」으로 또는「0」에서「1」로 수정한다.

제8도(a)에 도시한 오차신호패턴은「error2P」이고, 대응하는 비트패턴검출신호는「P2bit」이다. 이 때의 오판정데이타는 bin(1) 및 bin(3)이다. bin(k)는 1비트의 2진데이타이므로, 단순히 반전하는 것에 의해서 데이타수정을 실행할 수 있다. 따라서, (error2P AND P2bit) = 1일 때 bin(1), bin(3)을 반전한다. 실제의 반전처리는 (error2P AND P2bit)과 bin(1) 또는 bin(3)의 배타적논리합을 연산하는 것에 의해서 실현하고 있다. 또, 제8도(b)에 도시한 오차신호는「error2N」이고, 대응하는 비트패턴검출신호는 「N2bit」이다. 이 때의 오판정데이타는 bin(1) 및 bin(3)이다. 따라서, (error2N AND N2bit) = 1일 때, bin(1), bin(3)을 반전한다. 실제의 반전처리는 (error2N AND N2bit)과 bin(1) 또는 bin(3)의 배타적논리합을 연산하는 것에 의해서 실현하고 있다.

또, 제8도(c)에 도시한 오차신호는「error4P」이고, 대응하는 비트패턴검출신호는「P4bit」이다. 이 때의 오판정데이타는 bin(0) 및 bin(4)이다. 따라서, (error4P AND P4bit) = 1일 때, bin(0) 및 bin(4)를 반전한다. 실제의 반전처리는 (error4P AND P4bit)과 bin(0) 또는 bin(4)의 배타적논리합을 연산하는 것에 의해서 실현하고 있다.

또, 제8도(d)에 도시한 오차신호는「error4N」이고, 대응하는 비트패턴검출신호는「N4bit」이다. 이 때의 오판정데이타는 bin(0) 및 bin(4)이다. 따라서, (error4N AND N4bit) = 1일 때, bin(0) 및 bin(4)를 반전한다. 실제의 반전처리는(error4N AND N4bit)과 bin(0) 또는 bin(4)의 배타적논리합을 연산하는 것에 의해서 실현하고 있다.

이상과 같이 4진출력의 비터비복호회로, 오차신호패턴 검출회로, 비터비패턴 검출회로 등을 조합해서 본 발명에 관한 데이타재생회로를 실현할 수 있다.

그리고, 다음에 제1실시예에 있어서의 오차신호패턴 검출회로(21)에 개량을 부가하여 재생데이타의 에러율을 저감하는 제2실시예에 대해서 설명한다.

또, 본 설명의 편의상 식 (13), 식(15)에서 사용한 부등식의 좌변을 고쳐 메트릭Ma'(k), Mc'(k)로 하고 단, 첨자인 k는 식 (15)의 제1번째의 y의 시각으로서 이하와 같이 정의한다.

그런데, 큰 잡음등이 발생하면, 오차신호가 연속해서 검출되는 것이 있다. 그러나, PR4-ML의 판정에러가 연속해서 일어날 확률은 매우 낮고, 오차신호패턴이 연속해서 검출된 경우에는 오검출일 가능성이 높다. 그래서, 이와 같은 오검출을 피하기 위해 식 (22), 식 (23)의 매트릭을 시계열적으로 비교하고, 매트릭이 극대값을 취하는 경우에만 진짜의 오차신호패턴이라고 판정하는 것으로 한다.

따라서, 이하와 같이 오차신호 패턴검출을 실행한다.

제8도(a)에 도시한 오차신호패턴을 검출하는 조건식은

단, abs(x)는 x의 절대값을 구하는 것을 의미하는 기호이다.

다음에, 제8도(b)의 오차신호패턴을 검출하는 조건식은

또, 제8도(c)의 오차신호패턴을 검출하는 조건식은

또, 제8도(d)의 오차신호패턴을 검출하는 조건식은

으로 된다.

또, 식 (24)∼(27)의 TH_1, TH_2는 임계값으로 제4도의 TH_1, TH_2와 동일한 값이다. 식 (24)∼(27)의 우변의 값이「1」일 때, 각각의 오차신호패턴이 검출된 것으로 된다.

제31도는 제2실시예에서 사용하는 오차신호패턴 검출회로(21)의 구성도이다.

가산기 (50), (51), (52)는 제4도와 동일한 기능을 갖는 가산기이다. 지연회로(43), (44), (45), (46), (47), (48), (270), (271), (276), (277)은 1클럭분 신호를 지연시키는 기능을 갖는 지연회로로서, D형 FF로 실현된다. 절대값회로(272), (273)은 입력데이타의 절대값을 구하는 회로이다.

(53), (55), (57), (274), (275)는 비교회로로서, 정측단자의 입력값이 부측단자의 입력값보다 큰 경우에「1」을 출력한다.

논리곱게이트(278), (279), (280), (281), (282), (283), (284), (285), (285), (287)은 논리곱연산을 실행하는 기능을 갖는다, 또, 입력단자의 ○는 반전입력을 의미한다. 논리곱게이트(278)의 출력(neg. 2)는 논리곱게이트(284)의 입력단자에 접속되어 있다. 또, 논리곱게이트(279)의 출력(pos. 2)는 논리곱게이트(285)의 입력단자에 접속되어 있다. 마찬가지로, 논리곱게이트(282)의 출력(neg. 4)는 논리곱게이트(286)의 입력단자에 접속되어 있고, 또 논리곱게이트(283)의 출력(pos. 4)는 논리곱게이트(287)의 입력단자에 접속되어 있다. 논리곱게이트(284), (285), (286), (287)으로부터의 출력은 각각의 오차신호이다. 제31도에 있어서의 지연회로(44)의 출력은 제4도에 도시한 지연회로(44)의 출력과 동일하다. 지연회로(44)의 출력은 식 (22)에 도시한 매트릭Ma'(k)에 상당한다.

제31도에 도시한 가산기(52)의 출력은 제4도에 도시한 가산기(52)의 출력과 동일하다.

이 가산기(52)의 출력은 식 (23)에 도시한 매트릭Mc'(k)이다. 여기서는 설명의 편의상, 지연회로(44)의 출력은 Ma'(k + 1), 지연회로(270)의 출력을 Ma'(k)로 한다. 마찬가지로 가산회로(52)의 출력을 Mc'(t +1)로 해서 지연회로(271)의 출력은 Mc'(k)로 된다.

비교기(274)에 있어서 Ma'(k)가 정측단자의 입력신호, Ma'(k + 1)이 부측단자의 입력신호로 된다. 따라서, Ma'(k)가 Ma'(k+1)보다 큰 경우는 비교기(274)의 출력은「1」, Ma'(k)가 Ma'(k + 1)보다 작은 경우는 비교기(274)의 출력은「0」으로 된다.

지연회로(275)의 출력은 Ma'(k - 1)과 Ma'(k)를 비교한 결과로 Ma'(k)쪽이 작은 경우에는 출력이「1」, Ma'(k)쪽이 큰 경우에는 출력이 「0」으로 된다.

여기서, 비교기(274)의 출력이「1」, 지연회로(276)의 출력이「0」으로 되는 것은

로 되는 경우, 즉 Ma'(k)가 극대값을 취하는 경우이다. 이때, 논리곱게이트(279)의 출력은「1」로 된다. 이것은 식 (24)의 우변의 제1항째에 상당한다.

또, 비교기(274)의 출력이「0」, 지연회로(276)의 출력이「1」로 되는 것은

로 되는 경우, 즉 Ma'(k)가 극소값을 취하는 경우이다. 이때, 논리곱게이트(278)의 출력은「1」로 된다. 이것은 식 (25)의 우변의 제1항째에 상당한다.

마찬가지로, 비교기(275)에서는 Mc'(k)가 정측단자의 입력, Mc'(k +1)이 부측단자의 입력이다. Mc'(k)가 Mc'(k + 1)보다 큰 경우에는 비교기(275)의 출력은「1」, 또 Mc'(k)가 Mc'(k + 1)보다 작은 경우에는 비교기(275)의 출력은「0」이다.

지연회로(277)의 출력은 Mc'(k - 1)과 Mc'(k)를 비교한 결과로 되고, Mc'(k)의 쪽이 작은 경우에는 출력이「1」로 되고, 또 Mc'(k)의 쪽이 큰 경우에는 출력이「0」으로 된다.

여기서, 비교기(275)의 출력이「1」, 지연회로(277)의 출력이「0」으로 되는 것은

로 되는 경우, 즉 Mc'(k)가 극대값을 취하는 경우이다. 이때, 논리곱게이트(283)의 출력은「1」로 된다. 이것은 식 (26)의 우변의 제1항째에 상당한다.

또, 비교기(275)의 출력이「0」, 지연회로(277)의 출력이 「1」로 되는 것은

로 되는 경우, 즉 Mc'(k) 가 극소값을 취하는 경우이다. 이때, 논리곱게이트(282)의 출력은「1」로 된다. 이것은 식 (27)의 우변의 제1항째에 상당한다.

절대값회로(272) 는 abs(Ma'(k))를 구하고 또, 절대값회로(273)은 abs(Mc'(k))를 구한다.

비교기(55)는 (abs(Ma'(k)) TH_1)이 성립할 때, 출력이「1」, 성립하지 않을 때, 출력이「0」으로 된다.

또, 비교기(57)는 (abs(Mc'(k)) TH_2)가 성립할 때, 출력이「1」, 성립하지 않을 때, 출력이「0」으로 된다.

또, 비교기(53)은 (abs(Mc'(k)) abs(Ma'(k))가 성립할 때 출력이「1」, 성립하지 않을 때 출력이「0」으로 된다.

따라서, 논리곱게이트(280) 의 출력은 (abs(Ma'(k)) TH_1) and (abs(Ma'(k)) abs(Mc'(k)))가 성립할 때「1」로 된다. 이것은 식 (24), 식 (25)의 우변의 제2, 3항째에 상당한다.

마찬가지로, 논리곱게이트(281)의 출력은(abs(Mc'(k)) TH_2) and (abs(Mc'(k)) abs(Ma'(k)))가 성립할 때「1」로 된다. 이것은 식 (26), 식 (27)의 우변의 제2, 3항째에 상당한다.

논리곱게이트(285)에서는 논리곱게이트(279)의 출력과 논리곱게이트(280)의 출력의 논리곱연산결과를 출력하므로, 결국 식(24)를 평가하는 것이 된다. 논리곱게이트(285)의 출력이「1」인 경우,「error2P = 1」이다.

또, 논리곱게이트(284)에서는 논리곱게이트(278)의 출력과 논리곱게이트(280)의 출력의 논리곱연산결과를 출력하므로, 결국 식 (25)를 평가하는 것이 된다. 논리곱게이트(284)의 출력이「1」인 경우,「error2N = 1」이다.

또, 논리곱게이트(287)은 논리곱게이트(283)의 출력과 논리곱게이트(281)의 출력의 논리곱연산결과를 출력하므로, 결국 식 (26)을 평가하게 된다. 논리곱게이트(287)의 출력이「1」인 경우,「error4P = 1」이다. 또, 논리곱게이트(286)은 논리곱게이트(282)의 출력과 논리곱게이트(281)의 출력의 논리곱연산결과를 출력하므로, 결국 식 (27)을 평가하게 된다. 논리곱게이트(286)의 출력이「1」인 경우,「error4N = 1」이다.

이상과 같이 검출한 오차신호패턴은 제4도에 도시한 회로가 검출하는 오차신호패턴과 동일하므로, 그 밖의 구성요소는 제1실시예의 정보요소와 동일한 구성요소를 사용하는 것에 의해 제2실시예의 목적을 달성할 수 있다.

그런데, 이상 서술한 제1 및 제2실시예에 이러한 회로를 제33도에 도시한 바와 같이 집적화하여 반도체LSI로서 제조해 두는 것도 고려할 수 있다. 입력신호단자 및 재생데이타출력단자를 마련하고 또, 제33도에 도시한 구성요소를 동일 반도체기판상에 형성하고 LSI화해 두면 각종 정보처리장치에 조립된 경우에도 장치의 소형화에 적합하다. 반도체화하는 것에 의해서 양산성도 향상하고 더 나아가서는 코스트의 저감도 도모되게 된다. 또, 이하 서술하는 실시예에 의한 회로도 LSI화해 두는 것은 바람직하다.

다음에, 제1도에 도시한 제1실시예의 구성을 간소화한 제3실시예에 대해서 설명한다.

제11도에 도시한 제3실시예에서는 비트패턴검출회로(24)를 제거하고, 제1실시예에서 실행하였던 4진출력값에 대한 비트패턴검출을 생략하고 있다. 이것에 의해 판정에러를 검출하는 신뢰성은 저하하지만, 회로구성이 간소화되어 LSI화 등도 용이하게 된다. 제1실시예에서 실행하고 있던 비트패턴검출은 오차신호패턴의 오검출을 방지할 목적으로 실행하고 있어 본래 생략하는 것이 가능하다.

제11도에 도시한 바와 같이 비트패턴검출회로(24)를 제거한 경우에는 오차신호패턴의 오검출이 증대하여 최종적인 에러율이 높게 되지만, 에러율이 높아지는 비율은 아주 조금인 것에 대해 비트패턴검출회로(24)를 제거하는 것에 의해서 전체의 회로규모를 대폭으로 축소할 수 있다.

동시에 데이타수정회로(25)가 제6도에 도시한 회로에 의해 제12도에 도시한 보다 간단한 회로구성으로 된다. 이것은 비트패턴검출이 없어졌기 때문이다.

제12도에 있어서 (120), (121), (122), (123)은 입력신호를 1클럭지연시키는 지연회로로서 D형 FF로 실현된다. 각 지연회로에 의해 입력신호bin(4), bin(3), bin(2), bin(1), bin(0)로 지연되어 있는 것을 알 수 있다.

(125), (126), (127), (128)은 배타적논리합게이트이고, (129), (130)은 논리합게이트이다. 논리합게이트(129)는「error4P」,「error4N」신호를 입력하고 이들의 논리곱을 연산하고, 연산결과를 배타적논리합게이트(125) , (128)로 출력하고 있다. 마찬가지로, 논리합게이트(130)은「error2P」,「error2N」신호를 입력하고, 이들의 논리합을 연산하고 연산결과를 배타적논리합게이트(126), (127)로 출력하고 있다.

이와 같은 회로구성에 의해서 지금까지 서술한 오차신호패턴에 따른 데이타수정을 실행하는 것이 가능하게 된다. 또, 비트패턴검출을 생략하므로, 상술한 4진출력의 비터비복호를 실행할 필요가 없어지게 된다. 단, 오차신호패턴을 구하기 위해서는 적어도「+1, 0, -1」의 3값의 복호결과가 필요하다. 그러나, 3값의 복호결과를 2개의 계열로 분할하면 각각의 계열에서는 「+1」과「-1」이 n개(n은 0이상의 정수)의「0」을 사이에 둔 상태에서 교대로 발생하므로, 데이타재생을 실행할 때에 각각의 계열에 있어서 최초의 「1」이 예를 들면,「+1」로 되도록 데이타를 기록해 두면 좋다.

다음에, 제1실시예를 병렬처리화해서 고속처리를 가능하게 한 제4실시예에 대해서 설명한다. PR4-ML방식의 비터비복호는 우수계열과 기수계열의 2개의 계열로 분할해서 데이타재생을 실행하므로 결과로서 병렬처리를 실행하고 있어 매우 고속으로 데이타재생을 실행할 수 있다. 제1도에 도시한 제1실시예에서는 PR4-ML방식으로 2개의 계통으로 나눈 재생신호를 오판정데이타를 검출하기 위해 재차 1계통으로 통합하고 있다. 이 때문에, 오판정의 검출을 실행하는 회로의 처리속로가 개선되지 않는 한 장치의 처리속도는 향상되지 않는다. 그래서, PR4-ML방식과 마찬가지로 복호결과를 우수계열과 기수계열로 분할한 응용예를 제4실시예로서 제13도에 도시한다.

본 실시예에서 특징으로 되어 있는 구성은 비터비복호기(160), 비트패턴검출회로(64), 데이타수정회로(66), 지연회로(97)을 갖고 구성되는 제1계열의 회로계(우수데이타용) 및 비터비복호기(170), 비트패턴검출회로(65), 데이타수정회로(67), 지연회로(96)을 갖고 구성되는 제2계열의 회로계(기수데이타용)이 마련되어 있는 것이다. 물론, 상기 2계열에 대해서 오차신호를 검출하기 위한 회로계도 2계열 마련되어 있다. 구체적으로는 지연회로(101), (102), (98), (99), 가산기(132), (133)이 2계열 마련되어 있다.

제13도에 있어서 제7도(d)에 도시한 차분신호의 생성은 필터(14)의 출력과 비터비복호회로(150) 또는 (170)의 차를 구할뿐이므로 복호된 신호를 그대로 2개의 계열로 분할할 수 있다.

그러나, 차분신호에서 오차신호를 구하는 소위 (1+D)처리, 오차신호의 검출처리에서는 서로 상대의 계열의 신호를 필요로 하므로, 단순하게는 병렬처리화를 실행할 수 없다. 그래서, 병렬처리에 대응하기 위한 오차신호패턴검출회로(63)을 제14도에 도시한다.

도면중, (79), (80), (81), (82), (92), (93), (94), (95)는 래치이고, (70), (71)은 가산기, (72), (73)은 감산기, (74), (75), (76), (77), (78)은 비교기이다. 그 외 도면중의 우측에는 논리곱게이트를 4개 배치하고 있다. 또, 지연회로 (135), (136)을 구비한 구성으로 하고 있다.

회로동작의 개요만을 서술하면, 도면중 좌측에서 기수 및 우수차분신호 또, 우수클럭, 기수클럭이 공급된다. 제14도에서는 회로의 대칭성을 고려하여 우수입력에 대한 회로만에 대해서 상세하게 기재하고 있다.

그리고, 각 회로요소의 동작에 의해「error4P우수」,「error4N우수」,「error2P우수」,「error2N우수」의 4종류의 오차신호를 얻고 있다.

가산기(70)은 차분신호에서 오차신호를 구하는 (1+D)처리를 실행하고 있다. 여기서, (1+D) 처리에 필요한 1시각전의 차분신호는 다른쪽의 계열(기수계열)중에 존재하므로, 기수계열의 차분신호를 받는 처리가 필요하다.

그래서, 기수계열의 차분신호를 우수계열의 클럭(우수클럭)에 의해서 래치(93)에 일단 페치하여 래치(93)의 출력과 우수차분신호의 가산처리를 실행하고, (1+D) 처리를 실행한다.

이 오차신호생성부분의 타이밍도예를 제17도에 도시한다.

제17도에 있어서「우수입력」의 d(x)는 각 시각에서의 우수계열의 차분신호를 나타내고, 첨자는 시각을 나타낸다.「기수입력」d(x) 도 마찬가지이다.「래치(93)_우수」는 기수계열의 차분신호를 우수계열의 클럭에 의해서 페치한 값이다.「가산기(70)(우수)」는 우수계열측의 가산기(70)의 출력에서 이것이 목적으로 하는 오차신호이고, 동일시각의 우수입력과「래치(93)_우수」를 가산한 결과이다.

시각k의 오차신호를 y(k)로 하면 y(k)는 d(k)와 d(k - 1)의 합이고, 가산기(70)의 출력이 각 시각의 오차신호로 되어 있다. 우수입력d(2)일 때의 「래치(93)_우수」의 출력은 d(1)이고, 이 양자의 가산결과「d(1) + d(2)」가 시각2에 있어서의 오차신호 y(2)이다. 그 후, 동일한 처리를 반복하는 것에 의해서 오차신호를 구할 수 있다.

또, 상기한 바와 같은 처리와 마찬가지로 오차신호검출의 병렬처리를 실행하고 있다. 제18도에 제14도에 도시한 오차신호패턴 검출회로의 구동타이밍을 도시한다.

상단부터 오차신호(우수), 오차신호(기수), 래치(95)의 값, 가산기(71)(우수)의 출력, 가산기(72)(우수)의 출력, 가산기(72)(기수)의 출력, 래치(80)의 값, 비교기(75)(우수)의 입력, 비교기(77)(우수)의 입력, 각각의 신호타이밍에 대해서 기재하고 있다.

제18도에 있어서「오차신호_우수」는 상술한 가산기(70)의 출력이고, y(k)로 나타낸다. 단, 첩자인 k는 시각을 나타낸다.

「오차신호_기수」는 래치(95)에 우수클럭에 의해서 페치되고 또, 래치(95)의 출력은 래치(92)의 경우와 마찬가지로「오차신호_우수」에 동기해서 출력된다. 그러면, 시각6에서의 가산기(71)(우수)의 출력은「y(5) + y(6)」이다. 또, 우수계열에서의 다음의 가산기(71)(우수)의 출력은「y(7) + y(8)」이다.

지연회로(135), (136)은 우수클럭에 대한 1클럭의 지연회로이다. 이렇게 하면 가산기(71)(우수)의 출력이「y(5) + y(6)」일 때, 지연회로(135)의 출력값은「y(3) + y(4)」로 된다. 또, 이때의 지연회로(136)의 출력은「y(1) + y(2)」이다. 따라서, 가산기(72)(우수)의 출력은 가산기(71)(우수)와 지연회로(135)의 합 즉,「y(3) + y(4) - y(5) - y(6)」으로 된다. 이 가산기(72)의 출력은 래치(79)에 기수측의 클럭에 의해서 페치되고, 기수계열측의 오차신호패턴 검출회로에서 사용된다. 이것과는 반대로 가산회로(72)(기수)의 연산결과는 래치(80)에 우수클럭에 의해서 페치되고, 우수계열의 오차신호패턴 검출회로에서 사용된다.

가산회로(72)(우수)의 출력값이「y(3) + y(4) - y(5) - y(6)」일 때의 래치(80)의 출력값은 제18도의 타이밍도에도 도시한 바와 같이「y(2) + y(3) - y(4) - y(5)」이다. 또, 이때의 가산기(73)(우수)의 출력은 지연회로(136)과 가산기(71)의 합 즉,「y(1) + y(2) - y(5) - y(6)」이다. 이상의 처리를 각 시각마다 실행하면 제18도에 도시한 타이밍도가 얻어진다.

비교기(75), (76) 및 (77), (78)에 대한 임계값 TH_1, TH_2의 값은 제4도의 회로에서 사용한 값과 동일하다.

여기서, 비교기 (75), (76), (77), (78)의 입력신호에 주목하면, 비교기(75), (76)의 입력이「y(2) + y(3) - y(4) - y(5)」일 때, 비교기(77), (78)의 입력은「y(1) + y(2) - y(5) - y(6)」으로 되고, 이것은 제4도의 회로와 동일한 동작을 실행하고 있는 것을 나타내고 있다. 따라서, 제14도에 도시한 병렬처리화를 가능하게 하는 오차신호패턴 검출회로는 제4도에 도시한 병렬화를 실행하지 않는 오차신호패턴 검출회로와 동일한 기능을 갖게 된다. 또, 비교기(77), (78)의 입력값은「y(1) + y(2) - y(5) - y(6)」이고, 이 때의 수정대상데이타는 기수계열데이타인 y(1), y(5)에 대응하는 복호결과이다. 따라서, 비교기(77), (78)에서 얻어지는 오차신호패턴의 검출신호(error4P기수, error4N기수)를 기수클럭을 사용해서 래치(81)에 페치하여 기수계열측의 오차신호패턴 검출출력으로 한다. 반대로 기수계열측의 오차신호패턴 검출회로에서 출력되는 error4P우수, error4N우수의 각 신호는 우수클럭을 사용해서 래치(82)에 페치하여 우수계열측의 오차신호패턴 검출출력으로 한다.

제15도, 제16도에는 각각 병렬처리대응의 비트패턴검출회로 및 데이타수정회로의 구성예를 도시한다. 여기서는 우수계열의 경우에 대해서 설명하지만, 기수계열에서도 동일의 구성, 동작을 하므로, 중복된 설명은 생략한다. 도면중의 회로의 기본구성은 제5도, 제6도에 도시한 비트패턴검출회로, 데이타수정회로와 동일하다. 따라서, 동일부호의 구성요소는 동일하므로, 새로운 설명은 생략한다. 제15도와 제5도, 제16도와 제6도의 차이점은 병렬처리화에 의해서 우수계열의 판정결과만이 입력신호로 되므로, 복호결과의 데이타열이「bin(0), bin(2), bin(4), …」로 되는 점이다.

그래서, 제5도, 제6도의 회로에 있어서, bin(1), bin(3)의 값을 사용하는 회로부분은 bin(2), bin(4)의 값을 사용하도록 변경하고 있다. 이들의 점을 제외하면 제5도, 제6도의 회로와 동일한 기능을 갖는 회로이므로, 제15도, 제16도에 도시한 회로구성에 있어서의 상세한 동작설명은 여기서는 하지 않는다. 즉, 회로를 실현할 수 있는 것만을 도시한다.

또, 제19도는 제14도에 도시한 오차신호검출회로의 출력, 제15도의 비트패턴검출회로의 출력의 관계를 도시한 타이밍도이다. 단, 실제의 신호는 지연회로(96)∼(99)에서 시간조정되어 있으므로, 동시에 출력되는 것은 아니다. 제19도에는 상단부터 4진복호결과, 오차검출출력, 패턴검출의 출력을 우수열 및 기수열에 대해서 각각의 신호타이밍에 대해서 기재하고 있다.

bin(k)는 4진의 비터비복호결과를 나타내고, k는 시각을 나타낸다. 또, error4(j, x, k), error2(j, k)는 제14도에 도시한 오차신호검출회로로부터의 출력으로서, j, k의 값은 수정대상으로 되는 복호데이타의 시각을 나타낸다. 또, X4bit(j, x, k) 는 제15도에 도시한 비트패턴검출회로로부터의 출력신호P4bit(j, x, k) 또는 N4bit(j, x, k)를 나타내고, j, k는 데이타수정의 대상인 시각을 나타낸다. 마찬가지로, X2bit(j, k)는 P2bit(J, k) 또는 N2bit(j, k)를 나타내고, j, k는 데이타수정의 대상인 시각을 나타낸다.

우수계열의 경우를 예로 해서 제19도의 타이밍도와 제16도의 회로의 동작을 설명하면, 오차검출회로(우수)에 의해서 error4P(0, 2, 4) = 1이 출력되고, 패턴검출회로(우수)에서 P4bit(0, 2, 4) = 1이 출력되었다고 한다. 이렇게 하면, 제16도의 논리곱게이트(240)의 입력단자는 양쪽모두「1」로 된다. 따라서, 논리곱게이트(240)의 출력은「1」로 된다. 그러면, 논리곱게이트(241)의 출력에 관계없이 논리합게이트(244)의 출력은「1」로 되고, 논리합게이트(245)의 출력에 관계없이 논리합게이트(255)의 출력은「1」로 된다. 그러면, 배타적논리합게이트(246)의 출력은 입력의「bin(4)」가 반전한 값으로 된다. 또, 배타적논리합게이트(253)의 출력은 입력의「bin(0)」이 반전한 값으로 된다.

이상과 같이 해서 PR4-ML의 복호결과를 수정하여 최종적인 복호데이타로서 출력한다.

이상과 같은 병렬처리를 실행하는 것에 의해서 회로전체의 처리속도를 향상할 수 있다.

다음에, 제1실시예에 파이프라인처리를 실행하는 것에 의해서 전체의 처리속도를 향상시키는 제5실시예에 대해서 설명한다. 지금까지의 설명에서 PR4-ML에서의 오판정을 검출하는 회로를 고속화하면, 전체의 처리속도가 개선되는 것을 알 수 있다. 오판정의 검출을 고속화하기 위해서는 오차신호패턴 검출회로만을 고속동작할 수 있으면 좋다. 오차신호패턴 검출회로는 피드백처리를 포함하지 않으므로, 파이프라인처리에 의한 고속화를 용이하게 실현할 수 있다.

제20도는 제4도에 도시한 오차신호패턴 검출회로를 파이프라인화해서 고속화한 회로의 블럭도이다. 이 도면에 있어서 래치(83)∼(91)이 파이프라인처리용으로 추가한 래치이고, 각 래치간은 가산 또는 비교의 처리가 1회 이하로 되어 있다. 이 제20도를 보면 알 수 있는 바와 같이 오차신호패턴 검출회로를 파이프라인화한 회로를 실현하는 것은 충분히 가능하다.

그리고, 제3도에 도시한 파셜 레스폰스 클래스4용의 비터비복호회로에 있어서 가장 처리시간을 요하는 것은 가산회로(30), 비교기(33), EOR(35)에서의 처리부분이다. 이 처리부분은 피드백처리를 포함하므로, 파이프라인처리는 실행할 수 없다. 그런데, 제3도에 도시한 회로는 동일한 회로를 2개 사용해서 병렬처리를 실행하므로, 병렬처리를 실행하지 않는 제20도의 회로의 처리시간으로 환산하면, 약 가산처리 1회에 상당한다. 따라서, 제3도의 처리속도와 제20도의 회로의 처리속도는 거의 동일하다. 따라서, 제20도의 오차신호패턴 검출회로를 사용한 제5실시예에서는 매우 고속으로 데이타재생을 실행할 수 있다.

이 제20도의 회로의 동작은 파이프라인처리를 실행하는 점을 제외하면, 제4도의 회로와 동일하다. 그래서, 중복하는 부분은 생략해서 간단하게 제20도의 회로의 동작을 설명한다. 이 도면에 있어서, 입력신호는 가산기(20)의 출력인 오차신호이다. 입력신호는 래치(83)에 일단 페치된다. 설명의 편의상, 래치(83)의 출력을「y(7)」로 한다. 이렇게 하면 지연회로(43)의 출력은「y(6)」으로 되고, 이 때의 가산기(50)의 출력은「y(6) + y(7)」이다. 그리고, 이 신호는 래치(84)에 페치된다. 그러면, 래치(84)의 출력은「 y(5) + (6)」으로 된다. 이 값은 2개의 지연회로 (45), (46)에서 2시각 지연되므로, 지연회로(46)의 출력값은「y(3) + y(4)」로 된다.

마찬가지로, 지연회로(48)의 출력값은「y(1) + y(2)」이다. 그리고, 가산기(51)의 출력값은「y(3) + y(4) - y(5) - y6)」으로 되고, 또 가산기(52)의 출력은「 y(1) + y(2) - y(5) - y(6)」으로 된다. 또, 가산기(51)의 출력은 지연회로(44) 및 래치(85)에 의해서 2시각 지연되고, 래치(85)의 출력은「y(1) + y(2) - y(3) - y(4)」로 된다.

한편, 가산기(52)의 출력은 래치(86)에 의해서 1시각 지연되므로, 래치(86)의 출력은「y(0) + y(1) - y(4) - y(5)」로 된다. 따라서, 비교기(53), (54), (55), (56), (57)의 각각의 입력신호는 제4도의 경우와 동일하고, 이 2개의 회로가 동일한 처리를 실행하는 것은 명백하다. 비교기(54), (55), (56), (57)의 출력은 각각 래치(87), (88), (90), (91)에 일단 페치된 후, 논리곱게이트(58), (59), (60), (61)을 거쳐서 오차신호패턴 검출신호로 된다.

그리고, 제4도의 오차신호패턴 검출회로와 제20도의 회로를 비교하면, 제20도에 도시한 회로구성에서는 파이프라인처리를 실행하고 있으므로, 어느 시각의 오차신호가 입력되고 나서 대응하는 오차신호패턴 검출신호가 출력되기까지의 시간이 제4도의 구성과는 다르다.

이 시간차를 흡수하기 위해 제20도의 회로를 사용할 때에는 제1도의 지연회로(22)나 지연회로(23)의 지연시간을 조정해야만 한다.

지금까지의 설명에서는 차분신호에 대해서 (1+D)처리를 실행해서 생성한 오차신호를 EPR4채널의 출력으로 간주하고, PR4-ML의 판정에러에 대한 오차신호패턴을 검출하였지만, 이 오차신호에 대해서 (1+D)처리를 실행하여 EEPR4 (Extended Extended Partial Response class 4) 채널의 출력으로 간주하고 오차신호패턴을 검출하는 것도 가능하다. 이와 같은 실시예인 제6실시예에 의하면 제1실시예보다 기록밀도를 더욱 높힌 경우에도 대처할 수 있다.

제1실시예를 설명한 제1도에 대응하는 제6실시예에 관한 데이타 재생회로의 블록도를 제22도에 또, 제8도에 대응하는 제6실시예에서의 판정에러와 오차신호의 관계를 도시한 도면을 제21도에 도시한다.

제22도에 도시한 데이타재생회로의 주요한 구성요소는 제1도에 도시한 구성요소와 공통하고, 양자간에서 동일부호를 붙인 구성요소는 동일 기능을 갖는다. 제22도에 도시한 회로의 특징은 지연회로(9), 가산기(8)을 새로이 마련하고, (1+D)처리를 재차 실행해서 오차신호를 생성하고 있는 점에 있다. 따라서, 오차신호패턴 검출회로(21)의 구성이 지금까지의 회로구성과 다르게 된다. 우선, 제1실시예와 동일한 수순으로 제21도 (a)~(d)의 오차신호에 대한 매트릭Ma, Mb, Mc, Md 및 PR4-ML의 판정에러가 없는 경우의 매트릭 M0을 구하면, 이하와 같이 된다.

매트릭은 오차를 나타내는 값이므로, Ma, Mb, Mc, Md, M0 중에서 가장 값이 작은 매트릭에 대응하는 오차신호패턴이 실제로 관측된 오차신호패턴이라고 판정한다.

그러나, 엄밀하게 최소값을 구하기 위한 처리는 복잡하므로, 본 발명에서는 이하와 같은 간략화한 조건식으로 오차신호패턴의 검출을 실행한다. 즉, 제21도(a)에 도시한 오차신호패턴을 검출하는 조건식은(Ma M0) and (Ma Mc) (단, and는 논리곱을 나타낸다)로 된다.

상기 부등식을 각 매트릭의 정의에 따라서 계산하면,

로 된다.

마찬가지로 해서 제21도 (b)에 도시한 오차신호를 검출하는 조건식은

(단, and는 논리곱을 나타낸다)로 된다.

상기 부등식을 각 매트릭의 정의에 따라서 계산하면,

로 된다.

마찬가지로 해서 제21도(c)에 도시한 오차신호를 검출하는 조건식은

(단, and는 논리곱을 나타낸다)로 된다.

상기 부등식을 각 매트릭의 정의에 따라서 계산하면,

로 된다.

마찬가지로 해서 제21도(d)에 도시한 오차신호를 검출하는 조건식은

(단, and는 논리곱을 나타낸다)로 된다.

상기 부등식을 각 매트릭의 정의에 따라서 계산하면,

로 된다.

이상 기재한 식 (28), 식 (29), 식 (30), 식 (31)이 제6실시예에서의 오차신호패턴검출의 판정식이다.

이상의 판정식에 따라 오차신호패턴을 검출하기 위한 오차신호패턴 검출회로의 구성도를 제23도에 도시한다. 이와 같이 해서 제6실시예에 있어서의 4종류의 오차신호패턴을 검출하는 회로를 실현할 수 있다. 또한, 제23도의 회로는 기본적으로는 제4도의 회로와 동일한 구성을 갖고 있다. 이하, 제23도를 참조해서 간단하게 이 회로의 동작을 설명한다.

우선, 입력신호를「y(6)」으로 한다. 지연회로(43)에서 1시각의 지연이 발생하므로, 가산기(50)의 출력은「y(5) + y(6)」으로 된다. 이하, 지연회로(263), (264), (265)에 의해 순차, 1시각씩 지연하므로, 지연회로(263)의 출력은「y(4) + y(5)」, 지연회로(264)의 출력은「y(3) + y(4)」, 지연회로(265)의 출력은「y(2) + y(3)」으로 된다. 따라서, 가산기(260), (261), (262)에서 순차, 연산이 실행되고, 가산기(260)의 출력은「y(4) + 2 · y(5) + y(6)」, 가산기(261)의 출력은「y(3) - 2 · y(5) - y(6)」, 가산기(262)의 출력은「y(2) + 2 · y(3) - 2 · y(5) - y(6)」으로 된다. 이 신호는 또, 지연회로(44)에서 1시각 지연되고, 비교기(275), (276)의 입력은「y(1) + 2 · y(2) - 2 · y(4) - y(5)」로 된다.

한편, 가산기(50)의 출력은 지연회로(270), (269), (268), (267), (266)에 의해 각각 1시각 지연하므로, 가산기(271)의 출력은「y(4) + 2 · y(5) + y(6)」, 가산기(272)의 출력은「y(1) + y(2) - y(4) - 2 · y(5) - y(6)」, 가산기(273)의 출력은「y(0) + 2 · y(1) + y(2) - y(4) -2 · y(5) - y(6)」으로 된다. 또, 가산기(274)의 출력은 가산기(273)의 출력에서 지연회로(44)의 출력을 뺀 값이므로,「y(0) + y(1)- y(2) + y(4) - y(5) - y(6)」으로 된다.

비교기(275)는 식 (29)의 제1식을 평가하고, 비교기(276)은 식 (28)의 제1식을 평가한다. 따라서, 식 (28), (29)를 고려하면,「TH_1 = 5」이다.

또, 비교기(279)는 식 (31)의 제1식을 평가하고, 비교기(280)은 식(30)의 제1식을 평가한다. 따라서, 식 (30), (31)를 고려하면,「TH_2 = 6」이다. 또, 비교기(277)은 식 (29), (31)의 제2식의 평가를 실행하고, 비교기(278)은 식 (28), (30)의 제2식을 평가한다. 따라서,「TH_3 = 1」이다.

이상과 같이 해서 순차 연산을 실행하면 식 (28)∼식 (31)의 부등식을 평가할 수 있다. 물론, 이들의 임계값은 실제의 재생신호에 적합하도록 설정해 두면 좋다.

또, 제6실시예에서의 비트패턴검출회로(24) 및 데이타수정회로(25)는 각각 제5도, 제6도에 도시한 제1실시예에 대한 회로와 동일한 회로를 사용하면 좋다.

그리고, 이미 서술한 제1실시예에서는 제8도에 도시한 4종류의 오차신호패턴만 최대공산판정에 의해 검출하고 있지만, 그 밖의 종류의 오차신호패턴도 검출하는 것에 의해서 더욱 판정에러를 저감하여 기록밀도의 향상에 대처할 수 있도록 한다. 예를 들면, 제8도에 도시한 오차신호패턴에 부가해서 제24도에 도시한 오차신호패턴도 검출하는 것을 가능하게 하는 구성을 고려할 수 있고, 이것을 제7실시예로서 설명한다.

제1실시예의 경우와 마찬가지로 제24도(e), (f)의 오차신호패턴에 대한 매트릭Me, Mf를 정의한다.

재차 제8도(a)의 오차신호패턴을 검출하는 조건식을 나타내면,

(and는 논리곱을 나타낸다)로 되고, 각 매트릭의 정의에 따라서 식을 전개하면,

로 된다.

또, 제8도(b)의 오차신호패턴을 검출하는 조건식은

(and는 논리곱을 나타낸다)로 되고, 각 매트릭의 정의에 따라서 식을 전개하면,

로 된다.

또, 제8도(c)의 오차신호패턴을 검출하는 조건식은

(and는 논리곱을 나타낸다)로 되고, 각 매트릭의 정의에 따라서 식을 전개하면,

로 된다.

또, 제8도(d)의 오차신호패턴을 검출하는 조건식은

(and는 논리곱을 나타낸다)로 되고, 각 매트릭의 정의에 따라서 식을 전개하면,

로 된다.

또, 제24도(e)의 오차신호패턴을 검출하는 조건식은

(and는 논리곱을 나타낸다)로 되고, 각 매트릭의 정의에 따라서 식을 전개하면,

로 된다.

또, 제24도(f)의 오차신호패턴을 검출하는 조건식은

(and는 논리곱을 나타낸다)로 되고, 각 매트릭의 정의에 따라서 식을 전개하면,

로 된다.

이상과 같은 오차신호패턴검출을 실행하는 오차신호패턴 검출회로(21)의 구성예를 제25도에 도시한다.

제25도에 있어서,「TH_1」,「TH_2」는 제4도의「TH_1」,「TH_2」와 동일하다. 또,「TH_3」은 식 (36), (37)의 제1식의 우변의 값이고, 통상은「TH_1」,「TH_2」와 동일한 값을 설정한다.

이하, 제25도를 참조해서 이 오차신호패턴 검출회로(21)의 동작을 간단하게 설명한다.

제25도에 있어서 (43), (301), (302), (303), (304), (305), (306), (308), (309), (311)은 1시각의 지연회로이다. (50), (307), (310), (312)는 가산회로(가산기)이다. (313), (314), (315), (316), (317), (318), (319), (320), (321)은 비교회로(비교기)이다. (322), (323), (324), (325), (326), (327)은 논리곱회로이다.

제25도에 도시한 회로가 실행하는 연산내용은 복잡하게 되어 있지만, 기본적인 회로구성은 제4도에 도시한 회로와 동일하다.

이하, 입력신호를「y(6)」으로 한다. 지연회로(43)에서 1시각 지연된 출력이 가산기(50)에 의해 입력신호에 가산되고, 그 출력은「y(5) + y(6)」으로 된다. 이 신호는 지연회로 (301), (302), (303), (304), (305), (306)에 의해 각각 1시각씩 지연되므로, 지연회로(302)의 출력은「y(3) + y(4)」, 지연회로(304)의 출력은「y(1) + y(2)」, 지연회로(306)의 출력은「y(-1) + y(0)」이다. 가산기(307)에 있어서, 지연회로(302)의 출력과 가산기(50)의 출력의 차분을 구하고, 이들을 지연회로 (308), (309)에 의해서 각각 1시각 지연되므로, 지연회로(309)의 출력은「y(1) + y(2) - y(3) - y(4)」이다.

또, 가산기(310)에서는 지연회로(304)의 출력과 가산기(50)의 출력의 감산을 실행하고, 그 출력은 지연회로(311)에 의해 시각지연해서 출력하므로, 지연회로(311)의 출력은「y(0) + y(1) - y(4) - y(5)」로 된다. 또, 가산기(312)는 지연회로(306)의 출력과 가산기(50)의 출력의 감산결과를 출력하므로, 출력결과는「y(-1) + y(0) - y(5) - y(6)」으로 된다. 이들의 연산결과는 적절하게 설정된 임계값 TH_1, TH_2, TH_3과 비교되고, 결국 식 (32)∼식 (37)의 부등식이 성립하는지 아닌지가 평가된다.

비교기(317)은 식 (32)의 제1식의 비교를 실행하고, 비교기(316)은 식(33)의 비교를 실행한다. 비교기(319)는 식 (34)의 제1식의 비교를 실행하고, 비교기(318)은 식 (35)의 비교를 실행한다. 비교기(321)은 식 (36)의 제1식의 비교를 실행하고, 비교기(320)은 식 (37)의 비교를 실행한다.

또, 비교기(313)은 지연회로(309)와 지연회로(311)의 출력을 비교하므로, 식 (32), (33), (34), (35)의 제2식을 평가를 실행하게 된다. 또, 비교기(314)는 지연회로(311)과 가산기(312)의 출력을 비교하므로, 식 (34), (35)의 제3식, 식 (36), (37)의 제2식을 평가한다. 또, 비교기(315)는 가산기(312)의 출력과 지연회로(309)의 출력을 비교하므로, 식 (32), (33), (36), (37)의 제3식을 평가한다.

이들 각 부등식의 평가결과의 논리곱을 평가곱 (322), (323), (324), (325), (326), (327)로 구하는 것에 의해 목적으로 하는 오차검출신호인 error2N, error2P, error4N, error4P, error6N, error6P를 출력할 수 있게 된다.

또, 제1실시예의 제5도에 상당하는 비트패턴검출회로를 제26도에 도시한다. 이 회로도 검출하는 오차신호패턴의 종류가 증가해 있을 뿐, 기본적인 구성은 동일하다.

제26도를 참조해서 간단하게 회로의 구성, 동작에 대해서 설명한다.

제26도의 회로와 제5도의 회로의 차이점은 제5도의 회로가 제8도에 도시한 4종류의 비트패턴만을 검출하는 것에 반해 제26도의 회로는 또, 제24도에 도시한 2종류의 비트패턴을 검출하는 점에 있다. 제26도에 도시한 2종류의 비트패턴의 검출조건은

이다.

그 밖의 4종류의 비트패턴검출동작은 제5도의 회로와 동일하고, 제5도와 동일부호의 요소는 동일한 것이므로, 중복설명은 생략한다.

P6bit, N6bit의 검출부 중, bin(0)에 대응하는 비트의 검출부(333)은 P4bit, N4bit의 bin(1)에 대응하는 검출부(207)과 동일하다. 마찬가지로, P6bit, N6bit검출부 중, bin(2), bin(4)에 대응하는 비트의 검출부 (330, 331)은 P4bit, N4bit의 bin(3)에 대응하는 검출부(215∼220)과 동일하다. 또, P6bit, N6bit의 검출부 중, bin(6)에 대응하는 비트의 검출회로(332)는 P4bit, N4bit의 bin(5)에 대응하는 검출부(205, 210)과 동일하다.

이들 각 비트의 검출결과의 논리곱을 논리곱(334), (335)로 구하는 것에 의해 제24도(e)의 비트패턴에 대응하는 P6bit 및 제24도(f)의 비트패턴에 대응하는 N6bit의 검출신호를 출력하는 것이 가능하게 된다.

또, 제1실시예의 설명도인 제6도에 상당하는 데이타수정회로를 제27도에 도시한다.

이 회로도 수정하는 대상데이타가 증가해 있는 점이 다를 뿐, 기본적인 구성, 동작은 동일하다.

제27도의 회로의 구성, 동작에 대해서 간단하게 설명한다. 여기서도 제6도와 동일부호의 구성요소는 동일한 것을 나타내고 중복설명을 생략한다.

제6도의 회로와 제27도의 회로의 차이점은 제6도의 회로에서는 error2P, error2N, error4P, error4N의 오차신호에 대응하는 데이타만을 수정하지만, 제27도의 회로는 또, error6P, error6N에 대응하는 데이타를 수정하는 점에 있다. 따라서, 제27도의 회로 중, error2P, error2N, error4P, error4N의 오차신호에 대응하는 데이타의 수정회로는 제6도의 회로와 동일하다. 본 회로의 동작의 특징점만을 간단하게 서술하면 다음과 같이 된다.

제24도(e)의 에러패턴에 대응하는 데이타를 수정하기 위해서는 대응하는 오차검출신호(error6P)와 비트패턴검출신호(P6bit)가 양쪽모두「1」인 것을 논리곱(336)이 검출했을 때, EOR(339), (340)에 의해서 대응하는 데이타를 반전시킨다. 마찬가지로 제24도(f)의 에러패턴에 대응하는 데이타를 수정하기 위해서는 대응하는 오차검출신호(error6N) 과 비트패턴검출신호(N6bit)가 양쪽모두「1」인 것을 논리곱(337)이 검출했을 때, EOR(339), (340)에 의해서 대응하는 데이타를 반전시킨다. 이상이 제27도에 도시한 회로의 동작이다.

이상과 같이 본 발명에 있어서도 Turbo - PRML과 동일 또는 그 이상으로 오차검출을 실행하는 패턴의 종류를 늘릴 수 있다. 이 제7실시예와 같이 검출하는 오차신호패턴의 종류를 늘리는 것에 의해서 최종적인 판정에러를 저감할 수 있어 기록밀도의 향상에 대해서 대처할 수 있다.

또, 제6실시예, 제7실시예 모두 데이타재생회로의 기본구성은 동일하고, 제4실시예, 제5실시예와 마찬가지로 병렬처리나 파이프라인처리를 실행하는 것에 의해서 PR4-ML과 동일한 고속처리를 실행할 수도 있다.

또, 제6실시예와 제7실시예를 병용하는 것도 물론 가능하다.

또, 이들의 실시예에 있어서 제2실시예와 같이 비트패턴검출회로를 제거하는 것도 가능하다.

그리고, 다음에 제4실시예의 회로구성을 간략화한 제8실시예에 대해서 설명한다.

제4실시예에서는 병렬처리를 실행하기 위해 오차신호패턴 검출회로(63)이 약간 복잡한 구성으로 되어 있다. 그래서, 제8실시예에서는 오차신호패턴 검출회로(63)의 구성을 간략화하고 그 밖의 부분은 제4실시예와 동일한 회로구성으로 한다.

본 실시예의 특징은 제8도에 도시한 오차신호패턴의 검출을 고속으로 실행하는 것으로, 도시한 a₁, a₂, 와 같이 1쌍의 오차신호를 단위로 해서 검출하여 제8도에 도시한 오차신호패턴을 검출하는 것이다. 즉, 제8도를 보면 알 수 있는 바와 같이 오차신호의 패턴은 1쌍단위의 오차신호의 출력상태(정에서 부 또는 부에서 정, 경우에 따라서는 정 및 부의 사이에 지연이 있다)를 보는 것에 의해서 비교적 용이하게 검출할 수 있다. 본 실시예는 이와 같은 사항을 이용하는 것이다.

우선, 제8실시예의 오차신호패턴 검출방법에 대해서 제36도를 참조해서 설명한다. 또, 우수계열과 기수계열의 처리수순은 동일하므로, 중복설명을 피하기 위해 우수계열의 경우를 중점적으로 설명하기로 한다.

제36도에 있어서 1열째의 숫자는 입력신호의「시각」을 나타내고, 기수시각의 신호는 기수측의 회로에, 우수시각의 신호는 우수측의 회로에 입력된다.

2열째 및 3열째의「Zk」는 각각 기수계열, 우수계열에 대한 것으로 모두 입력오차신호를 (1+D)처리한 결과이다. 여기서, 첨자k는 시각을 나타낸다. 시각k에서의 오차신호를 Yk로 하면 Zk = Yk + Yk - 1이다.

4열째는 3열째에 도시한 우수계열 중, Zk의 시각k까지의 최대값을 나타내고, 5열째는 우수계열 중, Zk의 시각k까지의 최소값을 나타낸다.

6열째는 시각k에 있어서의 우수계열의 최대값과 우수계열의 최소값의 감산값(우수계열의 최대값-우수계열의 최소값), 즉「4열째의 값-5열째의 값」을 나타내고, 7열째는 기수계열에서의 최대값과 기수계열의 최소값의 감산값(기수계열의 최대값-기수계열의 최소값)의 값을 나타낸다. 또, 식 (22), 식 (23)으로 정의한 매트릭Ma'(k)와 M'(k)를 재차 각각 Mg(k), Mh(k)로 해서 정의한다.

여기서, 설명의 편의상, Mh와 M'c는 1시각의 차이가 있는 점에 주의하기 바란다. 이 Mg(k), Mh(k)의 값은 각각 제36도의 8열째와 9열째로 나타낸다. 그리고, 지금까지 설명한 바와 같이 본 발명에서 사용되는 PR4-ML방식에서의 판정에러율은 충분히 낮아 여러개의 에러패턴이 거의 동시에 발생하는 것은 극히 드물다. 어느 정도, 시간의 범위를 한정하면, 오차신호가 검출될때의 Mg 또는 Mh의 절대값은 최대값이고, Mg(k)에 대해서는 Zk-2 와 Zk가, Mh(k)에 대해서는 Zk - 4 + Zk가 각각 최대값 또는 최소값으로 될 가능성이 매우 높다. 이것은 제36도의 예에서는 시각12에 있어서「우수계열의 최대값 - 우수계열의 최소값」(6열째)의 값「2. 7306」과 동시각의 Mg(k)(8열째)의 값「2. 7306」이 일치하는 것도 알 수 있다.

그래서, 예를 들면 전후합계 14비트정도 범위의 부분적인 Zk의 최대값과 최소값의 차가 어느 임계값을 넘을 때, 오차신호를 검출한 것으로 간주한다. 이 때의 에러비트위치는 Zk의 최대값과 최소값이 검출된 시간의 1시각전이다.

또한, 제8실시예에서는 또, 병렬처리를 실행하기 위해 다른 계열의 Zk와 직접 값을 비교하는 것은 곤란하다. 그래서, 우수계열에 대해서는 우수계열의 Zk의 최대값, 최소값의 차분을 구하여 이 차분값이 어느 임계값보다 크고, 또한 기수계열의 Zk의 최대값, 최소값의 차분값보다 클 때, 오차신호를 검출한 것으로 한다.

또, 각각의 계열에서의 최대값, 최소값의 검출을 확실하게 실행하기 위해, 최대값 또는 최소값이 갱신되고 나서 일정시간 경과후에 있어서 어떠한 값도 갱신되지 않을 때, 진짜의 최대값, 최소값으로 간주한다. 이것은 제36도에 도시한 예에서는 시각10의 우수계열의 최대값과 시각12의 최소값을 예를 들면, 시각18에서 확정하고, 그때의 차분값「2. 7306」을 임계값 및 다른 계열의 차분값과 비교한다. 이 경우는 차분값「2. 7306」은 임계값 「2. 0」(상술한 TH_1에 상당)보다 크고 또한, 기수계열의 차분값「2. 3844」보다 크므로, 이것은 오차신호로서 검출한다.

또, 제8도에 도시한 4종류의 오차신호패턴을 구별하기 위해서는 에러데이타의 간격이 Zk의 최대값과 최소값의 시각의 간격에 대응하고, 오차신호의「pos/neg」(「pos」는 제8도의 P에, 또「neg」는 제8도의 N에 대응)이 Zk의 최대값, 최소값의 검출순서에 대응한다. 즉, 우수계열의 Zk에 대해서 최대값, 최소값의 순으로 연속해서 검출된 경우는 제8도(a)의 오차신호패턴, 최소값, 최대값의 순으로 연속해서 검출된 경우는 제8도(b)의 오차신호패턴, 최대값, 최소값의 순으로 그 사이에 1개의 데이타를 사이에 두는 경우에는 제8도(c)의 오차신호패턴, 최소값, 최대값의 순으로 그 사이에 1개의 데이타를 두는 경우는 제8도(d)의 오차신호패턴이다.

이상과 같은 방법에 의해서 오차신호패턴을 검출하는 오차신호패턴 검출회로의 구성도를 제34도에 도시한다. 단, 여기에서 도시하는 회로구성은 병렬처리구성의 한쪽(우수측)만으로 실제로는 동일한 회로가 기수측에 대해서 필요하다.

제34도에 있어서 (415), (416), (401), (402), (407), (409)는 래치회로이고, 1시각의 지연기능을 갖으므로, 도면에서는「D」로 표현한다. 래치회로(415), (401), (407)은 기수클럭에 의해서 각각의 입력데이타를 페치하고, 그 값을 기수측회로로 출력한다. 래치회로(416), (402), (409)는 우수클럭에 의해서 각각의 입력데이타를 페치하고, 그 값을 우수측회로로 출력한다. (414), (403), (406)은 가산회로이다. (408)은 스위치로서, 에러패턴 판정회로(413)으로부터의 제어신호 enable이 온「1」일 때, 스위치가 접속되고, 가산기(406)의 출력이 비교기(410), (411)로 출력된다.

또, 비교기(410), (411)은 2개의 입력신호의 값의 대소관계를 평가하는 기능을 갖는다. 플러스측단자의 입력값이 마이너스측단자의 입력값보다 큰 경우에「1」을 출력하고, 그 밖의 경우에는「0」을 출력한다. (412)는 논리곱회로이다. (414)는 4개의 논리곱회로를 갖는 회로부이다. (404)는 입력신호 Zk의 최대값을 구하는 회로, (405)는 입력신호Zk의 최소값을 구하는 회로이다. 또, (413)은 에러패턴을 판정하는 회로이다. (404), (405), (413)에 대해서는 후에 상세하게 설명한다.

이 회로에 있어서 입력되는 차분신호를 래치(416)과 가산기(414)에 의해서 (1+D)처리가 실행되고 오차신호Yk로 된다. 또, 래치(402)와 가산기(430)에 의해 재차 (1+D)처리가 실행되고 Zk가 얻어진다. 이 Zk에 대해서 최대값검출회로 (404) 및 최소값검출회로(405)는 국소적인 최대값과 최소값을 구한다. 이 최대값과 최소값의 차분을 가산기(406)으로 구한다. 이 차분값은 도시하지 않은 기수계열측의 비교기(410)으로 래치(407)을 통해서 출력된다.

에러패턴판정회로(413)에서는 Zk의 최대값/최소값이 얻어졌을 때의 시각에서 에러패턴의 종류를 판정한다. 판정결과가 본 발명에서 검출하는 4종류의 에러패턴 중의 어느 것인 경우에는 그 패턴의 검출신호와 스위치(408)을 접속하는 제어신호인「enable신호」를 출력한다. 스위치(408)은 에러패턴판정회로(413)으로부터의「enable신호」에서 온(접속상태)로 되고, 가산기(406)의 출력값이 비교기(410), (411)에 입력된다. 비교기(410)에서는 가산기(406)의 출력과 기수계열측의 회로에서 얻어진 최대값과 최소값의 차분의 비교를 실행한다. 가령, 가산기(406)쪽의 출력값이 큰 경우에는 비교기(410)의 출력은「1」로 되고, 그 밖의 경우는 출력이「0」으로 된다.

또, 비교기(411)은 가산기(406)의 출력값과 임계값의 비교를 실행한다. 이 임계값은 식 (24)∼(27)에 도시한 임계값 TH_1 이다.

가산기(406)의 출력값이 임계값보다 큰 경우, 비교기(411)의 출력은 「1」로 된다. 논리곱회로(412)는 비교기(410)의 출력과 비교기(411)의 출력의 논리곱을 구하고, 또 이 논리곱값과 에러패턴판정회로(413)의 출력의 논리곱을 논리곱회로(414)에 의해서 구하고, 최종적인 오차신호패턴 검출신호 error2P, error2N, error4P, error4N이 출력되게 된다.

다음에, 제35도를 참조해서 최대값검출회로(404)에 대해서 설명한다. 제35도에 있어서, (412)는 카운터로서, 클럭이 입력될 때마다 내부의 카운터값을 1씩 늘린다.

(423)은 비교회로이고, 카운터(421)의 카운터값이 7일 때「1」을 출력한다. 이것은 전후14비트의 범위에서의 Zk의 최대값을 구하기 위한 처리로서, 새로운 Zk의 최대값이 입력되고 나서 7시각 새로운 최대값이 얻어지지 않는 경우에는 이 최대값을 클리어해서 새로운 최대값을 구하는 처리를 실행한다.

(422)는 플립플롭이고, 입력데이타Zk의 최대값을 유지한다. 논리합(424)의 출력이「0」일 때, 플립플롭(422)는「Hold」모드로 되어 그대로 값을 유지한다. 한편, 논리합(424)의 출력이「1」일 때, 플립플롭(422)는 「Load」모드로 되고 입력데이타인 Zk의 값이 새로운 최대값으로서 유지된다.

(425)는 비교기이고, 플립플롭(422)가 유지하는 값과 입력데이타Zk를 비교하여 입력데이타Zk의 쪽이 큰 경우는 비교기(425)의 출력이「1」로 된다. (424)는 논리합회로이고, 비교기(425)의 출력이 또는 비교회로(423)의 출력이「1」일 때, 논리합(424)의 출력이「1」로 된다. 이 신호는 카운터(421) 및 플립플롭(422)로 전달되는 것에 의해서 카운터(421)은 리세트되고, 플립플롭(422)는 「Load」모드로 된다.

또, 제35도에서는 최대값검출회로(404)의 구성예에 대해서 도시하였지만, 최소값검출회로(405)도 거의 동일한 회로로 실현할 수 있다. 양자의 차이점은 비교기(425)의 입력단자의 부호로서, 최소값검출회로(405)의 경우에는 플립플롭(422)의 출력이 정측단자에, 입력데이타Zk가 부측단자에 입력되도록 구성된다. 그리고, 입력데이타Zk의 값이 플립플롭(422)가 유지하는 값보다 작을 때, 플립플롭(422)의 값이 갱신되도록 회로를 구성하면 좋다. 다음에, 제37도를 참조해서 에러패턴판정회로(413)의 동작에 대해서 설명한다.

이 회로에서는 Zk의 최대값, 최소값이 얻어진 시각에서 제8도에 도시한 4종류의 에러패턴의 식별을 실행한다. 최대값/최소값검출회로에서는 Zk의 최대값 또는 최소값이 입력되고 나서 현재까지의 경과시간을 카운터로 계수하고 있다. 이 카운터의 값이 각각 제37도에 도시한 값으로 되었을 때, 대응하는 오차검출신호를 출력한다.

즉, 최대값검출회로의 카운트값이「4」이고, 최소값검출회로의 카운트값이「3」일 때에는 제8도(a)에 도시한 오차신호패턴이고, 「error2P = 1」을 출력한다. 마찬가지로, 최대값검출회로의 카운터값이「3」이고 최소값검출회로의 카운터값이「4」일 때에는「error2N = 1」을 출력한다. 또, 최대값검출회로의 카운터값이「5」이고, 최소값검출회로의 카운터값이「3」일 때에는 [error4P = 1]을 출력한다. 또, 최대값검출회로의 카운터값이「3」이고, 최소값검출회로의 카운터값이「5」일 때,「error4N = 1」을 출력한다.

이것과 마찬가지로 이 4종류중의 어느 것인가의 오차신호를 출력하는 경우에는 스위치(408)에 대한 enable신호를「1」로 해서 스위치(408)을 온으로 한다. 4종류중의 어느것도 아닌 경우에는 enable신호를「0」으로 해서 스위치(408)을 오프로 한다.

이상과 같이 해서 오차신호의 종류를 판정할 수 있다. 또한, 상기의 동작을 실행하는 회로는 논리회로를 조합하는 것에 의해서 용이하게 실현할 수 있어 LSI화도 극히 용이하다.

그리고, 본 발명의 제1실시예에 의한 데이타재생방법과 종래의 데이타재생방법인 PR4-ML방식 및 EPR4-ML방식의 데이타재생성능을 계산기 시뮬레이션에 의해서 비교하였다.

여기서, 자기디스크장치의 재생파형 s(t)를 다음에 도시하는 바와 같이 근사한다.

단, 기록밀도를 나타내는 정수 k = 2. 5, 재생파형에 중첩하는 잡음 n(t)를 백색성 가우스잡음으로 근사하였다.

제32도에 계산기 시뮬레이션의 결과를 도시한다. 이 도면에서 알 수 있는 바와 같이 본 발명에 의한 데이타재생방식은 종래의 PR4-ML방식에 비해 신호대잡음비로 환산해서 약0.8(dB)의 특성개선을 할 수 있다. 또, 본 발명에 의한 데이타재생방식은

EPR4-ML방식과 거의 동일한 데이타재생성능이 얻어지는 것을 알 수 있다.

또, 제1실시예에 의한 데이타재생회로의 회로규모는 PR4-ML방식에서 EPR4-ML방식으로 변경했을 때의 회로규모증가의 약 절반의 회로규모증가로 실현할 수 있다. 또, 본 발명에 의하면 PR4-ML방식과 동일한 고속처리를 실현하는 것이 가능하다.

따라서, 본 발명에 의하면 PR4-ML방식을 사용한 자기디스크장치보다 기록밀도가 높은 기록신호를 재생가능하게 하는 자기디스크장치를 제공할 수 있다.

이상과 같이 본 발명에 의하면 자기디스크 등에 있어서 PR4-ML재생방식보다 에러율을 저감하고 또한 EPR4-ML재생방식보다 간단한 회로구성을 실현하고 또한 PR4-ML재생방식과 동일한 고속처리가 가능한 디지탈데이타 재생방식을 제공할 수 있다.

구체적으로는 PR4-ML방식보다 S/N환산으로 약0.8(dB) 에러율을 저감하고 또한, EPR4-ML방식에 비해 약 절반의 회로규모증가로, 또한 PR4-ML방식과 동일한 고속처리가 가능한 디지탈데이타 재생방식을 제공할 수 있다.

Claims (18)

1. 파셜 레스폰스방식을 사용해서 기록매체에 기록된 데이타를 재생하는 데이타재생장치로서, 상기 기록매체에 기록된 데이타를 리드 아날로그신호를 출력하는 헤드, 상기 아날로그신호를 일정시간 간격으로 아날로그/디지탈변환하는 아날로그/디지탈변환수단, 상기 아날로그/디지탈변환수단에 의해 얻어진 디지탈신호를 상기 파셜 레스폰스방식에 대응한 등화특성에 따라서 등화하는 등화수단, 상기 등화수단의 출력신호를 받아서 비터비복호를 실행하고 4진의 재생데이타를 생성하는 비터비복호수단 및 상기 비터비복호수단에서 출력되는 4진의 재생데이타를 미리 정해진 규칙에 따라서 2진의 재생데이타로 변환하는 데이타변환수단을 구비한 데이타재생장치.
2. 제1항에 있어서, 상기 파셜 레스폰스방식으로서 크러스티의 파셜 레스폰스방식을 사용하고, 상기 등화수단의 출력Yk는 1, 0, -1의 3값으로 이루어지는 직렬데이타인 데이타재생장치.
3. 제2항에 있어서, 상기 비터비복호수단에서 생성되는 4진의 재생데이타를 Zk로 했을 때, 상기 Zk는 다음의 관계에 의해 정해지는 데이타재생장치.
4. 제3항에 있어서, 상기 데이타변환수단은 상기 비터비복호수단의 4진의 재생데이타의 +0과 -0을 0으로 간주해서 +1, 0, 1의 3값의 데이타로 하고, 상기 3값의 데이타와 상기 등화수단의 출력의 차분신호를 생성하는 수단, 상기 차분신호를 지연시킨 지연신호와 상기 차분신호를 가산하는 (1+D)처리를 실행하는 것에 의해 오차신호를 생성하는 수단, 상기 오차신호의 패턴이 한정된 개수의 미리 정해진 오차신호패턴 중 어느 것과 일치하고 있는지 아닌지를 검출하는 오차신호패턴 검출수단 및 상기 패턴검출수단에 의해 일치가 검출되었을 때 상기 비터비복호수단의 4진의 재생데이타의 상기 오차신호패턴에 대응하는 잘못된 비트패턴을 상기 오차신호패턴에 따라서 미리 정해진 바른 비트패턴으로 수정하고, 상기 수정된 재생데이타를 2진의 재생데이타로 변환해서 출력하는 데이타수정수단을 구비하는 데이타재생장치.
5. 제4항에 있어서, 상기 한정된 개수의 미리 정해진 오차신호패턴은 「+A, +A , -A, -A」, 「-A, -A, +A, +A」,「+A, +A, 0, 0, -A, -A」, 「-A, -A, 0, 0, +A, +A」(여기서, A 는 임의의 실수의 신호진폭)의 4종류를 포함하는 데이타재생장치.
6. 제4항에 있어서, 상기 한정된 개수의 미리 정해진 오차신호패턴은 또,「+A, +A, 0, 0, 0, 0, -A, -A」,「-A, -A, 0, 0, 0, 0, +A, +A」를 포함하는 데이타재생장치.
7. 제4항에 있어서, 상기 데이타변환수단은 상기 비터비복호수단의 4진의 재생데이타가 상기 패턴검출수단에 의해 검출된 오차신호패턴에 대응해서 미리 정해진 상기 4진의 재생데이타의 여러개의 비트패턴중의 어느것인가와 일치하는지 아닌지를 검출하는 비트패턴검출수단을 또 포함하고, 상기 데이타수정수단은 상기 오차신호패턴검출수단에 의한 일치검출에 부가해서 상기 비트패턴검출수단에 의한 일치의 검출을 조건으로 해서 상기 재생데이타의 수정을 실행하는 데이타재생장치.
8. 제4항에 있어서, 상기 오차신호패턴 검출수단은 연속해서 상기 오차신호패턴의 일치를 검출했을 때, 상기 검출을 오검출이라고 판단하는 데이타재생장치.
9. 제4항에 있어서, 상기 등화수단에서 출력되는 우수데이타열과 기수데이타열로 분리하는 수단을 구비하고, 상기 비터비복호수단 및 상기 데이타수정수단을 우수데이타열과 기수데이타열용으로 2조 마련한 데이타재생장치.
10. 제7항에 있어서, 상기 등화수단에서 출력되는 우수데이타열과 기수데이타열로 분리하는 수단을 구비하고, 상기 비터비복호수단, 상기 비트패턴검출수단 및 상기 데이타수정수단을 우수데이타열과 기수데이타열용으로 2조 마련한 데이타재생장치.
11. 제10항에 있어서, 상기 오차신호패턴 검출수단은 우수데이타열 및 기수데이타열의 한쪽에 있어서 미리 정해진 시간폭내에서 상기 오차신호의 최대값 및 최소값을 구하고, 상기 최대값에서 최소값을 뺀 값이 미리 정한 임계값을 초과하고 또한, 상기 미리 정해진 시간폭내의 우수데이타열 및 기수데이타열의 다른쪽의 오차신호의 최대값에서 최소값을 뺀 값보다 클 때, 상기 우수데이타열 및 기수데이타열의 한쪽의 최대값 및 최소값의 발생시점의 관계가 미리 정한 여러개의 관계 중의 어느 것과 일치하는지를 조사하고, 어느 관계와 일치하는지에 따라서 상기 오차신호패턴의 어느 것인가를 특정하는 데이타재생장치.
12. 제4항에 있어서, 상기 오차신호패턴 검출수단은 파이프라인처리를 실행하는 수단을 갖는 데이타재생장치.
13. 파셜 레스폰스방식을 사용해서 신호가 기록된 기록매체에서 리드된 아날로그신호를 입력하기 위한 입력단자, 상기 입력단자에 입력된 아날로그신호를 일정시간 간격으로 디지탈 신호로 변환하는 아날로그/디지탈변환수단, 상기 아날로그/디지탈변환수단에 의해 얻어진 디지탈신호를 상기 파셜 레스폰스방식에 대응한 등화특성에 따라서 등화하는 등화수단, 상기 등화수단의 출력신호를 받아서 비터비복호를 실행하고, 4진의 재생데이타를 생성하는 비터비복호수단, 상기 비터비복호수단에서 출력되는 4진의 재생데이타를 미리 정해진 규칙에 따라서 2진의 재생데이타로 변환하는 데이타변환수단 및 상기 2진의 재생데이타를 출력하는 출력단자를 동일 반도체기판상에 형성한 데이타재생용 집적회로.
14. 제13항에 있어서, 상기 파셜 레스폰스방식으로서 크러스티의 파셜 레스폰스방식을 사용하고, 상기 등화수단의 출력Yk는 1, 0, -1의 3값으로 이루어지는 직렬데이타인 데이타재생용 집적회로.
15. 제14항에 있어서, 상기 비터비복호수단에서 생성되는 4진의 재생데이타를 Zk로 했을 때, 상기 Zk는 다음의 관계에 의해 정해지는 데이타재생용 집적회로.
16. 제15항에 있어서, 상기 비터비복호수단의 4진의 재생데이타의 +0과 -0을 0으로 간주해서 +1, 0, -1의 3값의 데이타로 하고, 상기 3값의 데이타와 상기 등화수단의 출력의 차분신호를 생성하는 수단, 상기 차분신호를 지연시킨 지연신호와 상기 차분신호를 가산하는 (1+D)처리를 실행하는 것에 의해 오차신호를 생성하는 수단, 상기 오차신호의 패턴이 한정된 개수의 미리 정해진 오차신호패턴 중의 어느 것과 일치하고 있는지 아닌지를 검출하는 오차신호 패턴검출수단, 상기 패턴검출수단에 의해 일치가 검출되었을 때, 상기 비터비복호수단의 4진의 재생데이타의 상기 오차신호패턴에 대응하는 잘못된 비트패턴을 상기 오차신호패턴에 따라서 미리 정해진 바른 비트패턴으로 수정하고, 상기 수정된 재생데이타를 2진의 재생데이타로 변환해서 출력하는 데이타수정수단을 갖는 데이타재생용 집적회로.
17. 제16항에 있어서, 상기 데이타변환수단은 상기 비터비복호수단의 4진의 재생데이타가 상기 패턴검출수단에 의해 검출된 오차신호패턴에 대응해서 미리 정해진 상기 4진의 재생데이타의 여러개의 비트패턴중의 어느 것인가와 일치하는지 아닌지를 검출하는 비트패턴검출수단을 또 포함하고, 상기 데이타수정수단은 상기 오차신호패턴 검출수단에 의한 일치검출에 부가해서 상기 비트패턴검출수단에 의한 일치의 검출을 조건으로 해서 상기 재생데이타의 수정을 실행하는 데이타재생용 집적회로.
18. 파셜 레스폰스방식을 사용해서 기록매체에 기록된 데이타를 재생하는 데이타재생방법으로서, 상기 기록매체에 기록된 데이타를 헤드에 의해 리드하고, 상기 리드된 아날로그신호를 디지탈신호로 변환하고, 상기 디지탈신호를 상기 파셜 레스폰스방식에 대응한 등화특성에 따라서 필터링하고, 상기 필터링에 의해 얻어진 신호를 비터비복호로 하는 것에 의해 4진의 재생데이타를 얻고, 상기 4진의 재생데이타에 포함되는 데이타패턴 중에서 한정된 개수의 미리 정해진 잘못 재생했을 확률이 높은 재생데이타패턴을 검출하고, 상기 검출시에 상기 재생데이타패턴을 상기 재생데이타패턴에 대응해서 미리 정해진 바른 재생데이타패턴으로 수정하고, 상기 수정한 재생데이타패턴을 포함하는 4진의 재생데이타에서 최종적인 2진의 재생데이타를 얻는 데이타재생방법.