KR100604902B1 - 칩 사이즈를 감소시키는 lcd용 sram의 데이터 독출회로 및 데이터 독출 제어 방법 - Google Patents
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Abstract
칩 사이즈를 감소시키는 LCD용 SRAM의 데이터 독출 회로 및 데이터 독출 제어 방법이 제안된다. 본 발명에 따른 LCD용 SRAM의 데이터 독출 회로는 워드 라인들, 비트 라인들, 비트 라인 선택 회로, 및 데이터 출력 회로를 구비하는 것을 특징으로 한다. 워드 라인들은 매트릭스 형태로 배치되는 복수의 메모리 셀들의 로우 방향으로 각각 배치되어 복수의 메모리 셀들에 의해 공유된다. 비트 라인들은 워드 라인들에 직교하고 복수의 메모리 셀들의 칼럼 방향으로 각각 배치되어 복수의 메모리 셀들에 의해 공유된다. 비트 라인 선택 회로는 칼럼 선택 신호들에 응답하여 비트 라인들 중 하나로부터 수신되는 독출 데이터를 데이터 출력 라인에 출력한다. 데이터 출력 회로는 Y-어드레스 신호에 응답하여 데이터 출력 라인의 프리차지 동작을 정지하고, 독출 데이터에 응답하여 출력 데이터를 출력한다. 본 발명에 따른 LCD용 SRAM의 데이터 독출 회로 및 데이터 독출 제어 방법은 칩 사이즈를 감소시키고, 출력 데이터의 타이밍 스큐를 줄일 수 있는 장점이 있다.
Description
도 1은 종래의 SRAM의 데이터 독출 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 데이터 독출 회로의 독출 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명에 따른 SRAM의 데이터 독출 회로를 나타내는 도면이다.
도 4는 도 3에 도시된 데이터 독출 회로의 독출 동작과 관련된 신호들의 타이밍도이다.
본 발명은 SRAM(Synchronous Random Access Memory)에 관한 것으로서, 특히, LCD(Liquid Crystal Display)용 SRAM에 관한 것이다.
일반적으로, LCD용 SRAM은 데이터 기입 패스, 데이터 스캔 패스, 및 데이터 독출 패스를 각각 구비하고, 각 패스들을 통하여 기입 동작, 스캔 동작, 및 독출 동작을 수행한다. 상기 SRAM은 상기 기입 동작을 통하여 상기 LCD에 디스플레이될 데이터를 저장하고, 상기 스캔 동작을 통하여 저장된 데이터를 주기적으로 출력 드라이버에 출력하고, 상기 독출 동작을 통하여 요청된 어드레스에 대응하는 데이터를 상기 출력 드라이버에 출력한다. 도 1은 종래의 SRAM의 데이터 독출 회로(10)를 나타낸다. 도 1을 참고하면, 상기 데이터 독출 회로(10)는 메모리 셀 어레이(11)에 연결되는 워드 라인들(WL1∼WLK) 및 비트 라인들(BL1∼BLK)과, 비트 라인 선택 회로(12), 및 데이터 출력 회로(13)를 포함한다. 상기 메모리 셀 어레이(11)는 복수의 메모리 셀들(20)을 포함하고, 상기 데이터 출력 회로(13)는 프리차지 회로(40), 출력 게이팅 회로(50), 데이터 래치 회로(60), 및 출력 드라이버(70)를 포함한다. 또, 상기 출력 게이팅 회로(50)는 제어 로직 회로(51)와 전송 게이트(52)를 포함한다.
도 2의 타이밍도를 참고하여, 상기 데이터 독출 회로(10)의 데이터 독출 과정을 설명한다. 먼저, X-어드레스(미도시)에 따라 워드 라인들(WL1∼WLK) 중 하나가 인에이블된다. 예를 들어, 상기 워드 라인(WL1)이 인에이블될 때, 상기 워드 라인(WL1)에 연결된 메모리 셀들(20)이 데이터들을 비트 라인들(BL1∼BLK)에 각각 출력한다. 또, 칼럼 선택 신호들(CSL1∼CSLK) 중 하나가 인에이블될 때, 상기 비트 라인 선택 회로(12)의 스위칭 회로들(31) 중 하나가 턴 온되어, 상기 비트 라인들(BL1∼BLK) 중 하나를 데이터 출력 라인(DOL1)에 연결한다. 프리차지 제어 신호(PRG)가 인에이블될 때, 상기 프리차지 회로(40)가 상기 데이터 출력 라인(DOL1)의 프리차지 동작을 정지한다. 그 결과, 상기 데이터 출력 라인(DOL1)에 연결된 비트 라인들(BL1∼BLK) 중 하나로부터의 독출 데이터(RDAT)가 상기 데이터 출력 라인 (DOL1)에 전달된다. 센싱 신호(SEN)와 Y-어드레스(YADD)에 응답하여, 상기 제어 로직 회로(51)가 제어 신호(TRNB)를 인에이블시키고, 상기 제어 신호(TRNB)에 응답하여 상기 전송 게이트(52)가 상기 데이터 출력 라인(DOL1)으로부터 수신된 상기 독출 데이터(RDAT)를 데이터 출력 라인(DOL2)에 출력한다. 상기 래치 회로(60)는 상기 센싱 신호(SEN)와 센싱 신호의 반전 신호(SENB)에 응답하여 상기 데이터 출력 라인(DOL2)을 통하여 수신되는 상기 독출 데이터(RDAT)를 래치하고, 래치된 상기 독출 데이터(RDAT)를 상기 데이터 출력 라인(DOL2)에 계속 출력한다. 상기 출력 드라이버(70)는 상기 센싱 신호(SEN)와 센싱 신호의 반전 신호(SENB)에 응답하여 상기 데이터 출력 라인(DOL2)을 통하여 수신되는 상기 독출 데이터(RDAT)에 응답하여, 출력 데이터(DOUT)를 외부에 출력한다. 예를 들어, 상기 독출 데이터(RDAT)가 로직 하이(high) 상태일 때, 상기 출력 드라이버(70)는 상기 출력 데이터(DOUT)를 로직 로우(low) 상태로 출력한다. 여기에서, 상기 데이터 출력 회로(13)는 상기 프리차지 회로(40), 상기 출력 게이팅 회로(50), 상기 데이터 래치 회로(60), 및 상기 출력 드라이버(70)를 포함하므로, 데이터의 독출 속도가 빠르다. 그러나, LCD용 SRAM은 페이지 단위로 데이터의 기입/독출 동작이 수행되기 때문에, SRAM의 데이터의 기입/독출 속도가 LCD의 동작에 중요한 영향을 미치는 것은 아니다. 반면에, 상기 데이터 출력 회로(13)가 복잡하게 구성될 수록 SRAM 칩의 크기가 증가하므로, LCD의 크기도 증가하게 된다. 또한, 복잡하게 구성된 상기 데이터 출력 회로(13)는 그 부하의 증가로 인해, 상기 출력 데이터(DOUT)에 타이밍 스큐를 발생시키고, 상기 출력 데이터(DOUT)의 안정성을 저하시키게 된다. 이처럼 SRAM의 크기가 LCD의 두께에 직접적인 영향을 미치기 때문에, LCD의 두께를 감소시키기 위해서는 SRAM의 크기가 감소될 필요가 있다.
본 발명이 이루고자하는 기술적 과제는, 칩 사이즈를 감소시키는 LCD용 SRAM의 데이터 독출 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 칩 사이즈를 감소시키는 LCD용 SRAM의 데이터 독출 제어 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 LCD용 SRAM의 데이터 독출 회로는 워드 라인들, 비트 라인들, 비트 라인 선택 회로, 및 데이터 출력 회로를 구비하는 것을 특징으로 한다. 워드 라인들은 매트릭스 형태로 배치되는 복수의 메모리 셀들의 로우 방향으로 각각 배치되어 복수의 메모리 셀들에 의해 공유된다. 비트 라인들은 워드 라인들에 직교하고 복수의 메모리 셀들의 칼럼 방향으로 각각 배치되어 복수의 메모리 셀들에 의해 공유된다. 비트 라인 선택 회로는 칼럼 선택 신호들에 응답하여 비트 라인들 중 하나로부터 수신되는 독출 데이터를 데이터 출력 라인에 출력한다. 데이터 출력 회로는 프리차지 회로 및 출력드라이버를 구비하며,상기 프리차지 회로는 Y-어드레스 신호에 응답하여 데이터 출력 라인의 프리차지 동작을 정지하고 상기 출력 드리아버는 독출 데이터에 응답하여 출력 데이터를 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 LCD용 SRAM의 데이터 독출 회로는 워드 라인 그룹들, 비트 라인 그룹들, 데이터 출력 라인들, 비트 라인 선택 회로들, 및 데이터 출력 회로들을 구비하는 것을 특징으로 한다. 워드 라인 그룹들 각각은 복수의 메모리 셀들을 각각 포함하는 메모리 블록들 각각의 로우 방향으로 배치되는 워드 라인들을 포함한다. 비트 라인 그룹들 각각은 워드 라인 그룹들의 워드 라인들에 직교하고, 메모리 블록들 각각의 칼럼 방향으로 배치되는 비트 라인들을 포함한다. 데이터 출력 라인들은 메모리 블록들 각각에 하나씩 배치된다. 비트 라인 선택 회로들은 칼럼 선택 신호들에 응답하여 비트 라인 그룹들 각각의 비트 라인들 중 하나로부터 수신되는 독출 데이터를 데이터 출력 라인들 각각에 출력한다. 데이터 출력 회로들은 데이터 출력 라인들에 각각 연결되고, Y-어드레스 신호에 응답하여 데이터 출력 라인들의 프리차지 동작을 정지하고, 데이터 출력 라인들을 통하여 수신되는 독출 데이터들에 각각 응답하여 출력 데이터들을 각각 출력한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 LCD용 SRAM의 데이터 독출 제어 방법은, X-어드레스 신호에 응답하여 워드 라인들 중 하나를 인에이블시키는 단계; Y-어드레스 신호에 응답하여 데이터 출력 라인의 프리차지 동작을 정지하는 단계; 칼럼 선택 신호들에 응답하여 비트 라인들 중 하나로부터 수신되는 독출 데이터를 상기 데이터 출력 라인에 출력하는 단계; 및 상기 데이터 출력 라인을 통하여 수신되는 상기 독출 데이터에 응답하여 출력 데이터를 출력하는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 SRAM의 데이터 독출 회로(100)의 회로도이다. 상기 데이터 독출 회로(100)는 데이터 독출 동작시 비트바(bit bar) 라인을 배제하고 비트 라인만을 통하여 데이터를 독출하는 싱글 포트(single port) 데이터 출력 패스이다. 도 3을 참고하면, 상기 데이터 독출 회로(100)는 메모리 셀 어레이(101)에 연결되는 워드 라인들(WL1∼WLK) 및 비트 라인들(BL1∼BLK)과, 비트 라인 선택 회로(102), 및 데이터 출력 회로(103)를 포함한다. 상기 메모리 셀 어레이(101)는 복수의 메모리 셀들(110)을 포함하고, 상기 복수의 메모리 셀들(110) 각각은 인버터들(113, 114)로 구성되는 래치 회로(111)와 NMOS 트랜지스터(112)를 포함한다.
상기 워드 라인들(WL1∼WLK)은 매트릭스 형태로 배치되는 상기 메모리 셀들(110)의 로우 방향에 각각 배치되어, 상기 메모리 셀들(110)에 의해 공유된다. 좀 더 상세하게는, 상기 비트 라인들(BL1∼BLK)과 동일한 수의 상기 메모리 셀들(110)의 NMOS 트랜지스터들(112)의 게이트들이 하나의 워드 라인에 연결되는 형태로, 상기 워드 라인들(WL1∼WLK)에 각각 연결된다. 상기 비트 라인들(BL1∼BLK)은 상기 메모리 셀들(110)의 칼럼 방향에 각각 배치되어, 상기 메모리 셀들(110)에 의해 공유된다. 좀 더 상세하게는, 상기 워드 라인들(WL1∼WLK)과 동일한 수의 상기 메모리 셀들(110)의 NMOS 트랜지스터들(112)의 소스들이 하나의 비트 라인에 연결되는 형태로, 상기 비트 라인들(BL1∼BLK)에 각각 연결된다. 상기 메모리 셀들(110) 각각은 자신과 연결된 워드 라인이 인에이블될 때, 독출 데이터(RDAT)를 자신과 연결된 비트 라인에 출력한다. 여기에서, X-어드레스 신호(미도시)에 응답하여 상기 워드 라인들(WL1∼WLK) 중 하나가 인에이블된다.
상기 비트 라인 선택 회로(102)는 상기 비트 라인들(BL1∼BLK)과 데이터 출력 라인(DOL) 사이에 각각 연결되는 스위칭 회로들(120)을 포함한다. 상기 스위칭 회로들(120)은 각각 NMOS 트랜지스터로 구현될 수 있다. 상기 스위칭 회로들(120)은 칼럼 선택 신호들(CSL1∼CSLK)에 각각 응답하여 턴 온 또는 오프된다. 상기 칼럼 선택 신호들(CSL1∼CSLK) 중 하나가 인에이블되므로, 상기 스위칭 회로들(120) 중 하나가 턴 온된다. 결과적으로, 상기 비트 라인 선택 회로(102)는 상기 비트 라인들(BL1∼BLK) 중 하나를 상기 데이터 출력 라인(DOL)에 연결하여, 상기 비트 라인들(BL1∼BLK) 중 하나로부터의 독출 데이터(RDAT)를 상기 데이터 출력 라인(DOL)에 출력한다.
상기 데이터 출력 회로(103)는 프리차지 회로(130)와 출력 드라이버(140)를 포함한다. 상기 프리차지 회로(130)는 상기 데이터 출력 라인(DOL)에 연결되고, Y-어드레스 신호(YADD)에 응답하여 상기 데이터 출력 라인(DOL)을 내부 전압(VDD) 레벨로 프리차지 하거나 또는 프리차지 동작을 정지한다. 상기 프리차지 회로(130)는 PMOS 트랜지스터로 구현될 수 있다. 상기 출력 드라이버(140)는 상기 데이터 출력 라인(DOL)에 연결되고, PMOS 트랜지스터(141)와 NMOS 트랜지스터(142)를 포함하는 COMS 인버터로 구현될 수 있다. 상기 출력 드라이버(140)는 상기 프리차지 회로 (130)가 프리차지 동작을 정지할 때, 상기 데이터 출력 라인(DOL)을 통하여 수신되는 독출 데이터(RDAT)에 응답하여 출력 데이터(DOUT)를 출력한다.
도 3에서는 하나의 데이터 독출 회로(100)만이 도시되었지만, 택일적으로, 복수의 메모리 셀 어레이 블록들에 각각 배치되는 복수의 데이터 독출 회로들로서 구현될 수도 있다. 좀 더 상세히 설명하면, 메모리 셀 어레이 블록들(101s)에 하나씩 배치되는 데이터 출력 라인들(DOLs)에 데이터 출력 회로들(103s)이 각각 연결된다. 상기 데이터 출력 회로들(103s) 각각의 프리차지 회로(130)는 Y-어드레스 신호(YADD)에 응답하여 상기 데이터 출력 라인들(DOLs)을 상기 내부 전압(VDD) 레벨로 각각 프리차지 하거나 또는 프리차지 동작을 정지한다. 상기 데이터 출력 회로들(103s) 각각의 출력 드라이버(140)는 상기 프리차지회로(130)가 프리차지 동작을 정지할 때, 상기 데이터 출력 라인(DOL)을 통하여 수신되는 독출 데이터(RDAT)에 응답하여, 출력 데이터(DOUT)를 출력한다.
다음으로, 도 3 및 도 4를 참고하여, 상기 데이터 독출 회로(100)의 독출 동작을 설명한다. 도 4는 도 3에 도시된 데이터 독출 회로(100)의 독출 동작과 관련된 신호들의 타이밍도이다. 먼저, X-어드레스(미도시)에 따라 상기 워드 라인들(WL1∼WLK) 중 하나가 인에이블된다. 예를 들어, 상기 워드 라인(WL1)이 인에이블될 때, 상기 워드 라인(WL1)에 연결된 메모리 셀들(110)이 독출 데이터들(RDATs)을 상기 비트 라인들(BL1∼BLK)에 각각 출력한다. 이 후, Y-어드레스(YADD)가 인에이블될 때, 상기 프리차지 회로(130)가 상기 데이터 출력 라인(DOL)의 프리차지 동작을 정지한다. 또, 상기 칼럼 선택 신호들(CSL1∼CSLK) 중 하나가 인에이블될 때, 상기 비트 라인 선택 회로(102)의 스위칭 회로들(120) 중 하나가 턴 온되어, 상기 비트 라인들(BL1∼BLK) 중 하나를 상기 데이터 출력 라인(DOL)에 연결한다. 그 결과, 상기 데이터 출력 라인(DOL)에 연결된 비트 라인들(BL1∼BLK) 중 하나로부터의 독출 데이터(RDAT)가 상기 데이터 출력 라인(DOL)에 전달된다. 상기 출력 드라이버(140)는 상기 데이터 출력 라인(DOL)을 통하여 수신되는 상기 독출 데이터(RDAT)에 응답하여 출력 데이터(DOUT)를 외부에 출력한다. 예를 들어, 상기 독출 데이터(RDAT)가 로직 하이(high) 상태일 때, 상기 출력 드라이버(140)는 상기 출력 데이터(DOUT)를 로직 로우(low) 상태로 출력한다. 상술한 것과 같이, 상기 데이터 독출 회로(100)의 상기 데이터 출력 회로(103)가 상기 프리차지 회로(130)와 상기 출력 드라이버(140)만을 포함하는 간단한 구조로 구성되므로, 칩 사이즈를 줄일 수 있다. 또한, 상기 데이터 독출 회로(100)의 간단한 구조에 의해 상기 출력 데이터(DOUT)의 타이밍 스큐가 감소될 수 있으므로, 상기 출력 데이터(DOUT)의 안정성이 보장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 따른 LCD용 SRAM의 데이터 독출 회로 및 데이터 독출 제어 방법은 칩 사이즈를 감소시키고, 출력 데이터의 타이밍 스큐를 줄일 수 있는 효과가 있다.
Claims (7)
- LCD용 SRAM의 데이터 독출 회로에 있어서,매트릭스 형태로 배치되는 복수의 메모리 셀들의 로우 방향으로 각각 배치되어 상기 복수의 메모리 셀들에 의해 공유되는 워드 라인들;상기 워드 라인들에 직교하고 상기 복수의 메모리 셀들의 칼럼 방향으로 각각 배치되어 상기 복수의 메모리 셀들에 의해 공유되는 비트 라인들;칼럼 선택 신호들에 응답하여 상기 비트 라인들 중 하나로부터 수신되는 독출 데이터를 데이터 출력 라인에 출력하는 비트 라인 선택 회로; 및Y-어드레스 신호에 응답하여 상기 데이터 출력 라인의 프리차지 동작을 정지ㅎ하는 프리차지 회로 및, 상기 독출 데이터에 응답하여 출력 데이터를 출력하는 출력드라이버를 포함하는 데이터 출력 회로를 구비하는 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.
- 제1항에 있어서, 상기 데이터 출력 회로는,상기 Y-어드레스 신호에 응답하여, 상기 Y-어드레스 신호가 디세이블될 때 상기 데이터 출력 라인을 내부 전압 레벨로 프리차지하고 상기 Y-어드레스 신호가 인에이블될 때 상기 프리차지 동작을 정지하는 프리차지 회로; 및상기 프리차지 회로가 상기 프리차지 동작을 정지할 때, 상기 데이터 출력 라인을 통하여 수신되는 상기 독출 데이터에 응답하여 상기 출력 데이터를 출력하는 출력 드라이버를 구비하는 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.
- 제1항에 있어서,X-어드레스 신호에 응답하여 상기 워드 라인들 중 하나가 인에이블되고,상기 복수의 메모리 셀들 각각은 자신과 연결된 워드 라인이 인에이블될 때 상기 독출 데이터를 자신과 연결된 비트 라인에 출력하고,상기 데이터 독출 회로는 데이터 독출 동작시 비트바(bit bar) 라인을 배제하고 상기 비트 라인만을 통하여 데이터를 독출하는 싱글 포트(single port) 데이터 출력 패스인 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.
- LCD용 SRAM의 데이터 독출 회로에 있어서,복수의 메모리 셀들을 각각 포함하는 메모리 블록들 각각의 로우 방향으로 배치되는 워드 라인들을 각각 포함하는 워드 라인 그룹들;상기 워드 라인 그룹들의 워드 라인들에 직교하고, 상기 메모리 블록들 각각의 칼럼 방향으로 배치되는 비트 라인들을 각각 포함하는 비트 라인 그룹들;상기 메모리 블록들 각각에 하나씩 배치되는 데이터 출력 라인들;칼럼 선택 신호들에 응답하여 상기 비트 라인 그룹들 각각의 비트 라인들 중 하나로부터 수신되는 독출 데이터를 상기 데이터 출력 라인들 각각에 출력하는 비트 라인 선택 회로들; 및상기 데이터 출력 라인들에 각각 연결되고, Y-어드레스 신호에 응답하여 상기 데이터 출력 라인들의 프리차지 동작을 정지하는 프리차지 회로 및, 상기 데이터 출력 라인들을 통하여 수신되는 독출 데이터들에 각각 응답하여 출력 데이터들을 각각 출력하는 출력드라이버를 포함하는 데이터 출력 회로들을 구비하는 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.
- 제4항에 있어서, 상기 데이터 출력 회로들 각각은,상기 Y-어드레스 신호가 디세이블될 때 상기 데이터 출력 라인을 내부 전압 레벨로 프리차지하고, 상기 Y-어드레스 신호가 인에이블될 때 상기 프리차지 동작을 정지하는 프리차지 회로; 및상기 프리차지 회로가 상기 프리차지 동작을 정지할 때, 상기 데이터 출력 라인을 통하여 수신되는 상기 독출 데이터에 응답하여 상기 출력 데이터를 출력하는 출력 드라이버를 구비하는 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.
- 제4항에 있어서,X-어드레스 신호에 응답하여 상기 워드 라인 그룹들 각각의 상기 워드 라인들 중 하나가 인에이블되고,상기 복수의 메모리 셀들 각각은 자신과 연결된 워드 라인이 인에이블될 때 상기 독출 데이터를 자신과 연결된 비트 라인에 출력하고,상기 데이터 독출 회로는 데이터 독출 동작시 비트바 라인을 배제하고 상기 비트 라인만을 통하여 데이터를 독출하는 싱글 포트(single port) 데이터 출력 패 스인 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 회로.
- LCD용 SRAM의 데이터 독출 제어 방법에 있어서,X-어드레스 신호에 응답하여 워드 라인들 중 하나를 인에이블시키는 단계;Y-어드레스 신호에 응답하여, 상기 Y-어드레스 신호가 디스에이블 될 때 데이터 출력라인을 내부 전압레벨로 프리차지 하거나, 상기 Y-어드레스 신호가 인에이블 될 때 데이터 출력 라인의 프리차지 동작을 정지하는 단계;칼럼 선택 신호들에 응답하여 비트 라인들 중 하나로부터 수신되는 독출 데이터를 상기 데이터 출력 라인에 출력하는 단계; 및상기 프리차지 동작을 정지한 경우, 상기 데이터 출력 라인을 통하여 수신되는 상기 독출 데이터에 응답하여 출력 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 LCD용 SRAM의 데이터 독출 제어 방법.
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