JP2007081284A

JP2007081284A - Semiconductor device and its manufacturing method

Info

Publication number: JP2007081284A
Application number: JP2005269936A
Authority: JP
Inventors: Noriaki Amo; 則晶天羽; Kazuyoshi Maekawa; 和義前川; Masaichi Hamada; 政一浜田; Takashi Yano; 尚矢野
Original assignee: Renesas Technology Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Renesas Technology Corp; Panasonic Holdings Corp
Priority date: 2005-09-16
Filing date: 2005-09-16
Publication date: 2007-03-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device, performing interconnect line using copper interconnect line, which can suppress a spread of copper to interlayer insulating film by removing a barrier metal layer in upper layer interconnect line groove when removing the barrier metal layer of a connection hole. <P>SOLUTION: The semiconductor device, comprising a first interconnect line layer 30 having a copper interconnect line 36 processed in pattern forming to a designated profile, and a second interconnect line layer 50, processed in pattern forming to a designated profile, which has a copper interconnect line 57 electrically connected with the copper interconnect line 36, is characterized in that the second interconnect line layer 50 comprises: an upper interlayer insulating film 54 with a copper interconnect line embedded in a designated profile interconnect line groove; a lower interlayer insulating film 51 with a copper interconnect line 57 embedded in a connection hole 61 connecting the copper interconnect line 57 with the copper interconnect line 36; and an insulating film 52 for preventing copper spread thick in a designated thickness which prevents the spread of copper. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、銅配線構造を有する半導体装置とその製造方法に関するものである。 The present invention relates to a semiconductor device having a copper wiring structure and a method for manufacturing the same.

近年、半導体装置では、要求される動作速度を満たすために、銅（Ｃｕ）を配線材料として用いた銅ダマシン配線構造が用いられるようになってきている。図５−１〜図５−４は、銅ダマシン配線を有する半導体装置の配線層の製造方法の手順の一例を示す断面図である。ここでは、下層配線３３４を有する下層配線層上に、下部層間絶縁膜３５１と、上層配線溝３６２のエッチング時におけるエッチングストッパとして機能する配線溝エッチングストッパ用絶縁膜３５３と、上層配線が形成される上部層間絶縁膜３５４と、が順に積層される構成を有する配線の製造方法について示す。 In recent years, a copper damascene wiring structure using copper (Cu) as a wiring material has been used in semiconductor devices in order to satisfy a required operation speed. 5A to 5D are cross-sectional views illustrating an example of a procedure of a method for manufacturing a wiring layer of a semiconductor device having copper damascene wiring. Here, a lower interlayer insulating film 351, a wiring groove etching stopper insulating film 353 that functions as an etching stopper at the time of etching the upper layer wiring groove 362, and an upper layer wiring are formed on the lower wiring layer having the lower wiring 334. A method for manufacturing a wiring having a structure in which an upper interlayer insulating film 354 is sequentially stacked will be described.

図５−１に示されるように、下層配線層の絶縁膜３３３の内の所定の位置に形成された溝内には、Ｔａ（タンタル）／ＴａＮ（窒化タンタル）などのバリアメタル層３３５と銅配線３３６が形成され、下層配線３３４を構成している。この下層配線層上には、下部層間絶縁膜３５１、配線溝エッチングストッパ用絶縁膜３５３、上部層間絶縁膜３５４が順に積層される。そして、上部層間絶縁膜３５４には、上層配線を形成するために所定の形状の上層配線溝３６２がエッチングにより形成され、上層配線と下層配線３３４を結ぶ下部層間絶縁膜３５１と配線溝エッチングストッパ用絶縁膜３５３上の位置には、銅配線３３６と電気的接続を取るための接続孔３６１がエッチングにより形成される。 As shown in FIG. 5A, a barrier metal layer 335 such as Ta (tantalum) / TaN (tantalum nitride) and copper are formed in a groove formed at a predetermined position in the insulating film 333 of the lower wiring layer. A wiring 336 is formed and constitutes a lower layer wiring 334. On this lower wiring layer, a lower interlayer insulating film 351, a wiring groove etching stopper insulating film 353, and an upper interlayer insulating film 354 are sequentially stacked. An upper layer wiring groove 362 having a predetermined shape is formed in the upper interlayer insulating film 354 by etching to form an upper layer wiring, and a lower interlayer insulating film 351 connecting the upper layer wiring and the lower layer wiring 334 and a wiring groove etching stopper are formed. A connection hole 361 for electrical connection with the copper wiring 336 is formed at a position on the insulating film 353 by etching.

ついで、図５−２に示されるように、上層配線を形成するために、接続孔３６１と上層配線溝３６２の内周面にはＴａ／ＴａＮなどのバリアメタル層３５６が形成される。その直後に、図５−３に示されるように、in-stiuにて物理的エッチング法（スパッタエッチング）を用いて接続孔３６１の底部のバリアメタル層３５６を除去する。なお、この際、エッチング条件を調整することで、相対的に接続孔３６１の底部のエッチング速度を他の部分よりも早くして、上層配線溝３６２の底部などのバリアメタル層３５６は完全に除去されないようにしている。 Next, as shown in FIG. 5B, a barrier metal layer 356 such as Ta / TaN is formed on the inner peripheral surfaces of the connection hole 361 and the upper wiring groove 362 in order to form the upper wiring. Immediately thereafter, as shown in FIG. 5C, the barrier metal layer 356 at the bottom of the connection hole 361 is removed by physical etching (sputter etching) in-stiu. At this time, by adjusting the etching conditions, the etching rate of the bottom portion of the connection hole 361 is relatively faster than other portions, and the barrier metal layer 356 such as the bottom portion of the upper wiring groove 362 is completely removed. I'm trying not to be.

その後、接続孔３６１と上層配線溝３６２内に銅のシード層を形成し、図５−４に示されるように、めっき法によって接続孔３６１と上層配線溝３６２内に配線材料となる銅を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）などによって上部層間絶縁膜３５４上の不必要な材料を除去して、上層配線３５５を形成する。以上のようにして、配線層の形成処理が行われる。 Thereafter, a copper seed layer is formed in the connection hole 361 and the upper wiring groove 362, and copper as a wiring material is embedded in the connection hole 361 and the upper wiring groove 362 by plating as shown in FIG. 5-4. Then, unnecessary material on the upper interlayer insulating film 354 is removed by CMP (Chemical Mechanical Polishing) or the like to form the upper layer wiring 355. As described above, the wiring layer forming process is performed.

半導体装置の微細化が進むにつれて、ストレスマイグレーションやエレクトロマイグレーションなどに対する信頼性の確保が重要な課題の１つとなっている。そこで、従来では、図５−３に示されるように、バリアメタル層３５６の成膜直後に、in-situにて物理エッチング法を用いて接続孔３６１の底部のバリアメタル層３５６を完全に除去することで、上記信頼性を向上する技術が提案されている（たとえば、非特許文献１参照）。 As miniaturization of semiconductor devices progresses, ensuring reliability with respect to stress migration, electromigration, and the like has become one of the important issues. Therefore, conventionally, as shown in FIG. 5-3, immediately after the formation of the barrier metal layer 356, the barrier metal layer 356 at the bottom of the connection hole 361 is completely removed using an in-situ physical etching method. Thus, a technique for improving the reliability has been proposed (see, for example, Non-Patent Document 1).

G. B. Alers, et al., "Barrier-First Integration for Improved Reliability in Copper Dual Damascene Interconnects", IITC, 2003G. B. Alers, et al., "Barrier-First Integration for Improved Reliability in Copper Dual Damascene Interconnects", IITC, 2003

しかしながら、接続孔３６１の底部のバリアメタル層３５６を物理エッチングする際のエッチング速度は、上層配線溝３６２または接続孔３６１の様々な構造や位置関係によって異なるために、ウェハ内のすべての接続孔３６１の底部のバリアメタル層３５６を完全に除去することと、上層配線溝３６２などにバリアメタル層３５６を確実に残すことを両立させることは困難である。したがって、実際には接続孔３６１の底部のバリアメタル層３５６を完全に除去した場合に、上層配線溝３６２などのバリアメタル層３５６が必要な部分も、図５−３に示されるように局所的にバリアメタル層３５６が除去される抜け部３６５が生じてしまい、下地の下部層間絶縁膜３５１が露出されることとなる。 However, the etching rate when physically etching the barrier metal layer 356 at the bottom of the connection hole 361 differs depending on various structures and positional relationships of the upper wiring groove 362 or the connection hole 361, and therefore, all the connection holes 361 in the wafer are used. It is difficult to achieve both the complete removal of the bottom barrier metal layer 356 and the reliable leaving of the barrier metal layer 356 in the upper wiring trench 362 and the like. Therefore, in reality, when the barrier metal layer 356 at the bottom of the connection hole 361 is completely removed, portions where the barrier metal layer 356 such as the upper wiring groove 362 is necessary are locally formed as shown in FIG. As a result, a gap portion 365 from which the barrier metal layer 356 is removed is formed, and the underlying lower interlayer insulating film 351 is exposed.

そこで、このようなバリアメタル層３５６上の抜け部３６５を覆うために物理エッチング処理後にバリアメタル層３５６を成膜し直す方法も試みられている。通常、バリアメタル層３５６の成膜と物理エッチング処理はin-situで同一のＰＶＤ（Physical Vapor Deposition）装置用チャンバ内で行われるため、物理エッチング処理後にバリアメタル層３５６を再成膜する場合もＰＶＤ法によるものが主流となっている。 Therefore, an attempt has been made to re-deposit the barrier metal layer 356 after the physical etching process in order to cover the gap 365 on the barrier metal layer 356. Usually, the film formation and the physical etching process of the barrier metal layer 356 are performed in-situ in the same chamber for the PVD (Physical Vapor Deposition) apparatus. Therefore, the barrier metal layer 356 may be formed again after the physical etching process. The PVD method is the mainstream.

図６は、物理エッチング処理後にＰＶＤ法によってバリアメタル層を再成膜した状態を模式的に示す断面図である。図５−３に示されるように、上層配線溝３６２の底面に局所的に形成される抜け部３６５は、下部層間絶縁膜３５１にまで達する位にバリアメタル層３５６と配線溝エッチングストッパ用絶縁膜３５３がエッチングされ、その他の部位との間で凹凸を形成している。そのため、図６に示されるように、上層配線溝３６２のバリアメタル層３５６の抜け部３６５などはＰＶＤ法によるバリアメタル層３５６の再成膜を行っても、段差被覆性不足により十分に被覆することができない。その結果、図５−４に示されるように、その後に形成する銅配線３５７と下部層間絶縁膜３５１が直接触れる箇所３６５ａが発生し、銅の拡散による絶縁不良を引き起こして、デバイス特性の劣化を引き起こしてしまうという問題点があった。 FIG. 6 is a cross-sectional view schematically showing a state in which the barrier metal layer is formed again by the PVD method after the physical etching process. As shown in FIG. 5C, the gap portion 365 locally formed on the bottom surface of the upper wiring groove 362 has a barrier metal layer 356 and a wiring groove etching stopper insulating film as far as the lower interlayer insulating film 351. 353 is etched to form unevenness with other parts. Therefore, as shown in FIG. 6, the gap 365 of the barrier metal layer 356 in the upper wiring groove 362 is sufficiently covered even when the barrier metal layer 356 is formed again by the PVD method due to insufficient step coverage. I can't. As a result, as shown in FIG. 5-4, a portion 365a that directly contacts the copper wiring 357 and the lower interlayer insulating film 351 formed thereafter is generated, causing an insulation failure due to copper diffusion, resulting in deterioration of device characteristics. There was a problem of causing it.

この発明は、上記に鑑みてなされたもので、銅配線を用いて配線を行う半導体装置において、接続孔のバリアメタル層の除去の際に、上層配線溝におけるバリアメタル層の除去による層間絶縁膜への銅の拡散を抑えることができる半導体装置とその製造方法を得ることを目的とする。 The present invention has been made in view of the above, and in a semiconductor device that performs wiring using copper wiring, the interlayer insulating film is formed by removing the barrier metal layer in the upper wiring groove when removing the barrier metal layer in the connection hole. An object of the present invention is to obtain a semiconductor device capable of suppressing copper diffusion into the semiconductor device and a manufacturing method thereof.

上記目的を達成するため、この発明にかかる半導体装置は、所定の形状にパターン形成された銅を含む材料によって構成される下層銅配線を有する下層配線層と、所定の形状にパターン形成され、前記下層銅配線と電気的に接続され、銅を含む材料によって構成される上層銅配線を有する上層配線層と、を備える半導体装置において、前記上層配線層は、所定の形状の配線溝に上層銅配線が埋め込まれた上部層間絶縁膜と、前記上層銅配線と前記下層配線層の前記下層銅配線とを接続する接続孔に前記上層銅配線が埋め込まれた下部層間絶縁膜と、前記上部層間絶縁膜の前記配線溝の下部と前記下部層間絶縁膜との間に、銅の拡散を防止する所定の厚さの銅拡散防止用絶縁膜と、を備えることを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention is formed by patterning a lower-layer wiring layer having a lower-layer copper wiring composed of a material containing copper patterned in a predetermined shape into a predetermined shape, An upper layer wiring layer having an upper layer copper wiring electrically connected to the lower layer copper wiring and made of a material containing copper, wherein the upper layer wiring layer is formed in a wiring groove having a predetermined shape. An upper interlayer insulating film in which the upper copper wiring is embedded in a connection hole connecting the upper copper wiring and the lower copper wiring of the lower wiring layer, and the upper interlayer insulating film A copper diffusion preventing insulating film having a predetermined thickness for preventing copper diffusion is provided between the lower portion of the wiring trench and the lower interlayer insulating film.

この発明によれば、配線溝底部に銅拡散防止用絶縁膜を形成したので、接続孔底部のバリアメタル層を完全にエッチングした際に、配線溝底部のバリアメタル層下部が露出しても、その位置は銅拡散防止用絶縁膜中となり、配線溝内に埋め込まれる銅配線の銅の下部層間絶縁膜中への拡散が防止され、ストレスマイグレーションやエレクトロマイグレーションに対する信頼性を向上させることができるという効果を有する。 According to the present invention, since the insulating film for preventing copper diffusion is formed at the bottom of the wiring trench, even when the barrier metal layer at the bottom of the wiring trench is exposed when the barrier metal layer at the bottom of the connection hole is completely etched, The position is in the insulating film for preventing copper diffusion, and the copper wiring buried in the wiring trench is prevented from diffusing into the lower interlayer insulating film of copper, and the reliability against stress migration and electromigration can be improved. Has an effect.

以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。ただし、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。 Exemplary embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be explained below in detail with reference to the accompanying drawings. However, the cross-sectional views of the semiconductor devices used in the following embodiments are schematic, and the relationship between the thickness and width of the layers, the ratio of the thicknesses of the layers, and the like are different from the actual ones.

実施の形態１．
図１は、この発明にかかる半導体装置の構造の一例を示す一部断面図である。シリコンなどの基板１０の上面内には、シリコン酸化膜などからなる素子分離絶縁膜１１が形成されている。素子分離絶縁膜１１によって規定される素子形成領域内には、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタ２０が形成されている。ＭＯＳトランジスタ２０は、ゲート酸化膜２２、ゲート電極２３およびサイドウォール２４からなるゲート構造２１と、ゲート構造２１の下方のチャネル領域を挟んで対を成すソース／ドレイン領域２５とを有している。 Embodiment 1 FIG.
FIG. 1 is a partial cross-sectional view showing an example of the structure of a semiconductor device according to the present invention. An element isolation insulating film 11 made of a silicon oxide film or the like is formed in the upper surface of the substrate 10 such as silicon. A MOS (Metal-Oxide Semiconductor) transistor 20 is formed in the element formation region defined by the element isolation insulating film 11. The MOS transistor 20 has a gate structure 21 composed of a gate oxide film 22, a gate electrode 23 and a sidewall 24, and a source / drain region 25 which forms a pair with a channel region below the gate structure 21 interposed therebetween.

ＭＯＳトランジスタ２０が形成される基板１０上には、複数の配線層が形成されており、図１の例では、基板１０上に第１と第２の配線層３０，５０の２層の配線層が形成される場合が示されている。第１の配線層３０は、ＭＯＳトランジスタ２０を有する基板１０上に形成される下部層間絶縁膜３１と、第１層配線３４が形成される上部層間絶縁膜３３と、を含む。下部層間絶縁膜３１内には、ＭＯＳトランジスタ２０のソース／ドレイン領域２５に接続された複数のプラグ３２が形成されている。また、第１層配線３４は、上部層間絶縁膜３３内の所定の位置に、バリアメタル層３５と銅配線３６とが積層されて構成される。そして、この第１層配線３４は、下部層間絶縁膜３１に形成されたプラグ３２に接続され、下層のソース／ドレイン領域２５と電気的に接続される。 A plurality of wiring layers are formed on the substrate 10 on which the MOS transistor 20 is formed. In the example of FIG. 1, two wiring layers of the first and second wiring layers 30 and 50 are formed on the substrate 10. The case where is formed is shown. The first wiring layer 30 includes a lower interlayer insulating film 31 formed on the substrate 10 having the MOS transistor 20 and an upper interlayer insulating film 33 on which the first layer wiring 34 is formed. A plurality of plugs 32 connected to the source / drain region 25 of the MOS transistor 20 are formed in the lower interlayer insulating film 31. The first layer wiring 34 is configured by laminating a barrier metal layer 35 and a copper wiring 36 at a predetermined position in the upper interlayer insulating film 33. The first layer wiring 34 is connected to a plug 32 formed in the lower interlayer insulating film 31 and is electrically connected to the underlying source / drain region 25.

第２の配線層５０は、第１の配線層３０上に形成され、下部層間絶縁膜５１と、銅拡散防止用絶縁膜５２と、配線溝エッチングストッパ用絶縁膜５３と、上部層間絶縁膜５４と、これらの各絶縁膜５１〜５４内に所定の形状にパターン形成され、第１の配線層３０の第１層配線３４と電気的に接続される第２層配線５５と、を含む。第２層配線５５は、上部層間絶縁膜５４内の所定の形状に形成された上層配線溝６２内と、銅拡散防止用絶縁膜５２、配線溝エッチングストッパ用絶縁膜５３および下部層間絶縁膜５１中に上層配線溝６２と下層の第１層配線３４とを結ぶように形成された接続孔６１内に、バリアメタル層５６と銅配線５７とが積層されて構成される。 The second wiring layer 50 is formed on the first wiring layer 30, and includes a lower interlayer insulating film 51, a copper diffusion preventing insulating film 52, a wiring groove etching stopper insulating film 53, and an upper interlayer insulating film 54. And a second layer wiring 55 that is patterned in a predetermined shape in each of these insulating films 51 to 54 and is electrically connected to the first layer wiring 34 of the first wiring layer 30. The second layer wiring 55 includes an upper layer wiring groove 62 formed in a predetermined shape in the upper interlayer insulating film 54, a copper diffusion preventing insulating film 52, a wiring groove etching stopper insulating film 53, and a lower interlayer insulating film 51. A barrier metal layer 56 and a copper wiring 57 are laminated in a connection hole 61 formed so as to connect the upper layer wiring groove 62 and the lower first layer wiring 34 therein.

下部層間絶縁膜５１と上部層間絶縁膜５４は、従来から使用されている酸化膜などの層間絶縁膜を用いることができる。また、配線溝エッチングストッパ用絶縁膜５３は、上部層間絶縁膜５４に形成される上層配線溝６２の底部に相当する部分に形成され、上部層間絶縁膜５４に配線溝形成時のエッチングストッパとして機能する絶縁膜である。 As the lower interlayer insulating film 51 and the upper interlayer insulating film 54, an interlayer insulating film such as an oxide film conventionally used can be used. The wiring groove etching stopper insulating film 53 is formed in a portion corresponding to the bottom of the upper wiring groove 62 formed in the upper interlayer insulating film 54 and functions as an etching stopper when forming the wiring groove in the upper interlayer insulating film 54. This is an insulating film.

銅拡散防止用絶縁膜５２は、上層配線溝６２に作製される銅配線５７の銅が下部層間絶縁膜５１中に拡散することを防止する機能を有する膜であり、たとえば、ＳｉＮ，ＳｉＣＯ、その他テフロン（登録商標）などの電気的に絶縁性能を有する材料を用いることができる。この銅拡散防止用絶縁膜５２は、接続孔６１底部のバリアメタル層５６のエッチングの際に発生する上層配線溝６２底部の局所的なエッチング深さの最大値が、この銅拡散防止用絶縁膜５２の厚さ内に収まるように形成される。この厚さは、予め実験にて求めておく必要がある。 The copper diffusion preventing insulating film 52 is a film having a function of preventing the copper of the copper wiring 57 formed in the upper wiring groove 62 from diffusing into the lower interlayer insulating film 51. For example, SiN, SiCO, etc. An electrically insulating material such as Teflon (registered trademark) can be used. The copper diffusion prevention insulating film 52 has a maximum value of the local etching depth at the bottom of the upper wiring groove 62 generated when the barrier metal layer 56 at the bottom of the connection hole 61 is etched. 52 so as to be within a thickness of 52. This thickness needs to be obtained in advance by experiments.

このように、配線溝エッチングストッパ用絶縁膜５３で、接続孔６１の底部のバリアメタル層５６の完全な除去の際における上層配線溝６２底部のバリアメタル層５６の一部が下部層間絶縁膜５１まで除去されることを防止し、配線溝エッチングストッパ用絶縁膜５３を貫通するようにその一部が除去されたとしても、さらに下部の銅拡散防止用絶縁膜５２によって、その後に形成される銅配線５７の銅の下部層間絶縁膜５１への拡散を防止する。 As described above, the insulating film 53 for the wiring groove etching stopper is such that a part of the barrier metal layer 56 at the bottom of the upper wiring groove 62 is completely removed from the lower interlayer insulating film 51 when the barrier metal layer 56 at the bottom of the connection hole 61 is completely removed. Even if a part of the wiring groove etching stopper insulating film 53 is removed so as to penetrate through the wiring groove etching stopper insulating film 53, the copper diffusion prevention insulating film 52 is further formed by the lower copper diffusion preventing insulating film 52. Diffusion of the wiring 57 into the lower interlayer insulating film 51 of copper is prevented.

つぎに、この発明にかかる半導体装置の製造方法について説明する。図２−１〜図２−７は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。ただし、以下の説明では、この実施の形態１の特徴となる配線層を形成する手順のみを示す。また、配線層は複数層形成されることもあるので、基板を含む下層に形成される配線（以下、下層配線層という。図１の第１の配線層３０に対応する。）１３０上に、上層の配線（以下、上層配線層という。図１の第２の配線層５０に対応する。）１５０を形成する場合を例に挙げて説明する。 Next, a method for manufacturing a semiconductor device according to the present invention will be described. FIGS. 2-1 to 2-7 are cross-sectional views schematically showing the procedure of the method of manufacturing the semiconductor device according to the present invention. However, in the following description, only the procedure for forming the wiring layer, which is a feature of the first embodiment, is shown. In addition, since a plurality of wiring layers may be formed, a wiring (hereinafter referred to as a lower wiring layer, corresponding to the first wiring layer 30 in FIG. 1) 130 formed in a lower layer including the substrate is formed. An example of forming an upper wiring (hereinafter referred to as an upper wiring layer, corresponding to the second wiring layer 50 in FIG. 1) 150 will be described as an example.

まず、図２−１に示されるように、下層配線層１３０が形成された基板を用意する。ここでは、たとえば図示しない半導体基板上の層間絶縁膜１３３の所定の位置に形成された下層配線溝１４２の側壁部と底部を覆うようにＴａ／ＴａＮなどの銅の拡散を防止するバリアメタル層１３５が形成され、さらにその内部を下層銅配線１３６で埋めた下層配線１３４が用意される。 First, as shown in FIG. 2A, a substrate on which the lower wiring layer 130 is formed is prepared. Here, for example, a barrier metal layer 135 for preventing the diffusion of copper such as Ta / TaN so as to cover the side wall and bottom of the lower wiring trench 142 formed at a predetermined position of the interlayer insulating film 133 on the semiconductor substrate (not shown). And a lower layer wiring 134 is prepared in which the inside is filled with the lower layer copper wiring 136.

ついで、図２−２に示されるように、この下層配線層１３０上に、４層積層構造の層間絶縁膜１５１〜１５４を形成する。つまり、下層配線層１３０上に、下部層間絶縁膜１５１、銅拡散防止用絶縁膜１５２、配線溝エッチングストッパ用絶縁膜１５３、および上部層間絶縁膜１５４を順に積層させる。配線溝エッチングストッパ用絶縁膜１５３は、後の工程で上部層間絶縁膜１５４における上層配線溝１６２形成時のエッチングストッパとして機能させるために、上層配線溝１６２の底部に相当する部分に形成される。なお、配線溝エッチングストッパ用絶縁膜１５３と銅拡散防止用絶縁膜１５２の厚さと、後の工程で形成されるバリアメタル層１５６の厚さの合計は、バリアメタル層１５６のエッチングの際に発生する局所的なエッチング深さの最大値よりも大きくなるように設計される。 Next, as shown in FIG. 2B, on the lower wiring layer 130, interlayer insulating films 151 to 154 having a four-layer stacked structure are formed. That is, on the lower wiring layer 130, the lower interlayer insulating film 151, the copper diffusion preventing insulating film 152, the wiring groove etching stopper insulating film 153, and the upper interlayer insulating film 154 are sequentially stacked. The wiring groove etching stopper insulating film 153 is formed in a portion corresponding to the bottom of the upper wiring groove 162 in order to function as an etching stopper when forming the upper wiring groove 162 in the upper interlayer insulating film 154 in a later step. Note that the sum of the thickness of the insulating film 153 for the wiring trench etching stopper and the insulating film 152 for preventing copper diffusion and the thickness of the barrier metal layer 156 formed in a later step is generated when the barrier metal layer 156 is etched. It is designed to be larger than the maximum value of the local etching depth.

ついで、図２−３に示されるように、リソグラフィ技術とエッチング技術によって、上部層間絶縁膜１５４上にフォトレジストを塗布した後、上層配線溝１６２を形成する部分のフォトレジストを除去し、上記フォトレジストをマスクとして上部層間絶縁膜１５４をエッチングする。このとき、配線溝エッチングストッパ用絶縁膜１５３が、上部層間絶縁膜１５４のエッチング時のストッパとして働く。これにより、上層配線溝１６２が形成される。その後、上部層間絶縁膜１５４と配線溝エッチングストッパ用絶縁膜１５３上にフォトレジストを塗布した後、下層銅配線１３６と上層配線溝１６２とを接続する接続孔１６１を形成する部分のフォトレジストを除去し、上記フォトレジストをマスクとして配線溝エッチングストッパ用絶縁膜１５３、銅拡散防止用絶縁膜１５２および下部層間絶縁膜１５１をエッチングする。このときの、上層配線溝１６２の底部が下層銅配線１３６に到達する位置まで下部層間絶縁膜１５１をエッチングする。これにより、接続孔１６１が形成される。 Next, as shown in FIG. 2-3, after applying a photoresist on the upper interlayer insulating film 154 by lithography and etching techniques, the portion of the photoresist where the upper wiring trench 162 is formed is removed, and the photo The upper interlayer insulating film 154 is etched using the resist as a mask. At this time, the wiring groove etching stopper insulating film 153 functions as a stopper when the upper interlayer insulating film 154 is etched. As a result, the upper wiring groove 162 is formed. Thereafter, a photoresist is applied on the upper interlayer insulating film 154 and the wiring groove etching stopper insulating film 153, and then a portion of the photoresist that forms the connection hole 161 connecting the lower layer copper wiring 136 and the upper layer wiring groove 162 is removed. Then, using the photoresist as a mask, the wiring groove etching stopper insulating film 153, the copper diffusion preventing insulating film 152, and the lower interlayer insulating film 151 are etched. At this time, the lower interlayer insulating film 151 is etched until the bottom of the upper wiring groove 162 reaches the lower copper wiring 136. Thereby, the connection hole 161 is formed.

接続孔１６１のエッチングに使用したフォトレジストを除去した後、図２−４に示されるように、銅の拡散防止の役目を果たすバリアメタル層１５６を形成する。ここでは、バリアメタル層１５６として、たとえばＴａ／ＴａＮの積層膜をＰＶＤ法にて成膜したものとする。このバリアメタル層１５６は、上部層間絶縁膜１５４の上面、上層配線溝１６２の側面と底面、および接続孔１６１の側面と底面に形成される。 After the photoresist used for etching the connection hole 161 is removed, as shown in FIG. 2-4, a barrier metal layer 156 that serves to prevent copper diffusion is formed. Here, as the barrier metal layer 156, for example, a Ta / TaN laminated film is formed by the PVD method. The barrier metal layer 156 is formed on the upper surface of the upper interlayer insulating film 154, the side surface and the bottom surface of the upper wiring groove 162, and the side surface and the bottom surface of the connection hole 161.

続いて、図２−５に示されるように、バリアメタル層１５６を成膜した装置と同一装置内にて、リスパッタなどのエッチング処理を行い、接続孔１６１の底部のバリアメタル層１５６を完全に除去し、接続孔１６１の底部に存在する不純物などを除去する。このとき、発明が解決しようとする課題でも述べたように、上層配線溝１６２底部のバリアメタル層１５６も除去され、下地の絶縁膜が露出してしまう抜け部１６５が局所的に発生する。しかし、この実施の形態１では、バリアメタル層１５６と配線溝エッチングストッパ用絶縁膜１５３と銅拡散防止用絶縁膜１５２を合わせた膜厚は、この接続孔１６１の底部のバリアメタル層１５６のエッチング時に除去される最大厚さよりも厚くしているため、上層配線溝１６２上で局所的にバリアメタル層１５６が除去される部分でも、下部層間絶縁膜１５１まで除去（露出）されることはない。つまり、上層配線溝１６２底部で最も除去された部分でも、銅拡散防止用絶縁膜１５２が露出される状態となる。 Subsequently, as shown in FIG. 2-5, an etching process such as resputtering is performed in the same apparatus as the apparatus in which the barrier metal layer 156 is formed, so that the barrier metal layer 156 at the bottom of the connection hole 161 is completely removed. The impurities and the like present at the bottom of the connection hole 161 are removed. At this time, as described in the problem to be solved by the present invention, the barrier metal layer 156 at the bottom of the upper wiring groove 162 is also removed, and a void 165 is locally generated where the underlying insulating film is exposed. However, in the first embodiment, the total thickness of the barrier metal layer 156, the wiring groove etching stopper insulating film 153, and the copper diffusion preventing insulating film 152 is such that the barrier metal layer 156 at the bottom of the connection hole 161 is etched. Since it is thicker than the maximum thickness that is sometimes removed, even the portion where the barrier metal layer 156 is locally removed on the upper wiring trench 162 is not removed (exposed) to the lower interlayer insulating film 151. That is, the copper diffusion preventing insulating film 152 is exposed even at the most removed portion at the bottom of the upper wiring trench 162.

ついで、図２−６に示されるように、上層銅配線１５７の銅と下部層間絶縁膜１５１との直接の接触や、接続孔１６１底部での上層銅配線１５７の銅と下層銅配線１３６の銅同士の直接の接触を防ぐために、バリアメタル層１５６のエッチング処理を行った装置と同一装置内において再度ＰＶＤ法でＴａ／ＴａＮの積層膜などからなるバリアメタル層１５６を成膜する。これにより、上層配線溝１６２底部のバリアメタル層１５６の下地が露出した部分がバリアメタル層１５６で被覆される。 Next, as shown in FIG. 2-6, direct contact between the copper of the upper copper wiring 157 and the lower interlayer insulating film 151, and the copper of the upper copper wiring 157 and the copper of the lower copper wiring 136 at the bottom of the connection hole 161 are performed. In order to prevent direct contact between each other, a barrier metal layer 156 made of a Ta / TaN laminated film or the like is formed again by the PVD method in the same apparatus as the apparatus in which the etching process of the barrier metal layer 156 is performed. As a result, the exposed portion of the bottom of the barrier metal layer 156 at the bottom of the upper wiring trench 162 is covered with the barrier metal layer 156.

引き続いて、接続孔１６１および上層配線溝１６２に上層銅配線１５７を形成するための図示しない銅シード層を成膜し、めっき法によって上層配線溝１６２内と接続孔１６１内の銅シード層上に銅膜を埋め込んで上層銅配線１５７を形成し、ＣＭＰなどによる研磨処理などを行って、図２−７に示されるように、上層配線１５５が形成される。以上により、半導体装置の下層配線層１３０上に上層配線層１５０が作製される。 Subsequently, a copper seed layer (not shown) for forming the upper copper wiring 157 is formed in the connection hole 161 and the upper wiring groove 162, and is plated on the copper seed layer in the upper wiring groove 162 and the connection hole 161 by plating. The upper layer wiring 155 is formed by embedding the copper film to form the upper layer copper wiring 157 and performing a polishing process by CMP or the like, as shown in FIG. 2-7. As described above, the upper wiring layer 150 is formed on the lower wiring layer 130 of the semiconductor device.

この実施の形態１によれば、上層配線溝１６２底部に銅拡散防止用絶縁膜１５２を形成したので、接続孔１６１底部のバリアメタル層１５６を完全にエッチングした際に生じる上層配線溝１６２の下部の絶縁膜の露出（エッチング）が最大深さまで行われたとしても、その位置は銅拡散防止用絶縁膜１５２中となる。そのため、接続孔１６１のエッチング処理後のＰＶＤ法によるバリアメタル層１５６の再成膜で、上層配線溝１６２底部の抜け部１６５について、十分な段差被覆が得られなかった場合、つまり下地が露出した部分を完全に埋めることができなかった場合でも、上層配線溝１６２内に埋め込まれる上層銅配線１５７の銅の下部層間絶縁膜１５１中への拡散が防止され、ストレスマイグレーションやエレクトロマイグレーションに対する信頼性を向上させることができるという効果を有する。 According to the first embodiment, since the copper diffusion preventing insulating film 152 is formed at the bottom of the upper wiring groove 162, the lower portion of the upper wiring groove 162 generated when the barrier metal layer 156 at the bottom of the connection hole 161 is completely etched. Even if the insulating film is exposed (etched) to the maximum depth, the position is in the copper diffusion preventing insulating film 152. Therefore, when the barrier metal layer 156 is re-formed by the PVD method after the etching process of the connection hole 161, a sufficient step coverage is not obtained at the bottom portion 165 of the upper wiring groove 162, that is, the base is exposed. Even when the portion cannot be completely filled, diffusion of the upper copper wiring 157 buried in the upper wiring trench 162 into the lower interlayer insulating film 151 of copper is prevented, and reliability against stress migration and electromigration is improved. It has the effect that it can be improved.

実施の形態２．
実施の形態１の配線溝エッチングストッパ用絶縁膜１５３の下（下部層間絶縁膜１５１の上）の銅拡散防止用絶縁膜１５２として、実施の形態１の銅拡散防止用絶縁膜１５２に電子線キュアなどの改質処理を行って、銅の拡散を防止するとともにプラズマダメージ耐性をもたせた材料を用いることもできる。 Embodiment 2. FIG.
As the copper diffusion preventing insulating film 152 under the wiring trench etching stopper insulating film 153 of the first embodiment (on the lower interlayer insulating film 151), the copper diffusion preventing insulating film 152 of the first embodiment is applied with an electron beam cure. It is also possible to use a material that has been subjected to a modification treatment such as preventing copper diffusion and having plasma damage resistance.

この実施の形態２によれば、銅拡散防止機能とプラズマダメージ耐性のある材料を銅拡散防止用絶縁膜１５２として使用するようにしたので、バリアメタル層１５６のカバレッジが不足している部分から銅の下部層間絶縁膜１５１中への拡散が防止されるとともに、エッチング処理時のプラズマによる絶縁膜の誘電率上昇を防ぎ、配線間容量の増加による配線の遅延時間の増加を抑制することができるという効果を有する。 According to the second embodiment, since a material having a copper diffusion preventing function and a plasma damage resistance is used as the copper diffusion preventing insulating film 152, the copper from the portion where the barrier metal layer 156 has insufficient coverage. Can be prevented from being diffused into the lower interlayer insulating film 151, the dielectric constant of the insulating film can be prevented from being increased by plasma during the etching process, and an increase in the delay time of the wiring due to the increase in the capacitance between the wirings can be suppressed. Has an effect.

実施の形態３．
図３は、この発明にかかる半導体装置の配線層の実施の形態３の構造を模式的に示す断面図である。この実施の形態３では、実施の形態１の配線溝エッチングストッパ用絶縁膜１５３の下（下部層間絶縁膜１５１の上）の銅拡散防止用絶縁膜１５２に代えて、接続孔１６１の底部のバリアメタル層１５６のin-situエッチングに対してエッチング耐性のあるin-situエッチングストッパ用絶縁膜１５８を用いた構造を有している。このin-situエッチングストッパ用絶縁膜１５８として、ＳｉＮ，ＳｉＣＮやテフロン（登録商標）などのin-situエッチングに対する耐性を有し、電気的に絶縁性能を有する材料を用いることができる。 Embodiment 3 FIG.
FIG. 3 is a cross-sectional view schematically showing the structure of the third embodiment of the wiring layer of the semiconductor device according to the present invention. In this third embodiment, instead of the copper diffusion preventing insulating film 152 under the wiring groove etching stopper insulating film 153 of the first embodiment (on the lower interlayer insulating film 151), a barrier at the bottom of the connection hole 161 is used. The metal layer 156 has a structure using an in-situ etching stopper insulating film 158 that is resistant to in-situ etching. As the in-situ etching stopper insulating film 158, a material having resistance to in-situ etching such as SiN, SiCN, and Teflon (registered trademark) and having an electrically insulating performance can be used.

このような構造の半導体装置の配線層は、銅拡散防止用絶縁膜１５２の代わりにin-situエッチングストッパ用絶縁膜１５８を形成する点を除いて、実施の形態１で説明した製造方法と同様の手順で作成されるので、その詳細な説明を省略する。 The wiring layer of the semiconductor device having such a structure is the same as the manufacturing method described in the first embodiment except that an in-situ etching stopper insulating film 158 is formed instead of the copper diffusion preventing insulating film 152. The detailed description thereof will be omitted.

図４−１は、接続孔底部のバリアメタル層をin-situエッチングで除去した状態を模式的に示す断面図であり、図４−２は、in-situエッチングで除去後にバリアメタル層を再成膜した状態を模式的に示す断面図である。図４−１に示されるように、このin-situエッチングストッパ用絶縁膜１５８を用いることで、接続孔１６１底部のバリアメタル層１５６を除去する工程では、上層配線溝１６２の底部の一部ではバリアメタル層１５６と配線溝エッチングストッパ用絶縁膜１５３がエッチングされ、局所的に抜け部１６５が発生してしまうが、in-situエッチングに耐性を有するin-situエッチングストッパ用絶縁膜１５８ではその削れ（エッチング）が抑制される。そのため、銅拡散防止用絶縁膜１５２まで削れていた（エッチングされていた）実施の形態１，２の場合と比較して、上層配線溝１６２底部の一部でエッチングの際に発生する段差が低減される。これにより、図４−２に示されるように、in-situエッチング後にＰＶＤ法によって再成膜するバリアメタル層１５６の段差被覆性が改善され、バリアメタル層１５６の抜け部１６５がなくなる。この結果、バリアメタル層１５６の抜け部１６５からの銅の下部層間絶縁膜１５１中への拡散が防止され、ストレスマイグレーションやエレクトロマイグレーションに対する信頼性が向上する。 FIG. 4A is a cross-sectional view schematically showing a state in which the barrier metal layer at the bottom of the connection hole is removed by in-situ etching. FIG. 4B is a diagram showing the state after the barrier metal layer is removed by in-situ etching. It is sectional drawing which shows the state which formed into a film typically. As shown in FIG. 4A, in the step of removing the barrier metal layer 156 at the bottom of the connection hole 161 by using this in-situ etching stopper insulating film 158, in the part of the bottom of the upper wiring groove 162, The barrier metal layer 156 and the wiring groove etching stopper insulating film 153 are etched, and a gap 165 is locally generated. The in-situ etching stopper insulating film 158 having resistance to in-situ etching is scraped off. (Etching) is suppressed. Therefore, compared with the case of Embodiments 1 and 2 where the insulating film 152 for preventing copper diffusion has been cut (etched), the level difference generated at the time of etching at a part of the bottom portion of the upper wiring groove 162 is reduced. Is done. As a result, as shown in FIG. 4B, the step coverage of the barrier metal layer 156 to be re-formed by PVD after in-situ etching is improved, and the gap 165 of the barrier metal layer 156 is eliminated. As a result, copper is prevented from diffusing into the lower interlayer insulating film 151 from the gap 165 of the barrier metal layer 156, and the reliability against stress migration and electromigration is improved.

この実施の形態３によれば、上層配線溝１６２の底部にin-situエッチングストッパ用絶縁膜１５８を形成したので、接続孔１６１底部のバリアメタル層１５６を完全に除去するin-situエッチング時に生じる上層配線溝１６２の底部の局所的なエッチングが、このin-situエッチングストッパ用絶縁膜１５８で止められる。そのため、エッチングされるのはバリアメタル層１５６と配線溝エッチングストッパ用絶縁膜１５３のみとなり、その段差（エッチング量）を実施の形態１，２の場合と比して小さくすることができる。その結果、in-situエッチング後に成膜するバリアメタル層１５６の再成膜において段差被覆性が改善されるという効果を有する。 According to the third embodiment, since the in-situ etching stopper insulating film 158 is formed at the bottom of the upper wiring trench 162, it occurs at the time of in-situ etching in which the barrier metal layer 156 at the bottom of the connection hole 161 is completely removed. Local etching at the bottom of the upper wiring trench 162 is stopped by the in-situ etching stopper insulating film 158. Therefore, only the barrier metal layer 156 and the wiring groove etching stopper insulating film 153 are etched, and the step (etching amount) can be made smaller than in the first and second embodiments. As a result, the step coverage is improved in the re-deposition of the barrier metal layer 156 formed after in-situ etching.

実施の形態４．
実施の形態３の配線溝エッチングストッパ用絶縁膜１５３の下（下部層間絶縁膜１５１の上）のin-situエッチングストッパ用絶縁膜１５８として、実施の形態３の銅拡散防止用絶縁膜１５８に電子線キュアなどの改質処理を行って、in-situエッチングに対するエッチング耐性を有するとともにプラズマダメージ耐性をもたせた材料を用いることもできる。 Embodiment 4 FIG.
As an in-situ etching stopper insulating film 158 under the wiring groove etching stopper insulating film 153 of the third embodiment (on the lower interlayer insulating film 151), electrons are added to the copper diffusion preventing insulating film 158 of the third embodiment. It is also possible to use a material having plasma etching resistance as well as etching resistance against in-situ etching by performing a modification treatment such as line curing.

この実施の形態４によれば、in-situエッチング耐性とプラズマダメージ耐性のある材料をin-situエッチングストッパ用絶縁膜１５８として使用することで、バリアメタル層１５６のin-situエッチング時に発生する絶縁膜の削れ（エッチング）を抑制するとともに、in-situエッチング処理時のプラズマによる絶縁膜の誘電率上昇を防ぎ、配線間容量の増加による配線の遅延時間の増加を抑制することができるという効果を有する。 According to the fourth embodiment, by using a material having in-situ etching resistance and plasma damage resistance as the in-situ etching stopper insulating film 158, insulation generated during in-situ etching of the barrier metal layer 156 is performed. In addition to suppressing film scraping (etching), the dielectric constant of the insulating film due to plasma during the in-situ etching process can be prevented, and an increase in interconnect delay time due to an increase in interconnect capacitance can be suppressed. Have.

なお、上述した実施の形態１〜４の説明では、バリアメタル層１５６として、ＰＶＤ法で作製したＴａ／ＴａＮの積層膜を用いたが、いずれかの単層でバリアメタル層１５６を構成してもよい。また、他の材料として、Ｔｉ（チタン）、Ｗ（タングステン）などの高融点金属、もしくはそれらの窒化物、窒化珪化物、またはこれらの積層膜を用いてもよい。 In the above description of the first to fourth embodiments, a Ta / TaN laminated film manufactured by the PVD method is used as the barrier metal layer 156. However, the barrier metal layer 156 is configured by any single layer. Also good. Further, as other materials, refractory metals such as Ti (titanium) and W (tungsten), nitrides thereof, silicide nitrides, or a laminated film thereof may be used.

さらに、上述した実施の形態１〜４の説明では、接続孔１６１の底部のバリアメタル層１５６のエッチング後に、ＰＶＤ法によるＴａ／ＴａＮの積層膜を用いてバリアメタル層１５６を再形成していたが、この場合にも、いずれかの単層膜をバリアメタル層１５６として再形成してもよいし、Ｔｉ，Ｗなどの高融点金属、もしくはそれらの窒化物、窒化珪化物、炭化窒化物などの他の材料でバリアメタル層１５６を再形成してもよい。また、上述した説明では、銅配線の配線層の場合を説明したが、銅を含む材料によって構成される配線の場合にも同様に適用することができる。 Furthermore, in the above description of the first to fourth embodiments, the barrier metal layer 156 is re-formed using a Ta / TaN laminated film by the PVD method after the etching of the barrier metal layer 156 at the bottom of the connection hole 161. However, also in this case, any single layer film may be re-formed as the barrier metal layer 156, or a refractory metal such as Ti or W, or a nitride, silicide nitride, carbonitride, or the like thereof. The barrier metal layer 156 may be re-formed with other materials. In the above description, the case of the wiring layer of the copper wiring has been described. However, the present invention can be similarly applied to the case of the wiring made of a material containing copper.

以上のように、この発明にかかる半導体装置は、銅配線を有する半導体装置に有用であり、特に、ダマシンプロセスによって銅配線を用いた多層配線を有する半導体装置に適している。 As described above, the semiconductor device according to the present invention is useful for a semiconductor device having a copper wiring, and is particularly suitable for a semiconductor device having a multilayer wiring using a copper wiring by a damascene process.

この発明による半導体装置の構造の一例を示す一部断面図である。1 is a partial cross-sectional view showing an example of the structure of a semiconductor device according to the present invention. この発明による半導体装置の配線層の製造方法の手順を模式的に示す断面図である（その１）。It is sectional drawing which shows typically the procedure of the manufacturing method of the wiring layer of the semiconductor device by this invention (the 1). この発明による半導体装置の配線層の製造方法の手順を模式的に示す断面図である（その２）。It is sectional drawing which shows typically the procedure of the manufacturing method of the wiring layer of the semiconductor device by this invention (the 2). この発明による半導体装置の配線層の製造方法の手順を模式的に示す断面図である（その３）。It is sectional drawing which shows typically the procedure of the manufacturing method of the wiring layer of the semiconductor device by this invention (the 3). この発明による半導体装置の配線層の製造方法の手順を模式的に示す断面図である（その４）。It is sectional drawing which shows typically the procedure of the manufacturing method of the wiring layer of the semiconductor device by this invention (the 4). この発明による半導体装置の配線層の製造方法の手順を模式的に示す断面図である（その５）。It is sectional drawing which shows typically the procedure of the manufacturing method of the wiring layer of the semiconductor device by this invention (the 5). この発明による半導体装置の配線層の製造方法の手順を模式的に示す断面図である（その６）。It is sectional drawing which shows typically the procedure of the manufacturing method of the wiring layer of the semiconductor device by this invention (the 6). この発明による半導体装置の配線層の製造方法の手順を模式的に示す断面図である（その７）。It is sectional drawing which shows typically the procedure of the manufacturing method of the wiring layer of the semiconductor device by this invention (the 7). この発明による半導体装置の配線層の実施の形態３の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of Embodiment 3 of the wiring layer of the semiconductor device by this invention. 接続孔の底部のバリアメタル層をin-situエッチングで除去した状態を模式的に示す断面図である。It is sectional drawing which shows typically the state which removed the barrier metal layer of the bottom part of a connection hole by in-situ etching. in-situエッチングで除去後にバリアメタル層を再成膜した状態を模式的に示す断面図である。It is sectional drawing which shows typically the state which formed the barrier metal layer again after removing by in-situ etching. 銅ダマシン配線を有する半導体装置の配線層の製造方法の手順の一例を示す断面図である（その１）。It is sectional drawing which shows an example of the procedure of the manufacturing method of the wiring layer of the semiconductor device which has a copper damascene wiring (the 1). 銅ダマシン配線を有する半導体装置の配線層の製造方法の手順の一例を示す断面図である（その２）。It is sectional drawing which shows an example of the procedure of the manufacturing method of the wiring layer of the semiconductor device which has copper damascene wiring (the 2). 銅ダマシン配線を有する半導体装置の配線層の製造方法の手順の一例を示す断面図である（その３）。It is sectional drawing which shows an example of the procedure of the manufacturing method of the wiring layer of the semiconductor device which has copper damascene wiring (the 3). 銅ダマシン配線を有する半導体装置の配線層の製造方法の手順の一例を示す断面図である（その４）。It is sectional drawing which shows an example of the procedure of the manufacturing method of the wiring layer of the semiconductor device which has copper damascene wiring (the 4). 物理エッチング処理後にＰＶＤ法によってバリアメタル層を再成膜した状態を模式的に示す断面図である。It is sectional drawing which shows typically the state which re-deposited the barrier metal layer by PVD method after the physical etching process.

符号の説明Explanation of symbols

１０基板
１１素子分離絶縁膜
２０ＭＯＳトランジスタ
２１ゲート構造
２２ゲート絶縁膜
２３ゲート電極
２４サイドウォール
２５ソース／ドレイン領域
３０第１の配線層
３１，５１，１５１下部層間絶縁膜
３２プラグ
３３，５４，１３３，１５４上部層間絶縁膜
３４第１層配線
３５，５６，１３５，１５６バリアメタル層
３６，５７，１３６，１５７銅配線
５０第２の配線層
５２，１５２銅拡散防止用絶縁膜
５３，１５３配線溝エッチングストッパ用絶縁膜
５５第２層配線
１３０下部配線層
１３３層間絶縁膜
１３４下層配線層
１４２配線溝
１５０上部配線層
１５５上層配線層
１５８ in-situエッチングストッパ用絶縁膜
１６１接続孔
１６２上層配線溝
１６５抜け部

DESCRIPTION OF SYMBOLS 10 Substrate 11 Element isolation insulating film 20 MOS transistor 21 Gate structure 22 Gate insulating film 23 Gate electrode 24 Side wall 25 Source / drain region 30 First wiring layer 31, 51, 151 Lower interlayer insulating film 32 Plug 33, 54, 133 , 154 Upper interlayer insulating film 34 First layer wiring 35, 56, 135, 156 Barrier metal layer 36, 57, 136, 157 Copper wiring 50 Second wiring layer 52, 152 Copper diffusion preventing insulating film 53, 153 Wiring groove Insulating film for etching stopper 55 Second layer wiring 130 Lower wiring layer 133 Interlayer insulating film 134 Lower wiring layer 142 Wiring groove 150 Upper wiring layer 155 Upper wiring layer 158 In-situ etching stopper insulating film 161 Connection hole 162 Upper wiring groove 165 Missing part

Claims

所定の形状にパターン形成された銅を含む材料によって構成される下層銅配線を有する下層配線層と、
所定の形状にパターン形成され、前記下層銅配線と電気的に接続され、銅を含む材料によって構成される上層銅配線を有する上層配線層と、
を備える半導体装置において、
前記上層配線層は、
所定の形状の配線溝に上層銅配線が埋め込まれた上部層間絶縁膜と、
前記上層銅配線と前記下層配線層の前記下層銅配線とを接続する接続孔に前記上層銅配線が埋め込まれた下部層間絶縁膜と、
前記上部層間絶縁膜の前記配線溝の下部と前記下部層間絶縁膜との間に、銅の拡散を防止する所定の厚さの銅拡散防止用絶縁膜と、
を備えることを特徴とする半導体装置。 A lower wiring layer having a lower copper wiring composed of a material containing copper patterned in a predetermined shape;
An upper wiring layer having an upper copper wiring that is patterned into a predetermined shape, electrically connected to the lower copper wiring, and made of a material containing copper;
In a semiconductor device comprising:
The upper wiring layer is
An upper interlayer insulating film in which an upper layer copper wiring is embedded in a wiring groove of a predetermined shape;
A lower interlayer insulating film in which the upper copper wiring is buried in a connection hole connecting the upper copper wiring and the lower copper wiring of the lower wiring layer;
Between the lower part of the wiring trench of the upper interlayer insulating film and the lower interlayer insulating film, a copper diffusion preventing insulating film having a predetermined thickness for preventing copper diffusion;
A semiconductor device comprising:

前記銅拡散防止用絶縁膜は、プラズマダメージ耐性をさらに有することを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the copper diffusion preventing insulating film further has plasma damage resistance.

所定の形状にパターン形成された銅を含む材料によって構成される下層銅配線を有する下層配線層と、
所定の形状にパターン形成され、前記下層銅配線と電気的に接続され、銅を含む材料によって構成される上層銅配線を有する上層配線層と、
を備える半導体装置において、
前記上層配線層は、
所定の形状の配線溝に上層銅配線がバリアメタル層を介して埋め込まれた上部層間絶縁膜と、
前記上層銅配線と前記下層配線層の前記下層銅配線とを接続する接続孔に前記上層銅配線がバリアメタル層を介して埋め込まれた下部層間絶縁膜と、
前記上部層間絶縁膜の前記配線溝の下部と前記下部層間絶縁膜との間に、前記バリアメタル層のエッチングに対するエッチング耐性を有するin-situエッチングストッパ用絶縁膜と、
を備えることを特徴とする半導体装置。 A lower wiring layer having a lower copper wiring composed of a material containing copper patterned in a predetermined shape;
An upper wiring layer having an upper copper wiring that is patterned into a predetermined shape, electrically connected to the lower copper wiring, and made of a material containing copper;
In a semiconductor device comprising:
The upper wiring layer is
An upper interlayer insulating film in which an upper layer copper wiring is buried in a wiring groove of a predetermined shape via a barrier metal layer;
A lower interlayer insulating film in which the upper copper wiring is buried through a barrier metal layer in a connection hole connecting the upper copper wiring and the lower copper wiring of the lower wiring layer;
In-situ etching stopper insulating film having etching resistance against etching of the barrier metal layer between the lower interlayer insulating film and the lower interlayer insulating film of the upper interlayer insulating film,
A semiconductor device comprising:

前記in-situエッチングストッパ用絶縁膜は、プラズマダメージ耐性をさらに有することを特徴とする請求項３に記載の半導体装置。 The semiconductor device according to claim 3, wherein the in-situ etching stopper insulating film further has a plasma damage resistance.

配線層を有する半導体装置の製造方法であって、
絶縁膜内に所定の形状にパターン形成された下層銅配線を有する下層配線層上に下部層間絶縁膜、銅の前記下部層間絶縁膜への拡散を防止する銅拡散防止用絶縁膜、および上部層間絶縁膜を含む絶縁膜を順に積層させる絶縁膜形成工程と、
前記上部層間絶縁膜に上層銅配線を形成するための配線溝を、その底部が前記上部層間絶縁膜の下面とほぼ同じ深さとなるように形成する配線溝形成工程と、
前記配線溝の底部の所定の位置に、前記下層銅配線に達する接続孔を形成する接続孔形成工程と、
前記配線溝と前記接続孔にバリアメタル層を形成するバリアメタル層形成工程と、
前記接続孔の底部の前記バリアメタル層を完全に除去するバリアメタル層除去工程と、
前記配線溝と前記接続孔にバリアメタル層を再形成するバリアメタル層再形成工程と、
前記バリアメタル層が形成された前記配線溝と前記接続孔内に、上層銅配線を形成する銅配線形成工程と、
を含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device having a wiring layer,
A lower interlayer insulating film having a lower copper wiring patterned in a predetermined shape in the insulating film, a copper diffusion preventing insulating film for preventing diffusion of copper into the lower interlayer insulating film, and an upper interlayer An insulating film forming step of sequentially stacking an insulating film including the insulating film;
A wiring groove forming step for forming a wiring groove for forming an upper layer copper wiring in the upper interlayer insulating film so that a bottom portion thereof is substantially the same depth as a lower surface of the upper interlayer insulating film;
A connection hole forming step of forming a connection hole reaching the lower layer copper wiring at a predetermined position of the bottom of the wiring groove;
A barrier metal layer forming step of forming a barrier metal layer in the wiring groove and the connection hole;
A barrier metal layer removing step of completely removing the barrier metal layer at the bottom of the connection hole;
A barrier metal layer re-forming step of re-forming a barrier metal layer in the wiring groove and the connection hole;
A copper wiring forming step of forming an upper copper wiring in the wiring groove and the connection hole in which the barrier metal layer is formed;
A method for manufacturing a semiconductor device, comprising:

前記絶縁膜形成工程で、前記銅拡散防止用絶縁膜は、銅の前記下部層間絶縁膜への拡散を防止する機能に加えて、プラズマダメージ耐性を有する材料によって形成されることを特徴とする請求項５に記載の半導体装置の製造方法。 The insulating film for preventing copper diffusion is formed of a material having plasma damage resistance in addition to a function of preventing diffusion of copper into the lower interlayer insulating film in the insulating film forming step. Item 6. A method for manufacturing a semiconductor device according to Item 5.

配線層を有する半導体装置の製造方法であって、
絶縁膜内に所定の形状にパターン形成された下層銅配線を有する下層配線層上に下部層間絶縁膜、接続孔の底部のバリアメタル層の除去時におけるエッチング耐性を有するin-situエッチングストッパ用絶縁膜、および上部層間絶縁膜を含む絶縁膜を順に積層させる絶縁膜形成工程と、
前記上部層間絶縁膜に上層銅配線を形成するための配線溝を、その底部が前記上部層間絶縁膜の下面とほぼ同じ深さとなるように形成する配線溝形成工程と、
前記配線溝の底部の所定の位置に、前記下層銅配線に達する接続孔を形成する接続孔形成工程と、
前記配線溝と前記接続孔にバリアメタル層を形成するバリアメタル層形成工程と、
前記接続孔の底部の前記バリアメタル層を完全に除去するバリアメタル層除去工程と、
前記配線溝と前記接続孔にバリアメタル層を再形成するバリアメタル層再形成工程と、
前記バリアメタル層が形成された前記配線溝と前記接続孔内に、上層銅配線を形成する銅配線形成工程と、
を含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device having a wiring layer,
In-situ etching stopper insulation having etching resistance when removing the lower interlayer insulating film and the barrier metal layer at the bottom of the connection hole on the lower wiring layer having the lower layer copper wiring patterned in a predetermined shape in the insulating film An insulating film forming step of sequentially stacking an insulating film including a film and an upper interlayer insulating film;
A wiring groove forming step for forming a wiring groove for forming an upper layer copper wiring in the upper interlayer insulating film so that a bottom portion thereof is substantially the same depth as a lower surface of the upper interlayer insulating film;
A connection hole forming step of forming a connection hole reaching the lower layer copper wiring at a predetermined position of the bottom of the wiring groove;
A barrier metal layer forming step of forming a barrier metal layer in the wiring groove and the connection hole;
A barrier metal layer removing step of completely removing the barrier metal layer at the bottom of the connection hole;
A barrier metal layer re-forming step of re-forming a barrier metal layer in the wiring groove and the connection hole;
A copper wiring forming step of forming an upper copper wiring in the wiring groove and the connection hole in which the barrier metal layer is formed;
A method for manufacturing a semiconductor device, comprising:

前記絶縁膜形成工程で、前記in-situエッチングストッパ用絶縁膜は、プラズマダメージ耐性をさらに有する材料によって形成されることを特徴とする請求項７に記載の半導体装置の製造方法。 8. The method of manufacturing a semiconductor device according to claim 7, wherein in the insulating film forming step, the in-situ etching stopper insulating film is formed of a material further having plasma damage resistance.