KR100203538B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

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KR100203538B1
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토루 오자키
다카시 야마다
히토미 가와즈시야
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

본 발명에 따른 반도체 메모리장치는, 반도체기판과; 각각 소스와, 드레인, 게이트 및, 매트릭스형태로 상기 반도체기판상에 형성된 다수의 캐패시터를 갖춘 다수의 MOS트랜지스터를 포함하는 다수의 메모리셀; 이 메모리셀상에 형성됨과 더불어 선택적으로 형성된 다수의 개구를 갖춘 층간절연막; 이 층간 절연막의 상기 개구에 선택적으로 형성된 다수의 플러그전극 및; 각각 이 플러그전극의 대응하는 하나를 통해 상기 MOS트랜지스터의 각 소스 및 드레인중 하나에 연결된 다수의 비트선과, 상기 각 MOS트랜지스터의 상기 게이트인 다수의 워드선을 구비하여 구성된다. 상기 캐패시터 각각이, 상기 MOS트랜지스터 각각의 소스/드레인에 층이 지워진 원통형 부분을 갖춘 저장노드전극과; 적어도 상기 저장노드전극상에 형성된 캐패시터 유전체막 및; 그 사이에 상기 캐패시터 유전체막이 개재되는 적어도 상기 저장노드 전극에 대해 대향되도록 형성된 기판전극으로 이루어진다. 상기 비트선이 상기 층간절연막상에 형성됨과 더불어 각각 그 상부를 덮도록 상기 개구를 통해 상기 플러그전극의 상부 표면에 연결된다. 상기 플러그전극이 각각 상기 저장노드 전극과 원통형 측벽도전부재와 동일한 층으로 형성된 하부측 도전부재와, 상기 패드전극상에 형성된 상부측 도전부재로 이루어진 패드전극을 갖춘다.

Description

반도체 메모리장치 및 그 제조방법
제1a도는 본 발명의 제1실시예에 따른 DRAM셀의 윤곽을 나타낸 평면도.
제1b도는 제1a도의 1B-1B선에 따른 단면도.
제2a도 내지 제2k도는 제1실시예 단계의 제조공정을 나타낸 메모리셀의 단면도
제3도는 제1실시예 제조공정의 변형을 나타낸 단면도.
제4도는 본 발명의 제2실시예의 DRAM셀의 비트선에 따른 단면도.
제5도는 본 발명의 제3실시예에 따른 DRAM셀의 비트선에 따른 단면도 및 플러그전극의 형성이 종료된 단계를 나타낸 도면.
제6a도 내지 제6c도는 제3실시예 단계의 제조공정을 나타낸 메모리셀의 단면도.
제7도 내지 제10도는 제1 또는 제3변형을 나타낸 메모리셀의 단면도.
제11a도는 본 발명의 제4실시예의 DRAM셀을 나타낸 평면도.
제11b도는 제11a도의 11B-11B선에 따른 단면도.
제12a도 및 제12b도는 제4실시예 단계의 제조공정을 나타낸 메모리셀의 단면도.
제13도는 본 발명의 제5실시예의 DRAM셀의 비트선에 따른 단면도.
제14a도는 본 발명의 제6실시예의 DRAM셀을 나타낸 평면도.
제14b도는 제14a도의 14B-14B선에 따른 단면도.
제15a도 내지 제15d도는 제4실시예 단계의 제조공정을 나타낸 메모리셀의 단면도.
제16a도는 본 발명의 제7실시예의 NAND형 DRAM셀을 나타낸 평면도.
제16b도는 제16a도의 16B-16B선에 따른 단면도.
제16c도는 제16a도의 16C-16C선에 따른 단면도.
제16d도는 제7실시예의 DRAM셀의 기판전극의 평면도.
제17a도는 본 발명의 제8실시예의 NAND형 DRAM셀의 비트선에 따른 단면도.
제17b도는 비트선에 대해 수직방향인 제8실시예의 비트선 접촉부의 단면도.
제18a도 및 제18b도는 제8실시예의 제조공정을 나타낸 것으로,
제18a도는 비트선에 따른 메모리셀의 단면도.
제18b도는 비트선에 대해 수직 방향인 비트선 접촉부의 단면도.
제19a도 및 제19b도는 제8실시예의 제조공정을 나타낸 것으로,
제19a도는 비트선에 따른 메모리셀의 단면도.
제19b도는 비트선에 대해 수직방향인 비트선 접촉부의 단면도.
제20a도는 본 발명의 제9실시예의 NAND형 DRAM셀의 비트선에 따른 단면도.
제20b도는 비트선에 대해 수직방향으로 제9실시예의 비트선 접촉부의 단면도.
제21a도 및 제21b도는 제9실시예의 제조공정을 나타낸 것으로,
제21a도는 비트선에 따른 메모리셀의 단면도.
제21b도는 비트선에 대해 수직방향으로 비트선 접촉부의 단면도.
제22a도는 본 발명의 제10실시예에 따른 NAND형 DRAM셀의 비트선에 따른 단면도.
제22b도는 비트선에 대해 수직방향으로 제10실시예의 비트선 접촉부의 단면도.
제23a도 및 제23b도와, 제24a도 및 제24b도는 제10실시예 단계의 제조공정을 나타낸 것으로,
제23a도 및 제24a도는 비트선에 따른 메모리셀의 단면도.
제23b도 및 제24b도는 비트선에 대해 수직방향으로 비트선 접촉부의 단면도.
제25a도 및 제25b도는 패드의 이용을 나타낸 것으로,
제25a도는 패드가 이용된 경우의 단면도.
제25b도는 패드가 이용되지 않은 경우의 단면도.
제26a도는 본 발명의 제10실시예의 NAND형 DRAM셀의 비트선에 따른 단면도.
제26b도는 비트선에 대해 수직방향으로 제10실시예의 비트선 접촉부의 단면도이다.
[산업상의 이용분야]
본 발명은 반도체 메모리장치에 관한 것으로, 특히 트랜지스터와 캐패시터를 구비한 메모리셀을 갖춘 다이나믹형(DRAM)의 반도체 메모리장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
최근에, 전기적 전하(데이터)를 저장하기 위한 캐패시터의 영역이 DRAM과 같은 반도체 집적회로의 집적도의 증가에 따라 미세해지고 있다. 이러한 방법에 있어서, 캐패시터의 영역이 축소되면, 캐패시턴스가 감소되고, 결과적으로 메모리 내용이 오독출되거나 메모리 내용이 α선에 의해 파괴되는 등의 문제가 발생하게 된다.
상기한 문제를 해결하기 위해 MOS캐패시터가 메모리셀영역상에 적층되는 소위 적층 캐패시터구조가 제안되고 있다. 적층 캐패시터구조에 따르면, 저장노드전극이 분리영역상에서 확대되고, 전극의 두께가 박스형이나 기둥형으로 되도록 증가된다. 따라서, 전극의 측면영역이 캐패시터의 영역과 같이 3차원적으로 이용될 수 있다. 이에 의해 평면구조 보다 몇배 큰 용량을 얻을 수 있게 된다.
그러나, 박스형 적층 캐패시터구조를 갖춘 DRAM에 있어서 메모리셀 점유영역이 엘리먼트의 미세화의 진행에 따라 감소되므로 충분한 캐패시턴스를 얻기 위해 저장노드전극의 효과적인 높이가 증가되어지는 것이 요구된다. 이러한 요구를 만족시키기 위해 캐패시터의 영역을 더욱 증가시키도록 저장노드전극이 원통형상인 소위 왕관구조가 제안되고 있다. 이러한 왕관구조에 따르면, 저장전극의 높이는 동일한 캐패시턴스가 이용되는 상태에서 박스구조의 경우의 약 2/3으로 설정될 수 있게 된다. 더욱이, 캐패시턴스는 동일한 점유 영역이 이용되는 상태에서 박스구조의 경우에 비해 약 1.5배로 설정될 수 있게 된다. 이에 기인하여 왕관구조의 이용은 용량의 확대가 진보되는 DRAM에서 증가되고 있다.
어떠한 경우에 있어서, 적층 캐패시터구조가 이용되면, 층간절연막을 통해 형성된 비트선의 접촉통로는 메모리셀 영역의 하부층의 배선에 대해 층간절연막상에 형성된 비트선을 연결하기 위해 깊게 형성되어야만 한다. 이에 기인해서 접촉홀의 형성이 어렵게 됨과 더불어 오버에칭에 기인하여 하부층의 배선의 부근에서 단락이 용이하게 야기된다는 문제가 있었다.
상기한 문제를 해결하기 위해 저장노드전극과 동일한 구조를 갖춘 패드전극이 비트선 접촉부에 제공됨과 더불어 플러그로서 이용되는 구조가 제안되는데, 이에 따라 비트선의 접촉통로의 깊이가 감소된다(예컨대, 일본 특허공개공보 제3-82155호). 이러한 구조는 박스형 패드전극이 이용되는 경우에 대해 유용하다. 그러나, 원통(왕관)형 저장노드전극과 동일한 구조를 갖춘 패드전극이 이용되는 경우에는 다음과 같은 문제가 따르게 된다.
특히, 패드전극으로서 기능함과 더불어 캐패시터 유전체막을 덮는 기판전극이 그 사이에 캐패시터 유전체막이 개재되는 원통형 저장노드전극상에 형성되고, 원통형 전극의 최상부의 기판전극과 캐패시터 유전체막이 선택적으로 제거되며, 플러그로서 기능하는 저장노드전극의 상부 표면이 노출되면, 비트선에 전기적으로 연결된 비트선 접촉영역이 형성되지만, 접촉영역이 작아짐에 따라 접촉저항이 감소하게 된다. 더욱이, 원통형 패드전극이 플러그로서 이용됨에 따라 플러그의 저항이 증가하게 된다. 따라서, 비트선 접촉통로의 저항이 더욱 증가하게 되고, 이는 독출/기록동작에 바람직하지 않은 영향을 미치게 된다.
더욱이, Ta2O5, PZT(지르콘 티탄산납), BaSrTiO3, SrTiO3등과 같이 통상적인 SiN막과 SiN/SiO2층막 보다 더 큰 유전상수를 갖춘 재료가 캐패시터 유전체막으로서 이용되면 다음과 같은 문제가 야기된다.
특히, 이러한 고유전체막이 이용되면, TiN, Pt, W등과 같은 금속막이 그 전극으로서 필요로 된다. 그러나, 이러한 재료는 선택적 에칭에서 저장노드전극(예컨대, 폴리실리콘이 이용되는)에 대한 충분한 선택비를 갖추고서 용이하게 처리될 수 없고, 이는 기본적으로 저장노드전극을 노출시키기 어렵게 된다.
상기한 바와 같이 축적 캐패시터 메모리셀 구조의 DRAM에 있어서, 원통형 저장노드 구조가 이용되는 경우, 저장노드전극이 플러그로서 이용되는 비트선 콘택트를 형성함에 있어 어려움이 있다.
한편, 그 사이에 개재되는 캐패시터 유전체막을 갖춘 저장노드전극의 상부표면상에 형성된 기판전극에는 문제가 있다. 패드전극 주위에 형성된 기판전극은 비트선 접촉통로에 따른 단락으로부터 기판전극을 방지하기 위해 에칭에 의해 제거한다. 이 경우, 인접하는 저장노드전극의 일부가 에칭에 의해 노출됨과 더불어 캐패시턴스의 감소가 따라오는 경우가 종종 있다.
더욱이, 비트선 접촉영역이 NAND형 DRAM셀과 유사하게 인접되게 형성된 경우, 비트선 접촉통로 주위의 기판전극이 에칭에 의해 제거되면, 인접하는 비트선 접촉영역에 의해 형성된 콘택트 어레이에 따른 기판전극의 표면에 홈이 형성될 수 있다. 결과적으로, 기판전극이 2개로 나누어지게 된다. NAND형 DRAM셀과 같은 오픈 비트 배열의 DRAM의 경우, 기판전극이 통합적으로 형성되지 않으면, 메모리셀영역의 위치에 따라 전위차가 발생되거나, 기판전극에 배선저항이 존재하게 된다. 결과적으로, 큰 잡음이 데이터를 독출 및 기록할 때에 발생되어 오동작이 야기되는데, 이는 기판전극의 전위가 가능한한 일정하게 고정되는 것이 요구된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로 충분한 캐패시턴스와, 낮은 저항을 갖춘 비트선 콘택트 및 낮은 저항을 갖춘 기판전극을 실현할 수 있는 적층 캐패시터구조를 갖춘 반도체 메모리장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명의 제1측면에 따른 반도체 메모리장치는, 반도체기판과; 각각 소스와, 드레인 및, 게이트를 갖추고, 다수의 캐패시터가 매트릭스형태로 상기 반도체기판상에 형성되며, 상기 캐패시터 각각이, 상기 MOS트랜지스터 각각의 소스/드레인에 층이 지워진 원통형 부분을 갖춘 저장노드전극과, 적어도 상기 저장노드전극상에 형성된 캐패시터 유전체막 및, 그 사이에 상기 캐패시터 유전체막이 개재되는 적어도 상기 저장노드전극에 대해 대향되도록 형성된 기판전극을 구비하여 이루어진 다수의 MOS트랜지스터를 포함하는 다수의 메모리셀; 이 메모리셀상에 형성됨과 더불어 선택적으로 형성된 다수의 개구를 갖춘 층간절연막; 이 층간절연막의 상기 개구에 각각 형성된 다수의 플러그전극; 각각 상기 플러그전극중 대응하는 하나를 통해 상기 MOS트랜지스터의 각 소스 및 드레인중 하나에 연결된 다수의 비트선 및; 상기 각 MOS트랜지스터의 상기 게이트로 되는 다수의 워드선을 구비하여 구성되고; 상기 비트선이 상기 층간절연막상에 형성됨과 더불어 각각 그 상부를 덮도록 상기 개구를 통해 상기 플러그전극의 상부 표면에 연결되고, 상기 플러그전극이 각각 상기 저장노드 전극과 원통형 측벽도전부재와 동일한 층으로 형성된 하부측 도전부재와, 패드전극상에 형성된 상부측 도전부재로 이루어진 패드전극을 갖추는 것을 특징으로 한다.
본 발명의 제2측면에 따른 반도체 메모리장치의 제조방법은, 반도체기판상에 다수의 MOS트랜지스터를 형성하는 단계와; 상기 MOS트랜지스터가 형성된 곳에서 상기 기판상에 제1절연막을 형성하는 단계; 상기 MOS트랜지스터의 소스 및 드레인영역을 노출함과 더불어 다수의 저장노드 콘택트홀과 비트선 콘택트 홀을 형성하도록 상기 제1절연막을 선택적으로 제거하고, 그 곳에 제1비트선 콘택트영역을 형성하는 단계; 상기 제1절연막의 표면과 상기 2종류의 콘택트홀의 내부 표면상에 제1도전막을 연속적으로 형성하는 단계; 상기 제1도전막을 매립하도록 제2절연막을 형성하는 단계; 개구를 형성하도록 상기 비트선 콘택트홀의 위 및 내부에 상기 제2절연막을 선택적으로 제거하는 단계; 상기 개구를 도전재료로 채우는 단계; 상기 제1도전막의 최상부를 노출하도록 상기 제2절연막을 적어도 상기 제1절연막의 최상부 표면의 레벨까지 에치백함과 더불어 선택적으로 그 최상부 표면을 제거함으로써, 상기 제1도전막과 상기 제1비트선 콘택트영역상의 상기 도전재료로 이루어진 플러그전극과, 상기 저장노드 콘택트홀에서의 상기 제1도전막으로 이루어진 저장노드전극을 형성하는 단계; 상기 제2절연막과 상기 제1절연막의 나머지를 제거한 후, 상기 기판의 전체 표면상에 캐패시터 유전체막과 기판전극을 연속적으로 층을 만드는 단계; 제1비트선 콘택트영역을 형성하도록 상기 도전재료의 헤드부와 상기 도전재료의 최상부 표면의 상기 캐패시터 유전체막 주위의 상기 기판전극을 제거하는 단계; 전체 표면상에 층간절연막을 형성한 후, 상기 제2비트선 콘택트 영역을 노출하도록 개구를 형성하는 단계 및; 상기 제2비트선 콘택트영역에 연결되도록 상기 층간 절연막상에 비트선을 형성하는 단계를 구비하여 이루어진다.
본 발명의 제3측면에 따른 반도체 메모리장치는, 반도체기판과; 각각 소스와, 드레인 및, 게이트를 갖추고, 다수의 캐패시터가 매트릭스형태로 상기 반도체기판상에 형성되며, 상기 캐패시터 각각이, 상기 MOS트랜지스터 각각의 소스/드레인에 층이 지워진 원통형 부분을 갖춘 저장노드전극과, 적어도 상기 저장노드전극상에 형성된 캐패시터 유전체막 및, 그 사이에 상기 캐패시터 유전체막이 개재되는 적어도 상기 저장노드전극에 대해 대향되도록 형성된 기판전극을 구비하여 이루어진 다수의 MOS트랜지스터를 포함하는 다수의 메모리셀;이 메모리셀상에 형성됨과 더불어 선택적으로 형성된 다수의 개구를 갖춘 층간 절연막; 이 층간절연막의 상기 개구에 각각 형성된 다수의 플러그전극; 각각 상기 플러그전극중 대응하는 하나를 통해 상기 MOS트랜지스터의 각 소스 및 드레인중 하나에 연결된 다수의 비트선 및 상기 각 MOS트랜지스터의 상기 게이트로 되는 다수의 워드선을 구비하여 구성되고; 상기 비트선이 상기 층간절연막상에 형성됨과 더불어 각각 그 상부를 덮도록 상기 개구를 통해 상기 플러그 전극의 상부 표면에 연결되고, 상기 플러그전극이 각각 그 바닥 부분과 측벽부분에서 상기 저장노드전극과 동일한 층으로 형성되고, 그에 따라 상기 각 MOS트랜지스터의 상기 소스 및 상기 드레인중 어느 하나에 선택적으로 연결되며, 상기 플러그전극의 각 최상부 표면이 상기 저장노드전극의 최상부 표면 보다 더 높게 위치한 것을 특징으로 한다.
본 발명의 제4측면에 따른 반도체 메모리장치의 제조방법은, 반도체기판상에 다수의 MOS트랜지스터를 형성하는 단계와; 상기 트랜지스터의 게이트전극상에 제1절연막을 형성하는 단계; 상기 트랜지스터의 소스 및 드레인영역에 연결되도록 상기 기판의 전체 표면상에 제1도전막을 형성함으로써, 제1비트선 콘택트영역과 저장노드 콘택트영역을 형성하는 단계; 3층막을 형성하도록 상기 제1도전막상에 제2절연막과 제2도전막을 연속적으로 형성하는 단계; 상기 제1비트선 콘택트영역과 상기 저장노드 콘택트영역상에 상기 콘택트 영역의 대응하는 하나 보다 적어도 더 큰 연장된 상부영역을 갖춘 3층막 블록을 형성하도록 상기 3층막을 연속적으로 에칭하는 단계; 2층막 블록을 형성하도록 상기 저장노드 콘택트 영역상에 상기 3층막 블록의 각각의 제2도전막을 제거하는 단계; 안이소트로픽 에칭에 의해 상기 3층막 블록의 측벽과 상기 2층막 블록상에 제3도전막을 남기도록 상기 기판의 전체 표면상에 제3도전막을 형성하는 단계; 상기 저장노드 콘택트영역의 상부의 제2절연막을 제거하는 단계; 상기 3층 블록의 제2도전막 상에 개구를 형성하는 것에 의해 따르는 상기 기판의 전체 표면상에 캐피시터 유전체막을 층을 지게 함으로써 제2비트선 콘택트영역을 형성하는 단계; 헤드부분을 노출시키도록 상기 3층 블록 주위를 에치백하는 것에 의해 따르는 상기 기판의 전체 표면상에서 기판전극을 층을 지게 하는 단계; 노출되어지는 상기 제2비트선 콘택트영역을 개구하도록 상기 기판의 전체 표면상에 층간절연막을 형성하는 단계 및; 상기 제2비트선 콘택트영역에 연결되도록 상기 층간절연막상에 비트선을 형성하는 단계를 구비하여 이루어진 것을 특징으로 한다.
본 발명에 따르면, 플러그전극이 저장노드전극과 동일한 층에서 비트선 콘택트영역에 형성될 수 있다. 이에 따라 저장노드의 레벨이 증가됨에도 불구하고, 플러그전극의 레벨이 동시에 증가될 수 있다. 비트선 콘택트가 플러그 전극 상에 형성되므로 비트선 콘택트가 용이하게 형성될 수 있다. 또한, 기판전극이 회로단락으로부터 기판전극과 비트선 콘택트통로를 방지하도록 처리됨에도 불구하고, 저장노드전극이 캐패시턴스를 감소시키도록 노출되는 경우가 야기되지 않는다. 더욱이, 기판전극의 배선저항이 증가되는 경우가 발생되지 않는다.
더욱이, 플러그전극이 내부가 도전재료로 채워지는 경우, 비트선에 따른 접촉저항과 플러그 자체의 저항이 감소될 수 있게 된다. 이에 따라 충분한 캐패시턴스와 바람직한 비트선 콘택트가 실현될 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
[제1실시예]
일반적으로 DRAM의 메모리셀은 MOS트랜지스터와 캐패시터의 쌍으로 이루어지고, 매트릭스방법(행 및 열방향)으로 반도체기판상의 메모리셀 형성영역에 제공된다. 각 메모리셀은 열방향으로 병렬로 구성된 다수의 비트선중 하나에 연결되고, 행방향으로 병렬로 구성된 다수의 워드선중 하나에 연결된다. 제1도(a)는 마스크 도형이 서로 중첩되는 형태로 비트선의 방향으로 서로 인접하는 2개의 비트선에 대한 DRAM셀을 나타낸 도면이고, 제1도(b)는 1B-1B선에 따른 단면도이다. 본 실시예는 원통형 캐패시터를 갖춘 DRAM메모리셀의 개선된 구조를 제공한다.
제1도(b)에 있어서, 그 사이에 개재되는 게이트 절연막(12)을 갖춘 다결정 실리콘 형태의 게이트전극(13)이 p형 Si기판(10)의 소자분리영역(11)에 의해 에워싸인 소자영역(8)상에 형성되고, 실리콘 질화막(14, 16)이 게이트전극의 상부 및 측면부상에 형성되며, 소스와 드레인영역으로 기능하는 N형 확산영역(15a, 15b)이 게이트전극(13)에 인접하는 기판표면상에 형성됨에 따라 MOS트랜지스터가 구성된다. 게이트전극(13)은 도면에서 수직방향으로 연장된다. 소자분리영역(11)상에 형성된 게이트전극(13)과 유사한 구조(13a)는 도면에 대해 수직 방향으로 서로 인접하는 메모리셀용 패싱 워드선이다.
캐패시터의 하나의 전극으로서 기능하는 원통형 저장노드전극(21b)이 인접하는 게이트전극(13)과 패싱 워드선(13a)상에 마운트되도록 n형 확산층(15b)상에 형성된다. 더욱이, 저장노드전극(21b)과 동일한 구조를 갖춘 비트선 콘택트용 패드전극(21a)이 n형 확산영역층(15b)상에 형성된다. 도전재료(24a)가 플러그전극을 형성하도록 패드전극(21a) 매립된다. 도전재료(24a)가 패드전극(21a)의 상부단 보다 상부위치에서 돌출된다. 캐패시터 유전체막(27)이 도전재료(24a)의 상부 표면을 제외한 플러그전극(21a+24a)의 표면상에 형성되고, 기판전극(28)이 그 위에 형성된다. 층간절연막이 각 부분의 매립 표면을 평탄하게 하도록 형성되고, 비트선(33)이 도전재료(24a)에 연결되도록 층간절연막(31)상에 형성된다.
본 실시예에 따르면, 원통형 노드전극(21b)과 패드전극(21a)이 동시에 형성되고, 폴리실리콘과 같은 도전재료(24a)가 패드전극(21a)에 매립되어 플러그 전극이 형성된다. 그 후, 비트선(33)이 기판전극(28)의 최상부 표면 보다 더 높은 위치에서 플러그전극에 대해 전기적으로 도전되게 된다. 이러한 방법에 있어서, 원통형 패드전극(21a)의 내부가 도전재료(24a)를 갖추고서 매립된 원통형 플러그전극에 비트선 콘택트가 형성됨으로써 큰 접촉영역이 얻어질 수 있어, 접촉저항이 감소되고, 플러그전극의 저항이 감소될 수 있다. 더욱이, 최상부 매립 도전재료(24a)의 상부 표면의 위치가 기판전극(28)의 최상부 표면보다 더 높게 되도록 형성됨으로써 패드전극(21a) 주위의 기판전극(28)이 에칭에 의해 제거될 필요가 없게 된다. 따라서, 캐패시턴스의 감소와 기판전극의 배선저항의 증가의 문제는 없게 된다.
이하, 제2도(a) 내지 제2도(k)를 참조해서 본 발명의 DRAM셀의 제조방법에 대해 설명한다.
먼저, 제2도(a)에 나타낸 바와 같이 필드산화막(11)이 통상적인 LOCOS(local oxidation of silicon)에 의해 약 5Ω·㎝의 저항을 갖춘 p형 실리콘기판의 표면상에 형성된다. 그 후, 약 10㎚의 두께를 갖춘 실리콘 산화막으로 만들어진 게이트 절연막(12)이 형성된다. 더욱이, 약 150㎚의 두께를 갖춘 제1다결정 실리콘막과 약 150㎚의 두께를 갖춘 실리콘 질화막이 그 위에 퇴적되고, 게이트전극(13)이 리소그래피와 RIE(reactive ion etching)에 의해 형성된다.
이 때, 게이트전극(13)이 마스크로서 이용되고, As 및 P 이온이 그 내로 이온주입되어 소스 및 드레인영역으로서 기능하는 n형 확산층(15a, 15b)이 형성된다. 더욱이, 약 100㎚의 두께를 갖춘 실리콘 질화막(16)이 전체 표면상에 퇴적되고, 전체 표면이 RIE에 의해 에칭되어 자기정합방법으로 게이트전극(13)의 측벽상에 측벽절연막(16)이 남게 된다.
다음에, 제2도(b)에 나타낸 바와 같이 두꺼운 실리콘 질화막(17)이 전체 표면상에 퇴적되고, Sio2막과 BPSG막이 예컨대 300㎚ 내지 1000㎚의 두께를 갖도록 퇴적되어 제1층간절연막(18)이 형성된다. 캐패시터전극의 레벨은 절연막(18)의 두께에 의해 결정된다. 계속해서 저장노드 콘택트홀(19)과 제1비트선 콘택트홀(20)이 동시에 RIE에 의해 절연막(18)에 형성된다.
다음에, 제2도(c)에 나타낸 바와 같이 제2다결정 실리콘막(21)이 전체 표면상에 퇴적되고, P 또는 As의 이용에 의해 도우프된다. 따라서, n형 확산층(15a, 15b)과 다결정 실리콘막(21)이 연결되고, 제1비트선 콘택트영역(4a)과 저장노드 콘택트영역(4b)이 형성된다. 더욱이, 제2층간절연막(22)이 그 위에 퇴적되어 표면이 평탄화된다. 층간절연막(22)으로서 SiO2나 BPSG가 이용된다.
제2도(d)에 나타낸 바와 같이 제2비트선 콘택트홀(23)이 다시 층간절연막(22)의 비트선 콘택트부에 형성되고, 제3다결정 실리콘막(24)이 홀을 파묻도록 그 위에 퇴적된다.
제2도(e)에 나타낸 바와 같이 제3실리콘막(24)의 전체 표면이 에치백되어 다결정 실리콘막(24a; 도전재료)이 콘택트홀(23)에만 남는다. 콘택트홀(23)에 남겨진 다결정막(24a)은 후에 플러그 전극의 일부로서 이용된다. 다결정 실리콘막은 도전재료로서 이용되지만, W, Ti, Al등과 같은 금속이나 WSi, TiSi등과 같은 혼합물이나 층구조를 갖춘 도전재료가 이용될 수 있다.
제2도(f)에 나타낸 바와 같이 제2층간절연막(22)의 전체 표면이 에치백되어 절연막(22)이 저장노드 콘택트부의 상부의 나머지에 남아 제2다결정 실리콘막(21)의 표면이 노출된다. 에칭백은 웨팅(wetting)법과 같은 RIE나 이소트로픽 에칭에 의해 수행된다.
제2도(g)에 나타낸 바와 같이 제2다결정 실리콘막(21)의 전체 표면이 RIE에 의해 에치백된다. 결과적으로, 다결정 실리콘막(21)이 제1층간절연막(18)상에서 분리되어 원통형 저장노드전극(21b)이 형성된다. 동시에, 비트선 콘택트용 패드전극(21a)이 분리됨과 더불어 형성된다.
제2도(h)에 나타낸 바와 같이 제1층간절연막(18)이 웨트에칭의 이용에 의해 전체적으로 제거된다. 이 때, 저장노드전극(21b)과 플러그 전극(21a+24a)이 완성된다.
제2도(i)에 나타낸 바와 같이, 기판전극으로서 이용되는 캐패시터 유전체막(27)과 제4다결정 실리콘막(28)이 퇴적되어 p형 도우핑이 수행된다. 그후, 제2도(j)에 나타낸 바와 같이 레지스트(29)가 전체 표면에 코팅된다. 그후, 제3비트선 콘택트홀(30)이 리소그래피의 이용에 의해 형성되고, 제4다결정 실리콘막(28)이 CED(chemical dry etching)에 의해 제거됨과 더불어 레지스트(29)가 제거되어 기판전극(28)이 완성된다. 이 때, 상부로부터 보아 기판전극(28)이 비트선 콘택트부만이 개방되어 기판전극의 고정전위를 얻기 위해 적절한 구조로 이루어진 것이 형성된다.
제2도(k)에 나타낸 바와 같이 제3층간절연막(31)이 형성된다. 그 후, 절연막(31)과 캐패시터 유전체막(27)이 도전재료(24a)의 상부 표면이 노출될 때까지 CMP (chemical mechanical polishing)에 의해 에치백된다. 결과적으로, 절연막(31)의 표면이 도전재료(24a)와 동일한 레벨로 되도록 평탄해지게 된다. 이 때, 도전재료(24a)의 표면이 제2비트선 콘택트영역(6)으로서 이용된다.
그 후, 비트선(33)이 전기적으로 도전재료(24a)에 연결되도록 형성되어 제1도에 도시된 바와 같은 구조를 갖춘 메모리셀이 얻어진다. 상기한 공정에 의해 플러그전극의 상부 표면이 기판전극의 상부 표면보다 더 높아지도록 형성될 수 있다. 이에 따라 비트선 콘택트가 극도로 용이하게 형성될 수 있고, 캐패시터의 감소와 기판전극의 저항의 증가의 문제가 회피될 수 있게 된다.
제2도(d)에 있어서, 제2층간절연막(22)의 개구가 RIE에 의해 형성된다. 그러나, 제3도에 나타낸 바와 같이 플러그 전극의 상부 표면의 표면영역은 웨트에칭과 같은 이소트로픽 에칭에 의해 확대될 수 있다. 제3도에 있어서, 참조부호 35는 에칭 레지스트를 나타낸다.
[제2실시예]
제4도는 본 발명의 제2실시예의 DRAM의 메모리셀 구조를 나타낸 단면도이다. 본 실시예의 기본구조는 제1실시예와 동일하다. 그러나, 본 실시예에 있어서, 도전재료(24a)가 먼저 형성된다. 이때, 캐패시터 유전체막(27), 기판전극(28), 층간절연막(31)이 연속적으로 형성된다. 이 때, 제4도에 나타낸 바와 같이 이러한 다층막이 RIE에 의해 열려지도록 플러그전극상에서 처리되어 절연막(39)이 비트선 콘택트홀(37)의 측벽에 형성된다. 그 후, 비트선(31)이 그 위에 퇴적되고, 비트선 콘택트홀(37)이 매립되며, 이에 따라 도전재료(24a)의 상부 표면과 제2비트선 콘택트가 형성된다. 기판전극(28)과 비트선(33)의 짧은 콘택트 통로가 절연막(39)에 의해 서로로부터 절연된다. 본 실시예의 구조에 따르면, 도전재료(24a)의 다결정 실리콘과 다른 충분한 에칭율을 얻을 수 없는 재료가 기판전극(28)에 이용됨에도 불구하고 바람직한 비트선 콘택트를 얻을 수 있게 된다.
[제3실시예]
제5도는 본 발명의 제3실시예의 DRAM의 메모리셀구조를 나타낸 단면도이다. 상기한 제1 및 제2실시예에 있어서, 원통형 저장노드전극의 제조방법으로서 다결정 실리콘막이 콘택트홀의 내벽에 남겨지는 방법을 이용하고 있다. 제3실시예에 있어서, 다결정 실리콘이 원통형 절연재료 주위에 남겨지는 비트선 플러그 형성방법을 나타내고 있다.
제6도(a) 내지 제6도(c)는 플러그 형성방법 단계를 나타낸 단면도이다. 먼저, 제6도(a)에 나타낸 바와 같이 저장노드 콘택트영역(15b)과 비트선 콘택트영역(15a)이 형성된 후, 제2다결정 실리콘막(41)이 퇴적되고, n형 도우핑이 수행된다. 더욱이, 원통형 캐패시터의 코어로서 기능하는 절연막(43)이 퇴적된 후, 절연막(43)과 제2다결정 실리콘막(41)이 리소그래피와 RIE에 의해 원통형이나 직사각형 형상으로 되도록 처리된다. 다음에, 제3다결정 실리콘막(45)이 전체 표면에 퇴적되고, n형 도우핑이 수행된다. 그 후, 제3다결정 실리콘막(45)이 RIE의 이용에 의해 측벽상에 원통형적으로 남겨지고, 저장노드전극이 완성된다.(제6도(b)).
더욱이, 제6도(c)에 나타낸 바와 같이 제1층간절연막(47)이 퇴적되고, 비트선 콘택트홀이 형성되며, 폴리실리콘막이 그 위에 형성되고, 에치백된다. 이 때, 제1실시예와 마찬가지로, 도전재료(49)가 비트선 콘택트홀의 측면에 남는다. 이에 따라 제5도에 나타낸 형상이 완성된다. 그 후, 제1실시예와 마찬가지로, 제1층간절연막(47)이 제거되고, 캐패시터 유전체막과 기판전극이 형성된다.
이상, 원통형 적층 캐패시터를 이용하는 DRAM메모리셀의 3가지 실시예를 설명하였다. 다양한 변형이 고려될 수 있다. 예컨대, 제1실시예의 변형으로서 제7도는 도전재료(24a)가 매립된 비트선 플러스전극이 패드전극(21a)과 저장노드전극(21b)의 애스펙트비가 극도로 큼에도 불구하고 동일한 공정에 의해 형성될 수 있다. 이 경우, 도전재료(24a)의 상부 표면은 제8도에 나타낸 바와 같이 패드전극(21a)의 상부 종단부 보다 더 낮게 되도록 위치한다. 또한, 패드전극(21a)의 내부가 도전재료(24a)에 모두 매립될 필요가 없다. 제9도에 나타낸 바와 같이 하부는 절연재료(51)로 채워지고, 상부는 도전재료(24a)로 채워진다. 더욱이, 도전재료(24a)로서 W, Ti, Al등과 같은 금속이나 WSi, TiSi등과 같은 혼합물이나 다결정 실리콘막과 다른 층구조를 갖춘 도전재료가 이용된다. 또는 제10도에 나타낸 바와 같이 TiSi, NiSi등과 같은 실리사이드층이 패드전극(21a)을 확보하도록 형성된 후, 도전재료(24a)가 그 안에 매립된다. 이에 따라 비트선의 저항이 더욱 현저하게 감소될 수 있게 된다.
상기한 실시예에 있어서, 저장노드는 원통형으로 형성된다. 그러나, 단면은 항상 회전적으로 되도록 제한되지는 않고, 직사각형일 수도 있다. 더욱이, 전체 형상이 원통형일 필요는 없다. 적어도 하나의 상부 표면이 원통형 형상이라면, 본 발명의 관점에서는 소정 형상이 다른 부분에 대해 될 수 있다.
[제4실시예]
제11도(a)는 본 발명의 제4실시예에 따른 비트선의 방향에서 서로 인접하는 2개의 비트에 대한 DRAM셀을 나타낸 평면도이다. 제11도(b)는 11B-11B선에 따른 단면도이다. 본 발명의 적층형 캐패시터는 박스형이고, 저장노드전극(61b)보다 더 큰 원통형 플러그 전극이 처음부터 형성됨과 더불어 비트선 콘택트에 대한 패드전극(61a)으로서 이용되어 비트선 콘택트영역의 위치가 상승된다. 저장노드전극(61b)과 플러그전극(61a)은 동시에 형성되고, 제2비트선 콘택트영역(6)의 위치는 실질적으로 높게 설정된다.
DRAM의 제조방법을 제12도(a) 및 제12도(b)를 참조해서 설명한다. 소자분리절연막(11)이 통상적인 LOCOS에 의해 약 5Ω·㎝의 저항을 갖춘 p형 실리콘기판(10)의 표면상에 형성된다. 그 후, 약 10㎚의 두께를 갖춘 실리콘산화막으로 이루어진 게이트 절연막(12)이 열산화에 의해 형성된다. 그 후, 게이트 전극재료로서 기능하는 다결정 실리콘막이 약 150㎚의 두께를 갖도록 전체 표면상에 퇴적된다. 더욱이, 실리콘 산화막과 같은 절연막이 LPCVD(low pressure chemical vapor deposition)에 의해 약 100 내지 300㎚의 두께를 갖도록 상부 표면상에 퇴적된다. 이 때, 게이트전극(13)과 그 위에 형성된 절연막이 포토리소그래피와 안이소트로픽 에칭에 의해 동시에 패터닝된다. 절연막(14)으로서 실리콘 질화막이나 실리콘 질화막과 실리콘 산화막을 갖춘 혼합막이 이용될 수 있다. 묽은 불화수소 용액이 콘택트와 와이어링을 형성하는데 수행될 때 실리콘 산화막에 비해 에칭에 대해 실리콘 질화막이 높은 저항을 갖는다. 이에 따라 실리콘 질화막의 이용이 단락으로부터 게이트 전극과 비트선 콘택트 통로를 방지하는데 유용하다.
게이트전극(13)이 마스크로서 이용되고, As와 P이온이 그 안에 이온주입되어 소스와 드레인영역으로서 기능하는 n형 확산영역(15a, 15b)이 형성된다. n형 확산영역의 각각의 깊이는 100㎚로 설정된다. 게이트 절연막의 유전내압을 개선하기 위해 그 후 필요하다면 열산화가 수행된다. 계속해서 약 100㎚이하 또는 실리콘 질화막의 두께를 갖춘 실리콘 산화막이 형성된 절연막이 CVD의 이용에 의해 전체 표면에 퇴적된다. 이 때, 전체 표면이 반응성 이온 에칭에 의해 에칭되고, 측벽 절연막(16)이 자기정합방법에 의해 게이트 전극(16)의 측면 표면에 남겨진다. 절연막(14)과 마찬가지로 실리콘 질화막을 이용함으로써 측벽절연막(16)은 유전내압을 상당히 개선할 수 있게 된다.
제2도(a)의 제1실시예에 대응하는 구조는 이하의 공정에 의해 얻어진다. 다음에, 약 400 내지 1000㎚의 두께를 갖춘 다결정 실리콘막이 전체 표면상에 퇴적되고, P 또는 As가 그위에 도우프되며, 리소그래피와 반응성 이온에칭의 이용에 의해 패터닝된다. 결과적으로, 저장노드전극 (61b)과 플러그 전극(61a)이 형성된다. 계속해서 전체 플러그전극(61a)이 코팅된 레지스트(60)가 형성된다. 계속해서 전체 플러그전극(61a)이 코팅된 레지스트(60)가 형성된다. 그 후, 저장노드전극(61b)의 레벨이 반응성 이온에칭에 의해 패드전극(61b)의 그것보다 더 낮게 만들어진다. 약 6㎚ 이하의 두께를 갖춘 실리콘 질화실리콘막이 CVD에의해 퇴적되고, 30분 동안 800 내지 900℃의 진공분위기에서 산화됨으로써 실리콘 산화막이 형성되며, 실리콘 질화막과 실리콘 산화막의 2층 구조를 갖춘 캐패시터 유전체막(67)이 형성된다(제12도(b)).
더욱이, 다결정막이 그 위에 퇴적된다. 도우핑 후, 플러그전극(61a) 주위에 형성된 기판전극(68)이 리소그래피와 안이소트로픽 에칭에 의해 에칭되고, 플러그전극(61a)의 상부가 노출되도록 패터닝된다. 안이소트로픽 에칭은 에칭 대미지가 낮고, 캐패시터 유전체막의 유전 내압상의 영향이 작은 위치를 고려해서 이용된다. 그러나, 유전내압의 종료의 문제가 없는 경우에 있어서 안이소트로픽 에칭이 이용된다.
또한, 캐패시터 유전체막이 플러그전극(61a)의 측벽상에 형성된다. 캐패시터 유전체막(67)으로서 플러그전극(61a)과 기판전극(68)사이의 절연 유전내압을 확보하도록 CVD절연막과 같은 층간절연막이 이용될 수 있고, 따라서 더 높은 집적도가 얻어질 수 있게 된다.
본 실시예에 있어서도 플러그전극(61a)의 레벨이 저장노드전극(61b)의 그것보다 더 높게 되도록 형성되기 때문에, 기판전극(68)은 자기정렬방법으로 플러그전극(61a)에서 완전한 두께를 갖추도록 남겨질 수 있게 된다. 따라서, 인접하는 저장노드전극이 기판처리에 의해 노출되는 것과 같은 문제는 없다. 이 때, 상부로부터 보아 기판전극(68)이 비트선 콘택트부만이 개방되어 기판전극의 고정전위를 얻기 위해 적절한 구조로 이루어진 것이 형성된다.
그 후, 층간절연막(31)이 전체 표면에 형성되고, 비트선 콘택트영역(6)을 위한 콘택트홀이 형성된다. 계속해서 비트선(33)이 형성되고, 제2비트선 콘택트영역(6)에서 플러그전극(61a)에 연결되어 제11도(b)에 도시된 메모리셀이 형성된다. 여기서 회로단락으로부터 비트선(33)과 기판전극(68)을 보호하는데 이용되는 절연막이 원하는대로 비트선 콘택트영역(6)상의 층간절연막(31)의 개구의 측벽상에 형성된다.
상기한 바와 같이 본 실시예의 플러그전극(61a)의 레벨은 저장노드전극(6)의 그것보다 더 높게 되도록 형성되어 비트선 콘택트가 용이하게 형성될 수 있게 된다. 저장노드전극의 레벨을 감소시키는 공정에 있어서 다층구조를 갖춘 저장노드전극은 처리정밀도를 상승시키기 위해 제공된다. 예컨대, As가 도우프된 다결정 실리콘이 하부측으로서 이용되고, P가 도우프된 다결정 실리콘이 상부측으로서 이용되면, 그 사이의 경계가 에칭을 위해 검출되고, 따라서 처리정밀도가 증가하게 된다.
[제5실시예]
본 실시예는 Ta205와 같은 높은 유전계수막이 유전체 결연막으로 이용되는 경우를 나타낸 것으로, 본 실시예는 구조의 면에서 제4실시예와 유사하다. 제11도(a)와 동일하므로 평면도는 생략하고, 비트선에 따른 단면도가 제13도에 도시되어 있다. 높은 유전계수막이 캐패시터 유전체막(67)으로서 이용되면, 사다리꼴 저장노드전극(61b)의 레벨이 낮아질 수 있게 된다. 패스 워드선(13a)의 상부의 저장노드전극(61b)의 두께는 예컨대 약 0.1㎛로 설정될 수 있다. 저장노드전극(61b)과 동일한 형상의 패드전극이 형성됨과 더불어 비트선과 접촉이 초래되면, 패드전극은 절연막(14)으로부터 0.1㎛의 레벨을 갖도록 설정된다. 기판전극(68)이 이러한 레벨로 처리될 경우, 오버에칭에 기인해서 패드전극 주위에 기판전극(68)을 남기는 것이 어렵다. 그러나, 플러그전극(61a)의 레벨이 본 실시예와 같이 높게 설정되면, 이러한 문제는 회피할 수 있게 된다. 제조방법은 제4실시예와 동일하다.
[제6실시예]
본 발명의 제6실시예의 DRAM의 메모리셀구조를 제14도(a) 및 제14도(b)를 참조해서 설명한다. 본 실시예의 주요 구조는 제4실시예와 동일하다. 그러나, 캐패시터영역을 증가시키기 위해 저장노드전극(71b)이 왕관형상이다. 저장노드전극은 필드산화막(11)상의 패스워드선(13a)을 덮는 평탄부를 갖도록 확장되고, 부분(72b)이 상부 종단에서 위를 향해 돌출된다. 비트선(33)에 연결된 플러그전극은 절연재료와 상부표면에서의 상부층 전극(70)으로 이루어진 코어(74)를 갖추도록 구성된다.
DRAM의 제조방법을 제15도(a) 내지 제15도(d)를 참조하여 설명한다.
먼저, 제4실시예와 마찬가지로, 소자분리절연영역(11)이 p형 반도체 기판(10)상에 형성된다. 그 후, 게이트 절연막(12)과 게이트전극(13) 및 절연막(14)이 형성된다. 계속해서, 층간절연막(73)이 그 아래에 스톱퍼막(79)과 함께 형성되어 필드산화막(11)상에 형성된 패스 워드선(13a)의 표면이 평탄화된다. 스톱퍼막(79)은 이후의 공정에서 층간절연막(73)을 제거함에 있어서 그라운드층을 보호하는데 이용된다. 층간절연막(73)이 BPSG막의 리플로우에 의해 형성됨과 더불어 암모니움 불화물용액과 함께 제거되는 경우, 실리콘 질화막이 스톱퍼막(79)을 위해 적절하다.
다음에, 제1비트선 콘택트영역(4a)과 저장노드 콘택트영역(4b)이 형성된다. 그 후, 약 100㎚의 두께를 갖춘 다결정 실리콘막이 전체 표면에 퇴적되어 패드전극(71a)과 저장노드전극(71b)을 형성한다. 이 때, 약 700㎚의 두께를 갖춘 실리콘 산화막(74)이 CVD에 의해 그 위에 퇴적된다. 더욱이, 상부층 전극으로서 이용되는 다결정 실리콘막(70))이 약 400㎚의 두께를 갖도록 그 위에 퇴적되고, 에칭되어 3층막이 플러그전극과 캐패시터가 형성된 위치에 남겨지게 된다.(제15도(a)). 계속해서 제15도(b)에 나타낸 바와 같이 플러그전극이 레지스트(80)로 코팅되고, 캐패시터의 다결정 실리콘막(70)이 에칭에 의해 제거된다.
다음에, 다결정 실리콘막이 레지스트(80)를 제거한 후, 약 100㎚의 두께를 갖도록 전체 표면상에 퇴적된다. 계속해서, 다결정 실리콘막이 안이소트로픽에칭에 의해 에칭되고, 에칭에 의해 플러그전극의 측벽의 돌출전극(72a)이 다결정 실리콘막(70)과 실리콘 산화막(74)상에 남겨지며, 저장노드전극의 측벽의 돌출전극(72b)이 에칭에 의해 실리콘 산화막(74)상에 남겨지게 된다(제15도(c)).
이때, 실리콘 산화막(74)과 층간절연막(73)이 암모니움 불화물용액과 함께 제거되고, 플러그전극(71a+72a+70)과 저장노드전극(71b+72b)이 완성된다. 이 때, 플러그전극은 실리콘 산화막(74)이 박스형상 다결정 실리콘막에 채워지는 상태에서 형성된다.
그 후, 제15도(d)에 나타낸 바와 같이 캐패시터 유전체막(77)과 기판전극(78)이 계속해서 그 위에 퇴적된다. 기판전극이 패터닝된 후, 층간절연막(31)이 퇴적되고, 비트선 콘택트홀이 제14도(b)에 도시된 바와 같이 형성된다. 계속해서, 비트선(33)이 형성되어 제14도(a)와 제14도(b)에 도시된 DRAM이 완성된다. 본 실시예에 있어서, 기판전극(78)은 층간절연막(31)이 형성되기 전에 패터닝되고, 제2비트선 콘택트영역이 직접적으로 상부층상에 형성된다. 그러나, 구조는 다음과 같이 형성될 수 있다. 기판전극(78)의 층은 스톱퍼로서 상부 전극(70)상에 남고, 층간절연막(31)의 콘택트홀을 개구할 때 기판전극에서 에칭이 정지된다. 그 후, 노출된 기관전극층이 제거됨과 더불어 산화막이 측벽상에 형성됨으로써 회로단락으로부터 기판전극(78)과 비트선을 방지할 수 있게 된다.
본 실시예에 따르면, 비트선 콘택트는 큰 용량을 갖춘 캐패시터를 얻을 수 있는 점에 부가하여 용이하게 수행될 수 있다. 저장노드의 크기가 돌출부(72b)의 필름 두께에 의해 확대되기 때문에, 에칭에 의해 플러그전극 주위에 형성된 기판전극을 제거함에 있어 처리 여유가 작아지게 된다. 그러나, 플러그전극의 레벨이 높게 형성되기 때문에, 기판전극은 용이하게 처리될 수 있어 인접하는 저장노드전극이 노출되지 않게 된다. 이 때, 상부로부터 보아 기판전극(28)이 비트선 콘택트만이 개방되어 기판전극의 고정전위를 얻기 위해 적절한 구조로 이루어진 것이 형성된다. 더욱이, 콘택트영역이 측벽상에 형성된 결정 실리콘(72a)의 두께 만큼 넓어지기 때문에 플러그전극의 상부층 전극(70)은 제4실시예의 경우 보다 더 큰 콘택트 마진을 갖게 된다.
[제7실시예]
이하, 제7실시예에 따른 DRAM의 메모리셀 구조를 설명한다.
본 실시예는 제6실시예 메모리셀의 기본 구조가 NAND셀 어레이에 적용된 예이다. 제16도(a)는 마스크 도면이 서로 중첩된 형태에서 메모리셀 영역의 레이아웃을 나타낸 도면이다. 제16도(b) 및 제16도(c)는 각각 16B-16B선 및 16C-16C선에 따른 단면도이다. 제16도(b)에 나타낸 바와 같이 표준 DRAM과 본 실시예 사이의 차이는 소스 및 드레인영역(15a, 15b)이 공통으로 이용되는 상태에서 인접하는 트랜지스터가 직렬로 연결되어 있는 것이다. 즉, 소자분리영역(11)에 의해 분리된 스트라이프 소자영역(8)이 p형 반도체기판(10)상에 형성된다. 트랜지스터의 게이트전극(13)이 그 사이에 게이트 절연막(12)이 삽입된 위에 형성되고, 연속적으로 워드선으로서 이용되도록 연장된다. 소스와 드레인영역으로서 기능하는 n형 확산층(15a, 15b)이 게이트전극(13)의 양측의 기판(10)의 표면상에 형성된다. 층간절연막(14,16)이 게이트전극(13)을 덮도록 그 위에 형성된다. 그 후, 저장노드전극에 대한 콘택트(4b; 제16도(a)에서 /로 나타낸 부분)가 캐패시터가 형성되는 곳의 소스 및/또는 드레인 영역(15b)에 형성되고, 캐패시터의 저장노드전극(71a, 71b)이 왕관형상으로 형성된다.
더욱이, 비트선 콘택트(4a; 제16도(a)에서 x로 나타낸 부분)가 비트선에 연결되도록 소스 및/또는 드레인영역(15a)에 형성되고, 제7실시예와 유사하게 패드전극(71a)과 원통형 전극(72b) 및 상부층 전극으로 이루어진 플러그전극이 그 위에 형성된다. 캐패시터 유전체막(77)이 이러한 전극의 전체 표면상에 형성되고, 기판전극(78)이 그 위에 형성된다. 기판전극(78)의 플러그전극의 주위는 에치백되어 플러그전극의 상부가 노출된다. 비트선 콘택트홀이 전체표면상에 형성된 층간절연막상에 형성되고, 플러그전극의 상부의 캐패시터 유전체막(77)이 제거되어 제2비트선 콘택트영역(6)이 형성된다. 이 때, 비트선(33)이 그 위에 퇴적된다.
본 실시예에 따르면, 4개의 메모리셀이 직렬로 연결되고, 비트선 콘택트영역(4a)으로부터 세어 5번째 전극이 우측면상에 형성된 직렬연결 유니트(도시되지 않았음)로부터 소자분리를 위한 분리워드선(13b)으로서 이용되어 트랜지스터가 턴오프되도록 바이어스된다.
제16도(a)에서 78m으로 도시된 마스크를 이용함으로써 기판전극(78)의 플러그전극의 주위가 안이소트로픽 에칭에 의해 에치백된다. 마스크(78m)는 스트라이프형태로 열려져 인접하는 비트선 콘택트영역(6)의 상부가 연속적으로 에치백된다. 그러나, 비트선 콘택트영역(6)이 더 높은 위치에 위치하므로 에칭백의 양이 작아지게 된다. 인접하는 플러그전극 사이의 부분은 제16도(c)에 나타낸 바와 같이 충분한 두께를 갖도록 기판전극(78)과 함께 매립된다.
에칭백의 양이 작으므로 에칭된 기판전극의 레벨이 저장노드전극(72b)의 돌출부(72b)의 상부 종단 보다 더 높아지도록 설정될 수 있어 저장노드전극(72b)이 기판전극(78)상에 노출되어 캐패시턴스가 감소되는 경우가 없게 된다.
NAND형 DRAM에 있어서, 오픈비트 구성의 비트선 연결이 이용되고, 기판전극의 전위가 소정 위치에서 일정하게 고정되는 것이 바람직하다. 본 실시예에 있어서, 비트선의 연결위치가 높게 설정됨에 따라 전체 메모리셀영역에 연속되도록 기판전극(78)을 용이하게 처리할 수 있게 된다. 플러그전극 주위에 형성된 기판전극(78)이 얇게 처리되면, 기판전극(78)이 좌우를 분리하거나 극히 얇은 막과 함께 연결된다. 기판이 섬형상으로 분리되면, 전위가 하나의 섬으로부터 다른 것까지 차이가 있고, 이는 종종 메모리셀의 오동작을 야기시킨다. 기판전극(78)이 종종 기판전극의 저항을 증가시키는 극히 얇은 막과 함께 연결되는 상태이므로 이는 또한 오동작을 야기시킨다. 상기한 바와 같이 본 발명에 따르면, 플러그전극이 충분한 두께를 갖춘 기판전극(78)으로 에워싸이므로, 상기한 문제는 회피할 수 있게 된다. 제16도(d)는 제16도(a)에 대응하는 기판전극의 평면도로서, 플러그전극부를 노출하도록 형성된 개구(79)만을 갖춘 하나의 기판과 같은 기판전극을 나타낸다. 점선(78ℓ)에 의해 끼워진 부분이 에치백영역이다. 상기한 구조에 의해 기판전극의 분할과 같은 문제나 저항의 증가에 기인한 오동작 문제가 회피될 수 있게 된다. 따라서, 본 발명은 NAND-DRAM 구조의 메모리셀에 특히 유용하다.
본 실시예의 NAND형 DRAM에 있어서 제6실시예와 유사한 플러그전극과 메모리셀 구조가 이용된다. 그러나, 본 실시예의 NAND형 DRAM은 제1실시예에서 설명한 플러그전극과 메모리셀구조의 형태로 될 수 있음은 말할 필요도 없다. 이 경우, 비트선 콘택트 통로의 저항이 더욱 효과적으로 감소되는 NAND형 DRAM을 형성할 수 있다.
[제8실시예]
이하, 제8실시예의 DRAM구조의 메모리셀에 대해 설명한다.
본 실시예는 기판전극과 플러그전극간의 유전내압이 상기한 실시예 보다 더욱 개선된 구조를 제공한다. 예컨대, 제7실시예의 제16도(b)로부터 명백히 알 수 있는 바와 같이 기판전극(78)과 플러그전극의 측면 표면전극(72a)은 캐패시터 유전체막(77)에 의해 절연된다. 엣지가 그 사이에 캐패시터 유전체막(77)이 개재되는 측면 표면전극(72a)에 대해 반대 방향에서 기판전극(78)의 에치백 표면상에 형성된다. 전계가 이러한 종류의 엣지에 용이하게 집중되므로, 유전내압의 저하가 이러한 엣지에서 일어나게 될 가능성이 있다.
본 실시예는 또한 NAND형 DRAM 메모리셀에 관한 것이다. 평면도는 제16도(a)와 동일하므로 생략한다. 제17도(b)는 비트선에 대해 수직방향으로 비트선 콘택트부의 단면도를 나타낸 것이다. 본 실시예의 비트선 연결구조에 있어서, 비트선(33)의 수평부와 제1비트선 콘택트부(4a) 사이의 수직 도전부가 비트선 콘택트 통로(33p)로서 정의되고, 비트선 콘택트 통로(33p)가 비트선 콘택트영역(4a)상에 형성된 플러그(81a)와, 플러그전극(81a)을 비트선(33)에 연결하는 비트선 단락 콘택트통로(33p')로 이루어진다. 즉, 비트선 콘택트영역(4a)상에서 동시에 저장노드전극(81b)과 동일한 층에 형성된 플러그전극(81a)을 형성하는 것이 있다. 이 때, 제1비트선 콘택트가 그 사이에 형성된다. 더욱이, 절연막(85)이 플러그전극(81a)상에 마운트되어 기판전극(88)의 엣지가 그 사이에 캐패시터 유전체막(87)이 개재되는 절연막(85)의 측면 표면에 위치하게 된다. 절연막(85)의 중앙부가 열려지고, 비트선(33)으로부터 수직적으로 갈라진 비트선 단락 콘택트 통로(33p')가 플러그전극(81a)의 상부 표면과 접촉되는 제2비트선을 만들게 된다.
이 때, 비트선 단락 콘택트 통로(33p')와 기판전극(88)의 엣지는 패캐시터유전체막(87)의 막두께 보다 더 크게 되도록 설정될 수 있다. 이에 기인해서 유전내압이 하나의 유전체막의 경우와 비교해서 크게 개선될 수 있게 되고 엣지 부분에서의 유전내압의 저하를 방지할 수 있게 된다. 또한 절연막(85)의 수직 방향의 더 큰 막두께가 기판전극(88)의 에치백이 수행될 때 더 넓은 마진이 증가될 수 있게 된다.
기판전극(88)의 비트선 콘택트 통로(33p)의 주위는 제7실시예와 유사하게 더 낮아지게 된다. 그러나, 기판전극(88)의 표면의 엣지 부분은 플러그전극(81a)보다 상부 부분, 즉 저장노드전극(81b) 보다 더 높은 위치에서 그 사이에 캐패시터 유전체막(87)과 절연막(85)을 개재시킨 비트선 단락 콘택트 통로(33p')와 접촉된다. 이에 기인해서 유전내압의 관점에서 발생하는 문제가 없게 된다. 부가해서 기판전극(88)의 비트선 콘택트 통로(33p) 주위의 막두께는 완전하게 확보될 수 있게 된다. 따라서, 상부 부분으로부터 보아, 기판전극(88)은 제16도(d)에 도시된 바와 같이 하나의 기판과 같은 형상이고, 낮은 배선저항을 갖춘 기판전극(88)이 실현될 수 있게 된다. 본 실시예의 제2비트선 콘택트영역(6)의 위치는 제7실시예의 위치보다 더 낮다. 그러나, 본 발명에 따르면, 플러그전극(81a)이 용이하게 제조될 수 있음과 더불어 기판전극에 따른 절연이 개선될 수 있는 구조를 얻을 수 있게 된다.
제18도(a) 및 제18도(b)는 본 실시예의 제조방법을 설명하기 위한 도면이다. 제18도(a)는 비트선에 따른 단면도이고, 제18도(b)는 비트선에 대해 수직방향으로 비트선 콘택트부의 단면도이다. 먼저, 소자분리영역(11)이 트렌치 분리에 의해 p형 실리콘기판(10)의 표면에 형성된다. 그 후, 게이트 절연막(12)이 열확산에 의해 그 위에 형성된다. 그후, 게이트전극(13)이 다결정실리콘막의 이용에 의해 형성된다. 이 때, 게이트전극(13)이 마스크로서 이용되고, As 또는 P 이온이 이온주입되며, 소스 및 트레인영역으로서 기능하는 n형 확산영역(15a,15b)이 형성되며, 직렬로 연결된 MOS트랜지스터의 어레이가 소스 및 드레인영역이 공통으로 이용되는 형태로 구성된다.
그후, 실리콘 산화층을 형성하는 층간절연막(84)이 전체 표면상에 퇴적된다. n형 확산영역(15a, 15b)상의 층간절연막(82)이 반응성 이온에칭(RIE)에 의해 제거된다. 이 때, 제1비트선 콘택트영역(4a)과, 캐패시터를 형성하기 위한 저장노드전극 콘택트영역(4b)이 개구된다.
다음에, 다결정 실리콘막이 전체 표면상에 퇴적되고, P 또는 As를 도우프하며, 리소그래피나 RIE에 의해 패터닝되어 플러그전극(81a)과 저장노드전극(81b)이 형성된다. 다음에, 실리콘 질화막이나 실리콘 산화막과 같은 절연막(85)이 퇴적됨과 더불어 CVD등에 의해 플러그전극(81a)과 저장노드전극(81b)상에서 처리되고, 저장노드전극(81b)상의 절연막(85)이 플러그전극(81a)만을 보호하기 위해 레지스트패턴의 이용에 의해 선택적으로 제거된다. 그 후, 레지스트패턴(90)이 제거되고, 캐패시터 유전체막(87)과 기판전극(88)이 연속적으로 형성되며, 층간절연막(31)이 퇴적됨과 더불어 비트선(33)과 비트선 단락 콘택트 통로(33p')를 형성하도록 처리됨으로써 제17도(a) 내지 제17도(c)에 도시된 메모리셀 구조가 완성된다.
제19도(a) 및 제19도(b)는 레지스트패턴(90)의 변형을 나타낸 것이다. 저장노드전극(81b)과 층간절연막(84)상의 절연막(85)이 동일한 막이면, 층간절연막(84)이 절연막(85)을 제거함에 있어서 또한 제거된다. 이에 따라 스톱퍼막이 필요로 된다. 이는 물론 스톱퍼막이 층간절연막(84)의 적어도 일부로서 이용되는 것이다. 그러나, 제19도(a) 및 제19도(b)에 있어서, 레지스트패턴(90)이 저장노드전극(81b)상에 배치된 절연막(85)상에만 개구를 갖춘 것으로 형성되어 층간절연막(84)이 보호될 수 있게 된다. 이 경우, 레지스트패턴(90)이 절연막(85)을 제거하는데에 절연막(85)의 엣지 부분을 부분적으로 덮기 때문에, 절연막(85)의 제거는 이소트로픽 에칭에 의해 수행하는 것이 바람직하다. 이 경우, 더 두꺼운 절연막(85)이 레지스트패턴(90)의 인접의 시프트에 유용하다.
또한, 절연막(85)은 저장노드전극(81b)의 리소그래피공정에서 비반사막으로서 이용될 수 있고, 다양한 형태의 재료가 목적에 부합되도록 적절하게 설정될 수 있다.
상기한 실시예에 있어서, 절연막은 플러그전극(81a)의 상부 표면상에만 제공된다. 그러나, 다음과 같은 공정이 수행된다.
예컨대, 플러그전극을 처리한 후, 절연막이 퇴적되거나 산화막이 전체 표면상에 형성된다. 그 후, 저장노드전극(81b)상에 형성된 절연막이 제18도(a) 및 제18(b)도에 도시된 레지스트 패턴(90)에 의해 제거된다. 그에 따라 절연막이 상부 표면뿐만 아니라 플러그전극(81a)의 측면 표면상에 제공된다. 이 경우, 기판전극(88)과 플러그전국(81a) 사이의 유전내압이 기판전극(88)의 표면의 엣지 부분 뿐만 아니라 그 사이의 콘택트 표면의 전체 영역에서 개선될 수 있게 된다.
[제9실시예]
제9실시예의 NAND형 DRAM의 메모리셀 구조를 설명한다. 본 실시예의 평면도는 제7실시예와 근본적으로 동일하므로 생략한다.
제20도(a)는 본 실시예의 메모리셀 어레이의 비트선에 따른 단면도이고, 제20도(b)는 비트선에 대해 수직방향으로 비트선 콘택트부의 단면도이다.
본 실시예에 따르면, 캐패시턴스를 증가시키기 위해, 저장노드전극을 형성하도록 플러그형 전극(81b)의 측면 헤드부에 원통형(왕관형) 전극(89)이 부가되어 있다. 또한, 원통형 전극(89)은 비트선 콘택트 통로(33p)의 플러그전극(81a)에 부가되어 있다. 나머지 구조는 제8실시예와 동일하고, 절연재료(85)가 플러그전극(81a)상에 형성되며, 기판전극(88)의 표면의 엣지가 절연막(85)의 측면 표면상에 형성되도록 제공된다. 따라서, 기판전극(88)의 표면이 비트선 단락 콘택트 통로(33p')와 접촉되어 가서 충분한 유전내압이 확보된다. 기판전극(88)이 제16도(d)에 도시된 하나의 기판구조를 갖도록 형성된다. 비트선 콘택트 통로(33p) 주위의 기판전극의 막두께가 충분히 두껍게 만들어져 낮은 배선저항을 갖춘 기판전극(88)이 실현될 수 있다.
이하, 도면을 참조해서 본 실시예의 제조방법을 설명한다.
본 실시예의 제조방법은 플러그전극(81a)과 저장노드전극(81b)을 형성하는 공정으로부터 절연막(85)을 형성하는 공정까지 제8실시예와 동일하다. 제21도(a)에 있어서, 예컨대, 저장노드전극(81b)과 동일한 도우프된 폴리실리콘이 레지스트패턴(90)이 제공되지 않는 상태로부터 퇴적된다. 이때, 측벽전극(89)이 안이소트로픽 에칭에 의해 저장노드전극(81b)과, 플러그전극(81a) 및, 절연막(85)의 각 상부의 측벽상에 원통형으로 남겨진다. 이 때, 측벽전극(89)의 레벨이 절연막(85)의 상부 표면 보다 오버에칭에 의해 더 낮아지도록 형성된다. 이에 따라 기판전극(88)의 엣지가 이어지는 공정에서 절연막(85)의 측벽에 위치하도록 만들어지게 된다.
그 후, 플러그전극(81a)의 상부 표면 보다 다른 위치에 형성된 절연막(85)이 제18도(a), 제18도(b), 제19도(a), 제19도(b)에 도시된 방법에 의해 제거된다. 이에 의해 원통형 측벽전극(89)을 갖춘 저장노드전국(81b)과, 그 상부 부분상의 절연막(85)과 최상측 표면상의 측벽전극(89)을 갖춘 플러그전극(81a)이 동시에 형성된다. 그 후, 캐패시터 유전체막(87)의 형성으로부터 비트선(33)의 형성에 이르기까지의 공정이 제8실시예와 동일한 방법에 의해 수행된다.
[제10실시예]
제1 내지 제9실시예는 플러그전극이 이용됨과 더불어 제2비트선 콘택트 영역이 얕은 비트선 콘택트 홀을 만들도록 플러그전극의 상부 표면상에 형성된 경우를 설명하였다. 이하 실시예에 있어서, 저장노드전극의 형성과 동시에 형성된 패드가 이용되고, 비트선의 형성과 동시에 형성된 매립된 비트선이 비트선 콘택트 통로로서 이용되어 비트선 콘택트 통로를 구비한 기판전극의 양호한 절연을 갖춘 메모리셀구조가 제공된다.
본 발명의 메모리셀의 평면도는 제16도(a)와 동일하므로 생략한다. 제22도(a)는 비트선에 따른 단면도를 나타내고, 제22도(b)는 비트선에 대해 수직방향으로 비트선 콘택트부의 단면도를 나타낸 것이다. 본 실시예는 트랜지스터가 트렌치 분리영역(11)에 의해 분리됨과 더불어 p형 반도체기판(10)상에 형성되는 스트라이프형 소자영역(8)상에 형성되는 단계로부터 저장노드전극(81b)이 형성되는 단계까지 제9실시예와 동일하다. 본 실시예에 따르면, 패드(91)가 저장노드전극의 형성과 동시에 비트선 콘택트부의 층간절연막(84)상에 형성된다.
더욱이, 캐패시터의 기판전극(88)이 그 사이에 캐패시터 유전체막(87)이 개재되는 전체표면상에 형성되는데, 이는 전체 소자영역을 덮도록 형성된다. 층간절연막(31)이 기판전극(88)상에 형성되고, 비트선 콘택트 영역(4a)까지 통해 지나가는 비트선 콘택트홀(33h)이 형성된다. 콘택트홀(33h)의 내벽이 절연막(92)으로 코팅된다. 비트선(33)이 층간절연막(33)상에 형성되고, 비트선 콘택트 통로(33p)가 또한 비트선 콘택트영역(4a)에 연결된 콘택트홀(33h)에 통합적으로 형성된다. 여기서, 비트선 콘택트 통로(33p)는 비트선(33)의 수평부와 비트선 콘택트영역(4a) 사이의 수직 도전부재로서 정의된다.
비트선 콘택트홀(33h)이 저장노드전극(81b)과 동일한 층으로 형성된 패드(91)를 통해 지나가도록 형성된다. 콘택트홀(33h)의 측벽상에서 실리콘 질화막등으로 이루어진 측벽절연막(92)이 형성된다. 한편, 패드(91)의 외벽이 그 사이에 개재되는 캐패시터 유전체 절연막(87)과 함께 기판전극(88)과 접촉되어 간다. 비트선 콘택트통로(33p) 주위의 기판전극(88)의 표면이 회로단락을 위해 에치백된다. 그러나, 에치백의 양이 제어되어 기판전극(88)의 표면의 엣지부가 패드의 측면 표면의 비교적 상부 부분에 위치하게 된다. 이 때, 이러한 부분의 기판전극은 증가로부터 전기적 저항을 방지하도록 충분한 막두께를 갖춘다. 상기한 에치백에 있어서, 제16도(a)의 78m으로 나타낸 마스크와 동일한 종류의 마스크가 이용되고, 이소트로픽 에칭이 수행된다. 마스크(78m)는 인접하는 비트선 콘택트부를 연속적으로 에치백하도록 스트라이프 형상으로 개구된다. 인접하는 비트선 콘택트통로(33p) 사이의 부분은 충분한 두께를 갖도록 제22도(b)에 나타낸 바와 같이 가판전극(88)과 함께 매립된다.
본 실시예에 따르면, 기판전극(88)과 비트선 콘택트 통로(33p)가 캐패시터 유전체막(87)과 측면절연막(92)의 2개의 층에 의해 절연 및 분리된다. 따라서, 기판 전극(88, 91)이 패드(91)의 외벽에서 회로단락됨에도 불구하고, 기판전극(88)과 비트선 콘택트통로(33p)가 회로단락되지 않는다.
이 경우, 패드(91)는 전극으로서 기능하지 않지만, 부유상태이다. 그러나, 패드(91)의 이용에 의해 기판전극(88)의 표면이 기판전극(88)을 형성한 후, 실질적으로 평탄하게 된다. 이에 의해 비트선 콘택트통로(33p)가 후에 형성되는 곳에서 영역의 기판전극(88)은 에치백이 회로단락을 방지하기 위해 수행될 때 용이하게 처리된다. 더욱이, 비트선 콘택트홀(33h)을 형성함에 있어서, 홀의 형성은 한번에 홀을 깊게 형성하는 것 없이 패드(91)의 상부 표면에서 한번 정지되도록 만들어질 수 있게 되어, 에칭조건이 각 층에 대해 적절하게 되도록 설정될 수 있으므로 콘택트홀(33)이 용이하게 형성될 수 있게 된다.
이하, 제23도(a), 제23도(b), 제24도(a), 제24도(b)를 참조하여 메모리셀 어레이의 제조방법을 설명한다. 제23도(a)와 제24도(a)는 비트선에 따른 단면도, 제23도(b) 및 제24도(b)는 비트선에 대해 수직방향으로 비트선 콘택트부의 단면도를 나타낸 것으로, 공정의 중간단계의 상태를 나타낸다. 먼저, 트렌치 분리층(11)이 p형 실리콘기판(10)의 표면에 형성된다. 그 후, 실리콘 산화막으로 이루어진 게이트 절연막(12)이 열산화에 의해 형성된다. 그 후, 다결정 실리콘막이 전체 표면상에 퇴적되고, 게이트전극(13)이 리소그래피와 안이소트로픽 에칭에 의해 형성된다. 이때, 게이트전극(13)이 마스크로서 이용되고, As 또는 P 이온이 이온주입되어 소스와 드레인 영역으로서 기능하는 n형 확산층(15a, 15b)이 형성된다. 직렬로 연결된 MOS트랜지스터의 어레이가 소스 및 드레인영역이 인접하는 트랜지스터와 공통으로 이용되는 형태로 구성된다.
그 후, 실리콘 산화층으로 형성된 층간절연막(84)이 CVD에 의해 전체 표면상에 퇴적된다. 이 때, n형 확산영역(15b)상의 층간절연막(84)이 반응성 이은 에칭(RIE)에 의해 제거되고, 캐패시터를 형성하기 위한 저장노드전극 콘택트영역(4b)이 개구된다. 그러나, 이 경우, 비트선 콘택트통로가 형성되어지는 곳에서 n형 확산층(15a)상에 형성되는 층간절연막(84)이 제거되지 않고, 직접적으로 그 위에 남겨진다.
이 때, 다결정 실리콘막이 전체 표면상에 퇴적되고, P 또는 As로 도우프되며, 저장노드전극(81b)과 패드(91)를 형성하도록 리소그래피와 RIE에 의해 패터닝된다. 이 때, 약 10㎚이하의 두께를 갖춘 실리콘 질화 실리콘막이 CVD에 의해 퇴적되고, 30분동안 800 내지 900℃의 진공분위기에서 산화됨으로써 실리콘 질화막이 형성되며, 실리콘 질화막과 실리콘 산화막의 2층 구조를 갖춘 캐패시터 유전체막(87)이 형성된다. 더욱이, 다결정막이 상부층에 퇴적됨과 더불어 P가 도우프됨으로써 기판전극(88)이 형성된다.
계속해서, 기판전극(88)의 비트선 콘택트 영역의 패드(91)주위의 부분이 리소그래피와 이소트로픽 에칭에 의해 에칭되고, 패터닝되어 패드(91)의 최상부가 노출된다(제23도(a)). 이 때, 제23도(b)로부터 명백히 알 수 있는 바와 같이 인접패드(91) 사이의 부분이 기판전극(88)과 함께 매립되도록 형성된다. 기판전극(88)의 두께는 가능한한 패드(91)의 표면에 가깝게 되도록 두꺼운 것이 바람직하다. 상부로부터 보아 기판전극(88)은 하나의 기판전극과 같이 형상지워져 패드(91)의 부분이 제16도(d)와 유사하게 개구된다. 이는 기판 전극(88)상에 미치는 잡음의 영향을 감소시키는데 대단히 중요하다. 특히, NAND형 DRAM과 같은 오픈 비트선 시스템의 구조에 있어서 기판전극의 전위가 위치에 관계없이 일정하게 고정되도록 될 필요가 있다.
전체 표면상의 층간절연막(31)을 형성한 후, 비트선 콘택트홀(14h)이 제24도(a)에 나타낸 바와 같이 형성되어, 비트선 콘택트영역(4a)이 형성된다. 리소그래피에 의해 레지스트패턴을 형성한 후, 층간절연막(31)이 패드를 통해 지나가도록 RIE에 의해 에칭되고, 층간절연막(84)이 또한 RIE에 의해 에칭됨으로써 콘택트홀이 형성된다. 에칭조건이 각 층에 대해 적절히 설정될 수 있으므로, 콘택트홀의 형성이 용이하게 얻어진다.
그 후, 산화가 근소하게 진행되고, 실리콘 질화막이나 실리콘 산화막으로 이루어진 절연막이 콘택트홀의 내부에 형성된다. 절연막이 RIE에 의해 에칭되어 측벽 절연막(92)으로서 콘택트홀의 측벽에 남겨지게 된다. 그 후, 비트선(33)이 층간절연막(31)상에 퇴적되고, 동시에 콘택트홀(33h)을 매립한다. 이에 의해 비트선 콘택트통로(33p)가 형성되고, 제22도(a) 및 제22도(b)에 도시된 메모리셀 구조가 완성된다. 이 때, 패드(91)와 비트선 콘택트통로(33p)가 측벽절연막(92)에 의해 절연 및 분리된다.
패드(91)가 비트선 콘택트부에 이용되는 이유는 기판전극(88)의 처리여유를 개선하기 위한 것이다. 제25도(a) 및 제25도(b)는 이유를 설명하기 위한 것으로, 레지스트 마스크(88m)가 기판전극(88)을 처리하도록 코팅됨과 더불어 패터닝이 수행되는 상태를 나타낸 것이다. 패드(91)가 이용되면, 기판전극(88)이 패드(91)상에서 처리될 수 있음과 더불어 레지스트 마스크(88m)의 막두께가 실질적으로 평탄하게 형성된다. 반대로, 제25도(b)에 나타낸 바와 같이 패드(91)가 이용되지 않으면, 레지스트 마스크(88m)의 막두께가 기판전극(88)의 개구부에서 더 두꺼워지게 되고, 리소그래피의 해상도가 감소된다. 상기한 이유에 의해 기판전극(88)과 비트선 콘택트홀을 형성함에 있어 중요한 요소로서 기능한다.
[제11실시예]
이하, 본 발명의 제11실시예에 따른 NAND형 DRAM의 메모리 구조를 설명한다. 본 실시예는 제10실시예의 변형이다. 본 실시예의 평면도는 제7도에 도시된 실시예와 동일하므로 생략한다. 제26도(a)는 비트선에 따른 단면도, 제26도(b)는 비트선에 대해 수직인 비트선 콘택트부의 단면도이다.
제10실시예와 유사하게 비트선 콘택트홀(33h)이 패드(91)를 통해 지나가도록 형성된다. 제10실시예에 있어서, 콘택트홀이 비트선 콘택트영역(4a)에 도달하도록 형성되어 측벽절연막(92)이 형성된다. 본 실시예에 따르면, 2종류의 측벽 절연막이 형성된다. 먼저, 패드(91)의 내측벽상에 형성된 산화막(93)이 형성되고, 측벽막(94)이 형성된다. 측벽막(94)이 절연막으로 형성되면, 비트선 콘택트 통로(33p)와 기판전극(88)이 캐패시터 유전체막(87)과 측벽절연막(93, 94)의 3개의 층에 의해 절연된다. 이 때, 충분한 유전내압이 산화막(93)에 의해 얻어질 수 있으면, 산화막(94)이 절연막으로 한정되지 않고, 도우프된 다결정 실리콘과 같은 도전막이 이용될 수 있다. 본 경우에 있어서도, 캐패시터 유전체막(10)을 포함하는 2층 절연층이 존재한다.
상기한 제9 내지 제11실시예는 NAND형 DRAM을 설명하였다. 이는 본 발명이 기본 메모리셀 구조와 비트선 연결구조가 동일하기 때문에 표준 DRAM에 적용할 수 있음은 말할 필요도 없다.
한편, 본 발명은 그 요지를 이탈하지 않는 범위내에서 다양하게 변형하여 실시할 수 있음은 물론이다.

Claims (27)

  1. 반도체기판과; 각각 소스와, 드레인 및 게이트를 갖추고, 다수의 캐피시터가 매트릭스형태로 상기 반도체기판상에 형성되며, 상기 캐패시터 각각이, 상기 MOS트랜지스터 각각의 소스/드레인에 층이 지워진 원통형 부분을 갖춘 저장노드전극과, 적어도 상기 저장노드전극상에 형성된 캐패시터 유전체막 및, 그 사이에 상기 캐패시터 유전체막이 개재되는 적어도 상기 저장노드전극에 대해 대향되도록 형성된 기판전극을 구비하여 이루어진 다수의 MOS트랜지스터를 포함하는 다수의 메모리셀; 이 메모리셀상에 형성됨과 더불어 선택적으로 형성된 다수의 개구를 갖춘 층간절연막; 이 층간절연막의 상기 개구에 각각 형성된 다수의 플러그전극; 각각 상기 플러그전극중 대응하는 하나를 통해 상기 MOS트랜지스터의 각 소스 및 드레인중 하나에 연결된 다수의 비트선 및; 상기 각 MOS트랜지스터의 상기 게이트로 되는 다수의 워드선을 구비하여 구성되고; 상기 비트선이 상기 층간절연막상에 형성됨과 더불어 각각 그 상부를 덮도록 상기 개구를 통해 상기 플러그전극의 상부 표면에 연결되고, 상기 플러그전극(21a+24a)이 각각 상기 저장노드 전극(21b)과 원통형 측벽 도전부재와 동일한 층으로 형성된 하부측 도전부재(24a)와, 패드 전극상에 형성된 상부측 도전부재로 이루어진 패드전극(21a)을 갖추는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 패드전극의 내부가 상기 상부측 도전부재로 매립된 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 플러그전극의 각 내부가 절연재료로 매립된 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 상부측 도전부재의 최상부 표면이 상기 층간절연막과 같은 높이로 되도록 형성되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 캐패시터 유전체막이 상기 플러그전극의 각 측벽상에 형성되는 것을 특징으로 하는 반도체 메모리장치.
  6. 제1항에 있어서, 상기 상부측 도전재료의 최상부 표면이 상기 저장노드전극의 최상부 보다 더 높게 위치하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제1항에 있어서, 상기 트랜지스터가 상기 소스 및 상기 드레인중 하나가 상기 트랜지스터의 인접하는 하나와 공통으로 이용되는 형태로 직렬로 연결됨으로써 어레이로 형성되고, 상기 각 캐패시터의 상기 저장노드전극이 상기 각 트랜지스터의 상기 소스 및 상기 드레인중 대응하는 하나에 연결되며, 상기 각 비트선이 직렬로 연결된 상기 트랜지스터중 하나의 터미널의 상기 소스 및 상기 드레인중 대응하는 하나에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  8. 반도체기판상에 다수의 MOS트랜지스터를 형성하는 단계와; 상기 MOS트랜지스터가 형성된 곳에서 상기 기판상에 제1절연막을 형성하는 단계; 상기 MOS트랜지스터의 소스 및 드레인 영역을 노출함과 더불어 다수의 저장노드 콘택트홀과 비트선 콘택트홀을 형성하도록 상기 제1절연막을 선택적으로 제거하고, 그곳에 제1비트선 콘택트영역을 형성하는 단계; 상기 제1절연막의 표면과 상기 2종류의 콘택트홀의 내부 표면상에 제1도전막을 연속적으로 형성하는 단계; 상기 제1도전막을 매립하도록 제2절연막을 형성하는 단계; 개구를 형성하도록 상기 비트선 콘택트홀의 위 및 내부에 상기 제2절연막을 선택적으로 제거하는 단계; 상기 개구를 도전재료로 채우는 단계; 상기 제1도전막의 최상부를 노출하도록 상기 제2절연막을 적어도 상기 제1절연막의 최상부 표면의 레벨까지 에치백함과 더불어 선택적으로 그 최상부 표면을 제거함으로써, 상기 제1도전막과 상기 제1비트선 콘택트 영역상의 상기 도전재료로 이루어진 플러그전극과, 상기 저장노드 콘택트홀에서의 상기 제1도전막으로 이루어진 저장노드전극을 형성하는 단계; 상기 제2절연막과 상기 제1절연막의 나머지를 제거한 후, 상기 기판의 전체 표면상에 캐패시터 유전체막과 기판전극을 연속적으로 층을 만드는 단계; 제1비트선 콘택트영역을 형성하도록 상기 도전재료의 헤드부와 상기 도전재료의 최상부 표면의 상기 캐패시터 유전체막 주위의 상기 기판전극을 제거하는 단계; 전체 표면상에 층간절연막을 형성한 후, 상기 제2비트선 콘택트 영역을 노출하도록 개구를 형성하는 단계 및; 상기 제2비트선 콘택트영역에 연결되도록 상기 층간절연막상에 비트선을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  9. 반도체기판과; 각각 소스와, 드레인 및, 게이트를 갖추고, 다수의 캐패시터가 매트릭스형태로 상기 반도체기판상에 형성되며, 상기 캐패시터 각각이, 상기 MOS트랜지스터 각각의 소스/드레인에 층이 지워진 원통형 부분을 갖춘 저장노드전극과, 적어도 상기 저장노드전극상에 형성된 캐패시터 유전체막 및, 그 사이에 상기 캐패시터 유전체막이 개재되는 적어도 상기 저장노드전극에 대해 대향되도록 형성된 기판전극을 구비하여 이루어진 다수의 MOS트랜지스터를 포함하는 다수의 메모리셀; 이 메모리셀상에 형성됨과 더불어 선택적으로 형성된 다수의 개구를 갖춘 층간절연막; 이 층간절연막의 상기 개구에 각각 형성된 다수의 플러그전극; 각각 상기 플러그전극중 대응하는 하나를 통해 상기 MOS트랜지스터의 각 소스 및 드레인중 하나에 연결된 다수의 비트선 및; 상기 각 MOS트랜지스터의 상기 게이트로 되는 다수의 워드선을 구비하여 구성되고; 상기 비트선이 상기 층간절연막상에 형성됨과 더불어 각각 그 상부를 덮도록 상기 개구를 통해 상기 플러그전극의 상부 표면에 연결되고, 상기 플러그전극이 각각 그 바닥 부분과 측벽부분에서 상기 저장노드전극과 동일한 층으로 형성되고, 그에 따라 상기 각 MOS트랜지스터의 상기 소스 및 상기 드레인중 어느 하나에 선택적으로 연결되며, 상기 플러그전극의 각 최상부 표면이 상기 저장노드전극의 최상부 표면보다 더 높게 위치한 것을 특징으로 하는 반도체 메모리장치.
  10. 제9항에 있어서, 상기 패드전극의 내부가 상기 상부측 도전부재로 매립된 것을 특징으로 하는 반도체 메모리장치.
  11. 제9항에 있어서, 상기 각 플러그전극의 각 내부가 절연재료로 매립된 것을 특징으로 하는 반도체 매모리장치.
  12. 제9항에 있어서, 상기 플러그전극의 최상부 표면이 상기 층간절연막과 같은 높이로 되도록 형성되는 것을 특징으로 하는 반도체 메모리장치.
  13. 제9항에 있어서, 상기 캐패시터 유전체막이 상기 플러그전극의 상기 각 측벽상에 형성되는 것을 특징으로 하는 반도체 메모리장치.
  14. 제9항에 있어서, 상기 트랜지스터가 상기 소스 및 상기 드레인중 하나가 상기 트랜지스터의 인접하는 하나와 공통으로 이용되는 형태로 직렬로 연결됨으로써 어레이로 형성되고, 상기 각 캐패시터의 상기 저장노드전극이 상기 각 트랜지스터의 상기 소스 및 상기 드레인중 대응하는 하나에 연결되며, 상기 각 비트선이 직렬로 연결된 상기 트랜지스터중 하나의 터미널의 상기 소스 및 상기 드레인중 대응하는 하나에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  15. 반도체기판상에 다수의 MOS트랜지스터를 형성하는 단계와; 상기 트랜지스터의 게이트전극상에 제1절연막을 형성하는 단계; 상기 트랜지스터의 소스 및 드레인영역에 연결되도록 상기 기판의 전체 표면상에 제1도전막을 형성함으로써, 제1비트선 콘택트영역과 저장노드 콘택트영역을 형성하는 단계; 3층막을 형성하도록 상기 제1도전막상에 제2절연막과 제2도전막을 연속적으로 형성하는 단계; 상기 제1비트선 콘택트영역과 상기 저장노드 콘택트영역상에 상기 콘택트 영역의 대응하는 하나 보다 적어도 더 큰 연장된 상부영역을 갖춘 3층막 블록을 형성하도록 상기 3층막을 연속적으로 에칭하는 단계; 2층막 블록을 형성하도록 상기 저장노드 콘택트 영역상에 상기 3층막 블록의 각각의 제2도전막을 제거하는 단계; 안이소트로픽 에칭에 의해 상기 3층막 블록의 측벽과 상기 2층막 블록상에 제3도전막을 남기도록 상기 기판의 전체 표면상에 제3도전막을 형성하는 단계; 상기 저장노드 콘택트영역의 상부의 제2절연막을 제거하는 단계; 상기 3층 블록의 제2도전막 상에 개구를 형성하는 것에 의해 따르는 상기 기판의 전체 표면상에 캐패시터 유전체막을 층을 지게 함으로써 제2비트선 콘택트영역을 형성하는 단계; 헤드부분을 노출시키도록 상기 3층 블록 주위를 에치백하는 것에 의해 따르는 상기 기판의 전체 표면상에서 기판전극을 층을 지게 하는 단계; 노출되어지는 상기 제2비트선 콘택트영역을 개구하도록 상기 기판의 전체 표면상에 층간절연막을 형성하는 단계 및; 상기 제2비트선 콘택트영역에 연결되도록 상기 층간 절연막상에 비트선을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  16. 반도체기판과; 각각 소스와, 드레인 및, 게이트를 갖추고, 다수의 캐패시터가 매트릭스 형태로 상기 반도체기판상에 형성되며, 상기 캐패시터 각각이, 상기 게이트전극상에 마운트되도록 연장되는 상기 각 MOS트랜지스터의 소스/드레인에 층이 지워진 저장노드전극과, 적어도 상기 저장노드전극상에 형성된 캐패시터 유전체막 및, 그 사이에 상기 캐패시터 유전체막이 개재되는 적어도 상기 저장노드전극에 대해 대향되도록 형성된 기판전극을 구비하여 이루어진 다수의 MOS트랜지스터를 포함하는 다수의 메모리셀; 이 메모리셀상에 형성됨과 더불어 선택적으로 형성된 다수의 개구를 갖춘 층간절연막; 상기 층간절연막의 상기 개구에 형성된 다수의 비트선 콘택트통로; 각각 상기 비트선 콘택트통로의 대응하는 하나를 통해 상기 MOS트랜지스터의 각 소스 및 드레인중 하나에 연결된 다수의 비트선 및; 상기 각 MOS트랜지스터의 상기 게이트로 되는 다수의 워드선을 구비하여 구성되고; 상기 비트선이 각각 상기 층간절연막상에 형성됨과 더불어 절연방법으로 상기 층간절연막과 상기 기판전극을 통해 지나가도록 형성된 상기 비트선 콘택트 통로의 대응하는 하나를 통해 상기 각 MOS트랜지스터의 상기 소스 및 상기 드레인중 하나에 연결되고, 상기 기판 전극이 소정 영역에 형성된 상기 다수의 캐패시터에 공통으로 이용되고, 상기 비트선 콘택트통로를 지나는 절연방법으로 형성된 개구를 갖추며, 단일 표면과 같이 형성되어 그 표면이 상기 저장노드전극 보다 더 높은 위치에서 상기 비트선 콘택트 통로에 대향하는 것을 특징으로 하는 반도체 메모리장치.
  17. 제16항에 있어서, 상기 비트선 콘택트통로가 각각 저장노드와 동일한 층으로 형성된 도전부재를 갖춘 플러그전극을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  18. 제17항에 있어서, 상기 플러그전극의 내부가 도전재료로 매립된 것을 특징으로 하는 반도체 메모리장치.
  19. 제17항에 있어서, 상기 플러그전극의 내부가 절연재료로 매립된 것을 특징으로 하는 반도체 메모리장치.
  20. 제17항에 있어서, 상기 플러그전극의 최상부 표면이 상기 층간절연막과 같은 높이로 되도록 형성되는 것을 특징으로 하는 반도체 메모리장치.
  21. 제17항에 있어서, 상기 캐패시터 유전체막이 상기 플러그전극의 측벽상에 형성되는 것을 특징으로 하는 반도체 메모리장치.
  22. 제16항에 있어서, 상기 비트선 콘택트통로와 적어도 상기 기판전극의 표면부가 상기 캐패시터 유전체막과 상기 캐패시터 유전체막과 다른 절연막으로 이루어진 적어도 2층 절연막으로 절연되는 것을 특징으로 하는 반도체 메모리장치.
  23. 제16항에 있어서, 상기 다수의 메모리셀이 오픈비트 구조에 의해 연결되는 것을 특징으로 하는 반도체 메모리장치.
  24. 제16항에 있어서, 상기 트랜지스터가 상기 소스 및 상기 드레인중 하나가 상기 트랜지스터의 인접하는 하나와 공통으로 이용되는 형태로 직렬로 연결됨으로써 어레이로 형성되고, 상기 각 캐패시터의 상기 저장노드전극이 상기 각 트랜지스터의 상기 소스 및 상기 드레인중 대응하는 하나에 연결되며, 상기 각 비트선이 직렬로 연결된 상기 트랜지스터 중 하나의 터미널의 상기 소스 및 상기 드레인중 대응하는 하나에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  25. 반도체기판과; 절연방법으로 상기 반도체기판상에 형성된 게이트전극과, 각각 상기 게이트전극의 양측상의 상기 반도체기판의 표면상에 형성된 소스 및 드레인을 갖춘 MOS트랜지스터; 상기 트랜지스터에 인접하도록 상기 반도체기판상에 형성되고, 각각 상기 게이트전극상에 마운트되도록 연장되는 저장노드전극과, 상기 저장노드전극 상에 형성된 캐패시터 유전체막 및, 그 사이에 상기 캐패시터 유전체막이 개재되는 상기 저장노드전극에 대해 대향하도록 형성된 기판전극을 갖춘 상기 각 MOS트랜지스터의 상기 소스 및 상기 드레인 중 하나에서 층이 지워지는 캐패시터; 상기 반도체기판상에 각각 형성되고, 상기 각 MOS트랜지스터의 상기 소스 및 상기 드레인상에 선택적으로 형성되는 비트선 콘택트영역; 적어도 상기 트랜지스터와 상기 캐패시터를 덮도록 형성된 층간절연막; 상기 층간절연막상에 형성된 비트선 및; 각각 상기 비트선을 상기 비트선 콘택트영역에 연결하도록 절연방법으로 상기 층간절연막과 상기 기판전극을 통해 지나가도록 형성된 비트선 콘택트통로를 구비하여 구성되고, 상기 비트선 콘택트통로와 적어도 상기 기판전극의 표면 부분이 상기 캐패시터 유전체막과 상기 캐패시터 유전체막과 다른 절연막으로 이루어진 적어도 2층 절연막으로 절연되는 것을 특징으로 하는 반도체 메모리장치.
  26. 제25항에 있어서, 상기 비트선 콘택트통로가 저장노드와 동일한 층으로 형성된 도전부재를 갖춘 플러그전극을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  27. 제26항에 있어서, 상기 플러그전극의 내부가 도전재료로 매립된 것을 특징으로 하는 반도체 메모리장치.
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